KR100880558B1 - 진공 채널 트랜지스터 - Google Patents

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KR100880558B1
KR100880558B1 KR1020070037743A KR20070037743A KR100880558B1 KR 100880558 B1 KR100880558 B1 KR 100880558B1 KR 1020070037743 A KR1020070037743 A KR 1020070037743A KR 20070037743 A KR20070037743 A KR 20070037743A KR 100880558 B1 KR100880558 B1 KR 100880558B1
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Abstract

본 발명은 트랜지스터에 관한 것으로, 보다 구체적으로는 진공 채널 트랜지스터에 관한 것이다.
본 발명에 따른 진공 채널 트랜지스터는 반도체 기판, 반도체 기판상에 배치되는 캐소드층, 캐소드층 상부에 이격되어 배치되는 애노드층, 및 캐소드층과 애노드층 사이에 캐소드층 및 애노드층과 이격되어 배치되는 게이트층을 포함하며, 캐소드층은 발열저항체를 포함하고, 게이트층은 캐소드층으로부터 방출된 전자가 애노드층으로 도달할 수 있도록 전자통과영역을 포함한다.
트랜지스터, 반도체 소자, 마이크로머신(MEMS), 진공 채널

Description

진공 채널 트랜지스터{VACUUM CHANNEL TRANSISTOR}
도 1은 본 발명의 일 실시예에 따른 진공 채널 트랜지스터를 나타낸 도면이다.
도 2는 본 발명의 다른 일 실시예에 따라 저일함수(low work function) 물질이 도포된 진공 채널 트랜지스터를 나타낸 도면이다.
도 3은 본 발명의 또 다른 실시예에 따라 제어게이트를 더 포함하는 진공 채널 트랜지스터를 나타낸 도면이다.
도 4는 본 발명의 또 다른 실시예에 따라 격자(grid) 형태의 게이트를 포함하는 진공 채널 트랜지스터를 나타낸 도면이다.
도 5는 본 발명의 또 다른 실시예에 따라 격자 형태의 게이트 전극 및 제어게이트를 포함하는 진공 채널 트랜지스터를 나타낸 도면이다.
도 6은 본 발명의 또 다른 실시예에 따른 방열형 진공 채널 트랜지스터를 나타낸 도면이다.
도 7은 본 발명의 또 다른 실시예에 따라 저일함수 물질이 도포된 진공 채널 트랜지스터를 나타낸 도면이다.
도 8 및 도 9는 본 발명의 또 다른 실시예에 따른 평면형 진공 채널 트랜지스터를 나타낸 도면이다.
도 10은 본 발명의 또 다른 실시예에 따라 제어게이트를 더 포함하는 평면형 진공 채널 트랜지스터를 나타낸 도면이다.
도 11 및 도 12는 본 발명의 또 다른 실시예에 따른 수직형 진공 채널 트랜지스터를 나타낸 도면이다.
도 13은 본 발명의 또 다른 실시예에 따라 제어게이트를 더 포함하는 수직형 진공 채널 트랜지스터를 나타낸 도면이다.
***** 도면의 주요부분에 대한 부호의 설명 *****
100: 반도체 기판
110: 절연체층
120: 채널 절연체층
220: 가열 전극
230, 320: 캐소드층 (소스)
223, 233, 253, 263: 발열저항체
324, 234, 354, 364: 저일함수 물질
350, 360: 소스
520, 530, 550, 560: 게이트
630, 640, 650, 660, 740, 760: 제어게이트
900, 920, 930: 애노드
950, 960: 드레인
본 발명은 트랜지스터에 관한 것으로, 보다 구체적으로는 진공 채널 트랜지스터에 관한 것이다.
종래의 마이크로 팁형 진공 트랜지스터는 뽀족한 캐소드(cathode) 팁(tip)을 갖고, 캐소드 전극과 게이트 전극 사이에 강한 전압을 인가함으로써 캐소드 팁 금속표면으로부터 양자역학적으로 튀어나오는 전자를 애노드(anode) 전극에 고전압을 걸어 가속화시켜서 애노드 전극으로 전달함으로써 전류를 흐르게 하는 원리를 이용하고 있다.
진공내의 금속표면에서 적당한 자유전자 방출을 이루기 위해서는 0.5V/Å 이상의 전압을 인가하여야 하는데 이를 위해서는 금속 캐소드 팁을 중심으로 한 전자 방출부분의 게이트 전극 반경이 1㎛보다 훨씬 작아야 한다. 이러한 조건을 만족시키는 진공 트랜지스터의 마이크로 팁을 제조하기 위해서는 매우 큰 면적의 1㎛이하 반도체 사진 식각(lithography) 공정이 지원되어야 하며 1㎛이하의 고해상도를 유지할 수가 있어야 한다. 현재 반도체 공정기술이 상당한 발전을 이루어 이러한 반도체 공정기술을 활용하면 소규모로는 가능하지만 실질적으로 대규모로 완성된 공정을 갖추는 데는 아직도 많은 시간이 필요한 문제점이 있다.
전극간의 간격과 첨예한 전자 방출부의 형성이외에 진공 트랜지스터의 성공적인 구성을 위해서는 안정되고 낮은 일함수(work function)를 가지는 전자 방출 물질이 필요한데 이는 낮은 전압으로 구동을 하기 위함이다.
현재 이러한 전자 방출 물질로 몰리브덴(M0)이나 텅스텐(W) 같은 금속을 이용한 마이크로 팁에 대한 연구사례가 많이 발표되고 있다. 몰리브덴이나 텅스텐 마이크로 팁은 기계적으로 상당히 강한 장점이 있으나, 일함수가 크며 팁 끝의 곡률반경을 작게 하는데에도 한계가 있어 충분한 전자방출에 필요한 구동전압이 높은 실정이다.
최근에는 마이크로 팁을 표면처리하여 일함수를 낮추는 방법이나 다이아몬드계의 박막과 같이 일함수가 낮은 물질에 대한 연구가 진행되고 있으며 여러 각도에서 마이크로 팁 캐소드 개발이 진행중에 있다.
그러나, 종래의 마이크로 팁을 이용한 진공 트랜지스터는 여러 가지 문제점을 내포하고 있다. 첫째, 동작중 이온 스터퍼링등에 의한 팁의 손상이다. 둘째, 팁의 형성을 위한 공정상의 어려움이다. 셋째, 공간적인 균일성(uniformity)의 구현이 어렵다는 것이다. 이는 진공 트랜지스터를 화소로 이용하는 영상표시장치에서 영상의 균일성에 영향을 미친다. 넷째, 깜박임(flicker)의 발생이다. 다섯째, 게이트 전극과 캐소드 팁 사이에 높은 전계에 의한 아크방전이 일어나 게이트나 캐소드 팁이 파괴되는 현상이 발생한다. 실제 공정 과정에서나 동작 중에 진공도가 떨어질 수 있으며 전극간의 간격이 매우 작으므로 작은 양의 금속 원자와 같은 불순물이 전극 사이에 증착되 있으면 쉽게 아크 방전이 일어날 수 있다. 여섯째, 게이트와 애노드 사이에 발생하는 아크 방전 문제이다. 전자의 가속을 위하여 애노드에는 고전압을 인가하는데 넓은 게이트 전극과 애노드 전극 사이에 방전이 일어날 수 있 다.
이상의 기술적 과제는 현재 많은 개선이 이루어지고 있으나 근본적인 문제점의 제공은 전자의 방출이 이루어지는 마이크로 팁의 형성에서부터 나타나기 때문에 본 발명은 새로운 평면구조의 진공 트랜지스터를 제공함으로써 이들을 해결하고자 한다.
이러한 문제점을 해결하기 위한 본 발명은 진공 트랜지스터를 마이크로머신과 반도체 공정 기술을 이용해 초소형으로 제작하여 낮은 전압으로 동작하고 대량 생산에 유리한 진공 트랜지스터를 제공하는 것을 목적으로 한다.
본 발명의 일 실시예에 따른 진공 채널 트랜지스터는, 반도체 기판; 상기 반도체 기판상에 배치되는 캐소드층; 상기 캐소드층 상부에 이격되어 배치되는 애노드층; 및 상기 캐소드층과 상기 애노드층 사이에 상기 캐소드층 및 상기 애노드층과 이격되어 배치되는 게이트층을 포함하며, 상기 캐소드층은 발열저항체를 포함하고, 상기 게이트층은 상기 캐소드층으로부터 방출된 전자가 상기 애노드층으로 도달할 수 있도록 전자통과영역을 포함한다.
여기서, 바람직하게는, 상기 캐소드층과 상기 반도체 기판이 서로 이격된다
여기서, 바람직하게는, 상기 캐소드층 상에 저일함수(low work funtion) 물질이 도포된다.
여기서, 바람직하게는, 전술한 진공 채널 트랜지스터는 상기 애노드층과 상 기 게이트층 사이에 상기 애노드층 및 상기 게이트층과 이격되어 배치되는 제어게이트층을 하나 이상 더 포함하며, 상기 제어게이트층은 상기 게이트층과 동일한 전자통과영역을 포함한다.
여기서, 바람직하게는, 상기 전자통과영역은 격자 형태로 뚫린 복수의 구멍을 포함한다.
본 발명의 다른 실시예에 따른 진공 채널 트랜지스터는, 반도체 기판; 발열저항체를 포함하고 상기 반도체 기판 상부에 이격되어 배치되는 가열 전극; 상기 가열 전극 상부에 이격되어 배치되는 캐소드층; 상기 캐소드층 상부에 이격되어 배치되는 애노드층; 및 상기 캐소드층과 상기 애노드층 사이에 상기 캐소드층 및 상기 애노드층과 이격되어 배치되는 게이트층을 포함하며, 상기 게이트층은 상기 캐소드층으로부터 방출된 전자가 상기 애노드층으로 도달할 수 있도록 전자통과영역을 포함한다.
여기서, 바람직하게는, 상기 캐소드층 상에 저일함수 물질이 도포된다.
본 발명의 또 다른 실시예에 따른 진공 채널 트랜지스터는, 반도체 기판; 상기 반도체 기판상에 배치되는 채널 절연체층; 상기 채널 절연체층 상에, 서로 이격되어 배치되는 소스 및 드레인; 상기 채널 절연체층 밑에 배치되는 게이트; 및 상기 반도체 기판 밑에 배치되는 발열저항체층을 포함하고, 상기 소스의 전자방출 부위에 저일함수 물질이 도포되고, 상기 게이트는 상기 소스와 상기 드레인 사이 영역의 하부에서, 상기 소스 측에 치우쳐 배치되고, 상기 반도체 기판과 상기 발열저항체층은 전기적으로 절연된다.
본 발명의 또 다른 실시예에 따른 진공 채널 트랜지스터는, 반도체 기판; 상기 반도체 기판상에 배치되는 발열저항체층; 상기 발열저항체층 상에 배치되는 절연체층; 상기 절연체층 상에 배치되는 채널 절연체층; 상기 채널 절연체층 상에, 서로 이격되어 배치되는 소스 및 드레인; 및 상기 채널 절연체층 밑에 배치되는 게이트를 포함하고, 상기 소스의 전자방출 부위에 저일함수 물질이 도포되고, 상기 게이트는 상기 소스와 상기 드레인 사이 영역의 하부에서, 상기 소스 측에 치우쳐 배치된다.
여기서, 바람직하게는, 전술한 진공 채널 트랜지스터는, 상기 채널 절연체층 밑에 배치되는 제어게이트를 더 포함하고, 상기 제어게이트는 상기 소스와 상기 드레인 사이 영역의 하부에서, 상기 게이트와 이격되어 배치된다.
본 발명의 또 다른 실시예에 따른 진공 채널 트랜지스터는, 반도체 기판; 상기 반도체 기판상에 배치되는 채널 절연체층; 상기 채널 절연체층 상에 배치되는 소스; 상기 소스 상부에 이격되어 배치되는 드레인층; 상기 채널 절연체층 밑에 배치되는 게이트; 및 상기 반도체 기판 밑에 배치되는 발열저항체층을 포함하고, 상기 소스의 전자방출 부위에 저일함수 물질이 도포되고, 상기 게이트는 상기 소스 하부 영역의 외측에서 상기 소스 측에 치우쳐 배치되고, 상기 반도체 기판과 상기 발열저항체층은 전기적으로 절연된다.
여기서, 바람직하게는, 전술한 진공 채널 트랜지스터는, 상기 소스와 상기 드레인층 사이에 상기 소스 및 상기 드레인층과 이격되어 배치되는 제어게이트를 하나 이상 더 포함한다.
본 발명의 또 다른 실시예에 따른 진공 채널 트랜지스터는, 반도체 기판; 상기 반도체 기판상에 배치되는 발열저항체층; 상기 발열저항체층 상에 배치되는 절연체층; 상기 절연체층 상에 배치되는 채널 절연체층; 상기 채널 절연체층 상에 배치되는 소스; 상기 소스 상부에 이격되어 배치되는 드레인층; 및 상기 채널 절연체층 밑에 배치되는 게이트를 포함하고, 상기 소스의 전자방출 부위에 저일함수 물질이 도포되고, 상기 게이트는 상기 소스 하부 영역의 외측에서 상기 소스 측에 치우쳐 배치된다.
여기서, 바람직하게는, 상기 소스와 상기 드레인층 사이에 상기 소스 및 상기 드레인층과 이격되어 배치되는 제어게이트를 하나 이상 더 포함한다.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명한다.
우선, 진공중의 캐소드 전극으로부터의 전자방출 현상에 관해 이론적으로 살펴본다.
금속에서 진공으로 전자가 방출되는 현상은 매우 큰 전기장에 의해 금속 표면의 전위 장벽의 높이와 폭이 줄어들어 터널링 효과에 의한 전자의 이동에 기인한다. 일반적인 금속 내부의 전자를 진공으로 방출시키는데 필요한 전기장의 세기는 109[V/m]이상이다. 이러한 금속들은 일반적으로 순수 금속들이고, 약 3∼5eV 정도의 일함수를 가진다. 하지만 특정 금속 화합물이나 비금속으로서 다이아몬드 또는 유사다이아몬드(Diamond Like Carbon : DLC)는 낮은 일함수를 가지며 107∼108 [V/m] 정도의 전기장에서도 일반 금속과 비슷한 크기의 방출전류를 얻는다. 이러한 일함수가 낮은 금속을 캐소드 물질로 사용하면 낮은 전압에서 구동할 수 있는 전자 방출형 트랜지스터를 만들 수 있다.
금속에서 진공중으로 방출되는 전자의 전류 밀도는 수학식 1에 나타낸 파울러 노르다임(Fowler-Nordheim) 방정식에 따라 구할 수 있다.
Figure 112007029333663-pat00001
여기에서 Φ는 금속의 일함수에 해당하는 전위차, t(y)는 방출된 전자의 이미지 힘(image force)을 고려한 타원 함수(elliptic function), ν(y)는 거의 1인 타원함수, E는 금속표면에 가해진 전기장의 세기를 표시한다. 또한, 이러한 금속의 표면에서 미시적인 돌출이 있을 수 있는데 이러한 돌출로 인한 전류의 증가량은 수백에서 수천 배에 달하는 것으로 일반적으로 알려져 있다.
전류의 크기는 캐소드로부터 방출되는 전자에 의해서 결정되는데, 전자의 방출량은 게이트 전극과 인접한 캐소드 전극 가장자리의 전계의 세기와 캐소드를 구성하는 금속의 일함수의 크기에 따라 달라진다. 캐소드 전극 가장자리의 전계 강도는 캐소드와 게이트간에 인가하는 전압(게이트 전압)의 크기와 그 사이의 채널 절연층의 두께 및 채널 절연층의 유전율의 함수가 된다.
따라서, 수학식 1로부터 캐소드 금속의 일함수(qΦ)와 전계의 세기가 주어지 면 전류밀도(J)를 알 수 있게 된다. 전류 밀도를 크게 하기 위해서는 일함수가 작은 물질을 사용하고, 캐소드 전극의 가장자리 곡률반경을 작게하고 캐소드-게이트간의 전압을 증가시켜 전계의 세기를 크게 해야 한다.
종래의 진공 트랜지스터에서는 캐소드 팁과 게이트 전극간의 간격을 1㎛이하로 작게 제작하고자 하는 경우에 캐소드 팁과 게이트 전극 사이에 아크 방전에 의한 전극 파괴가 일어날 수 있으므로 두 전극간의 거리를 작게하는데 한계가 있다. 따라서 방출 전류를 증가시키기 위해서는 캐소드 팁 첨두의 곡률 반경을 작게하여 전계강도를 높이는 방식을 취하지만 충분한 방출전류를 얻기 위해서는 게이트 전압을 크게 할 수밖에 없는 구조적 단점이 있다. 게이트 구동전압이 크면 고전압 구동 IC를 사용해야하므로 제품가격이 높아지고 전력소모도 증가하게 된다.
그러나, 본 발명의 구조에서는 게이트와 캐소드 사이에 채널 절연층이 존재하여 아크 방전을 방지하므로 종래의 구조에서의 아크 방전에 의한 게이트 파괴를 막을 수 있고 채널 절연층의 두께를 작게함으로써 종래의 구조에서보다 충분히 낮은 게이트 전압에서 전자방출이 일어나게 할 수 있다. 따라서 MOS 공정으로 제작한 저전력 저전압 구동 IC를 사용하여 구동이 가능하므로 가격 경쟁력이 있는 제품을 생산할 수 있다. 또한, 채널 절연층의 비유전율을 εX라 할 때 채널 절연층과 캐소드 전극이 인접하는 진공 채널에서의 전장의 세기 E가 εX배만큼 증가하며, 캐소드의 가장자리 부분에 존재하는 작은 곡률 반경에 의해서 전기장의 세기가 더욱 증가하는 효과가 있으므로 전류밀도(J)를 크게 증가시킬 수 있다.
만일 텅스텐(W)이나 몰리브덴(Mo)으로 캐소드를 형성하는 경우 일함수는 약 4.5eV 로서, 지나치게 큰 값이 된다. 반면 다이아몬드 혹은 DLC는 아주 낮은 일함수를 가지며 이러한 물질로 캐소드를 형성할 경우 낮은 전계 강도에서도 원하는 전류밀도를 얻을 수 있다. 또한, 전도성이 좋은 도전체로 캐소드를 형성하고, 그 위에 저일함수 물질을 도포하는 방법도 가능하다. 낮은 일함수를 가지면서 화학적으로 안정하고, 열과 전기 전도성이 뛰어나며, 고온에서의 안정성이 뛰어난 다이아몬드 또는 DLC 같은 물질을 표면에 도포하여 전자 방출의 안정성 및 방출 특성을 향상시킨 예가 보고되고 있다. 본 발명에서 이용될 수 있는 저일함수 물질은 예를 들어, 유사다이아몬드탄소(DLC; Diamond-Like Carbon) 및 산화바륨을 포함하여 상기의 특성을 갖는 모든 물질을 포함한다.
또한, 캐소드를 직접 또는 간접적으로 가열하여 캐소드에서 방출되는 전류밀도를 증가시킬 수 있다. 캐소드의 온도가 증가할수록 공유결합을 하고 있는 전자들이 에너지를 얻어 자유전자가 되려는 경향이 강해지므로, 보다 작은 게이트 전압으로도 많은 전자를 방출시킬 수 있다.
또한, 캐소드 표면을 탈출한 전자가 애노드 전압에 의한 전계에 이끌려 움직이면서 애노드 전류가 흐르기 시작하면, 이 전류의 크기가 게이트에 의해서 쉽게 조절될 수 있는가 하는 문제를 고찰해야 한다. 진공 트랜지스터를 영상표시장치에 이용할 경우, 애노드에 인가되는 전압이 높을수록 가속되는 전자의 에너지가 크며 고전압 형광체를 사용하면 발광효율을 높일 수 있어서 바람직하나, 종래의 마이크로 팁형 전계 방출 표시장치에서는 플래시오버 현상이 발생할 수 있다. 플래시오버 현상이란 도통상태에 있는 캐소드 전류를 게이트 전압에 의해서 통제할 수 없게 되 는 현상이다.
본 발명에서는, 제어게이트를 형성하여 플래시오버 현상을 방지한다. 제어게이트를 구성하는 도체는 일함수가 높은 금속을 선택하여 애노드의 고압에 의한 보호 게이트 금속으로부터 직접적인 전자 방출을 방지해야 한다. 본 발명의 다양한 실시예에 따른 제어게이트의 구체적인 구성은 후술하도록 한다.
본 명세서를 통틀어, 게이트, 애노드, 캐소드, 소스, 드레인 등의 용어는 일반적인 트랜지스터에서 사용되는 것과 동일한 의미로 사용되므로 그 자세한 역할은 생략하도록 한다.
이하에서는, 본 발명에 따른, 진공 채널 트랜지스터의 실시예들을 도면을 참조하여 상세히 설명한다.
도 1은 본 발명의 일 실시예에 따른 진공 채널 트랜지스터를 나타낸 도면이다. 도 1을 참조하면, 본 발명의 일 실시예에 따른 진공 채널 트랜지스터는, 반도체 기판(100), 반도체 기판(100)상에 배치되는 캐소드층(230), 캐소드층(230) 상부에 이격되어 배치되는 애노드층(930); 및 캐소드층(230)과 애노드층(930) 사이에 캐소드층(230) 및 애노드층(930)과 이격되어 배치되는 게이트층(530)을 포함한다.
캐소드층(230)은 발열저항체(233)를 포함한다. 이때, 발열저항체(233)는 내부에 전류가 흐르면 온도가 상승하고, 이것은 캐소드층(230) 전체의 온도를 상승시켜 캐소드층(230)으로부터의 전자 방출이 용이하게 만든다. 발열저항체(233)에 전류를 흐르게 하기 위하여, 진공 채널 트랜지스터의 게이트, 애노드, 캐소드에 인가하는 전압과는 별도로 전압을 인가해야 함을 당업자는 쉽게 이해할 수 있을 것이다. 여기서, 캐소드층(230)과 반도체기판(100)은 서로 이격되는 것이 바람직하다. 이렇게 함으로써, 발열저항체(233)가 캐소드층(230) 이외의 부분에는 직접적으로 열을 전도하지 않으므로 소자의 기타 부분의 온도에는 영향을 크게 미치지 않는다.
게이트층(530)과 캐소드층(230)사이에 전압이 가해지면, 캐소드층으로부터 전자가 방출되고, 방출된 전자는 애노드층(930)과 캐소드층(230) 사이에 형성되는 전기장에 의해 애노드층(930)으로 절달된다. 이때, 캐소드층(230)으로부터 방출된 전자가 애노드층(930)으로 도달할 수 있도록, 게이트층(530)은 전자통과영역을 포함한다. 전자통과영역은 캐소드층(230)과 애노드층(930) 사이에서 전자가 절달되는 것을 방해하지 않도록 하는 게이트층(530)의 형태를 의미하는 것이다. 전자 전달을 방해하지 않기 위해, 게이트층(530)은, 예를 들어, 그 일부에 정공을 포함하는 형태일 수 있다. 이때 그 정통을 통과하여 전자가 캐소드층(230)으로부터 애노드층(930)으로 전달될 수 있다. 또는, 게이트층(530)은 예를 들어, 하나 이상의 개별 게이트가 배치된 것일 수도 있다. 이때, 전자는 게이트층(530)의 방해를 받지 않고 캐소드층(230)으로부터 애노드층(930)으로 전달될 수 있으면 된다. 이 경우, 게이트층(530)이 존재하는 단면에서 전자가 통과할 수 있는 영역을 전자통과영역이라고 한다.
전술한 도 1에 나타낸 진공 채널 트랜지스터는 직렬형 3극 진공관을 반도체 기판 상에 구현한 형태의 진공 트랜지스터이다.
도 2는 본 발명의 다른 실시예에 따른 진공 채널 트랜지스터를 나타낸 도면이다. 본 발명의 다른 실시예에 따른 진공 채널 트랜지스터는, 도 1에 나타낸 일 실시예에 따른 진공 채널 트랜지스터의 캐소드층(230) 상에 저일함수 물질이 도포된 것을 특징으로 하고 있다. 이것은 더 낮은 게이트 전압에서 캐소드층(230)의 전자 방출이 발생하도록 하기 위함이다.
이러한 저일함수 물질(234)은 유사다이아몬드탄소 또는 산화바륨과 같이 일함수가 낮은 물질이 바람직하다.
도 3은 본 발명의 또 다른 실시예에 따른 진공 채널 트랜지스터를 나타낸 도면이다. 본 발명의 또 다른 실시예에 따른 진공 채널 트랜지스터는, 전술한 실시예들에 따른 진공 채널 트랜지스터에서, 애노드층(930)과 게이트층(530) 사이에 애노드층(930) 및 게이트층(530)과 이격되어 배치되는 제어게이트층(630)을 더 포함하는 것을 특징으로 한다.
제어게이트층(630)은 게이트층(530)과 마찬가지로 캐소드층(230)로부터 방출된 전자가 애노드층(930)으로 도달할 수 있도록 전자통과영역을 포함한다.
이하, 제어게이트층(630)의 역할을 간단히 설명한다. 게이트층(530)과 캐소드층(230) 사이의 전위차에 의해 캐소드층(230) 표면을 탈출한 전자가 애노드층(930) 전압에 의한 전계에 이끌려 이동하면서 애노드 전류가 흐르기 시작한다. 이때, 애노드층(930)에 인가되는 전압이 높을수록 가속되는 전자의 에너지가 크므로, 소자의 속도 및 효율을 향상시킬 수 있지만, 소자의 도통상태에서 흐르는 전류를 게이트층(530)의 전압에 의해 통제할 수 없는 플래시오버 현상이 발생할 가능성이 높아진다. 또한, 애노드층(930)의 전압에 의해 캐소드층(230)로부터의 전자 방 출량이 증가하는 것은 등가적으로 트랜지스터의 출력 저항이 작게 하는 것이므로 트랜지스터 특성으로 바람직하지 않다. 따라서, 애노드층(930) 전압이 매우 높은 경우에 플래시오버 현상 및 출력저항 저하를 방지하기 위해, 제어게이트층(630)을 추가적으로 배치한 것이다. 제어게이트층(630)을 구성하는 도체는 일함수가 높은 금속을 선택하여 애노드층(930)의 고압에 의한 제어게이트층(630)으로부터 직접적인 전자 방출을 방지해야 한다. 또한, 제어게이트층(630)에 캐소드층(230) 전극보다 더 낮은 음의 전압을 인가하여 캐소드층(230)의 저일함수 물질(234)을 애노드층(930)의 고압으로부터 일부 차폐(shield)하며 표면 전계의 세기를 낮게 하거나 혹은 음의 전계를 유지하는 것도 가능하게 되므로 제어게이트층(630)에 의한 전류제어가 가능하게 되고 플래시오버 현상을 방지할 수 있다. 이하의 다른 실시예들에서 사용되는 제어게이트의 역할도 이와 동일하다.
도 4는 본 발명의 또 다른 실시예에 따른 진공 채널 트랜지스터를 나타낸 도면이다. 도 4에 나타낸 실시예에 따른 진공 채널 트랜지스터는 전술한 실시예들에서 게이트층(540)의 전자통과 영역이 격자 형태로 뚫린 복수의 구멍을 포함하는 것을 특징으로 한다. 즉, 게이트층(540)의 일부가 격자 형태로 된 것을 특징으로 한다. 이러한 게이트 형태로 인하여 게이트층(540)과 캐소드층(230)의 간격이 감소되므로 동일한 게이트 전압으로 더욱 강한 전기장을 형성시킬 수 있다. 따라서 동일한 게이트 전압을 인가하는 경우에 캐소드층(230)으로부터 더욱 많은 전자가 방출된다. 방출된 전자는 격자 형태의 게이트층(230)을 통과해 애노드층(930)으로 전달 된다.
도 5는 본 발명의 또 다른 실시예에 따른 진공 채널 트랜지스터를 나타낸 도면이다. 도 5를 참조하면, 본 발명의 또 다른 실시예에 따른 진공 채널 트랜지스터는 반도체 기판(100), 반도체 기판(100)상에 배치되는 캐소드층(230), 캐소드층(230) 상부에 이격되어 배치되는 애노드층(930), 및 캐소드층(230)과 애노드층(930) 사이에 캐소드층(230) 및 애노드층(930)과 이격되어 배치되는 게이트층(540), 게이트층(540)과 애노드층(930) 사이에 게이트층(540) 및 애노드층(930)과 이격되어 배치되는 2개의 제어게이트층(640, 740)을 포함한다.
여기서, 캐소드층(230)은 발열저항체(233)를 포함하고, 캐소드층(230)상에 저일함수 물질(234)이 도포되어 있다. 그리고, 게이트층(540) 및 제어게이트층(640, 740)은 캐소드층(230)으로부터 방출된 전자가 애노드층(930)으로 도달할 수 있도록 전자통과영역을 포함한다. 여기서, 전자통과영역은 도 4를 참조하여 설명한 것과 같은 격자 형태이다.
제어게이트층(540, 640)을 두 개 포함함으로써, 하나의 제어게이트층을 포함하는 경우에 비하여 애노드층(930)의 전압이 캐소드층(230)의 전자 방출에 주는 영향을 더욱 감소시킬 수 있다. 이러한 형태는 종래의 5극 진공관 형태를 구현한 것이다.
도 6은 본 발명의 또 다른 실시예에 따른 진공 채널 트랜지스터를 나타낸 도 면이다. 도 6을 참조하면, 본 발명의 또 다른 실시예에 따른 진공 채널 트랜지스터는 반도체 기판(100), 발열저항체(223)를 포함하고 반도체 기판(100) 상부에 이격되어 배치되는 가열 전극(220), 가열 전극(220) 상부에 이격되어 배치되는 캐소드층(320), 캐소드층(320) 상부에 이격되어 배치되는 애노드층(920), 및 캐소드층(220)과 애노드층(920) 사이에 캐소드층(220) 및 애노드층(920)과 이격되어 배치되는 게이트층(520)을 포함한다. 게이트층(520)은 캐소드층(220)으로부터 방출된 전자가 애노드층(920)으로 도달할 수 있도록 전자통과영역을 포함한다.
발열저항체(223)에 전압 또는 전류가 인가되면 그 온도가 상승하고, 이는 가열 전극(220)의 온도를 상승시키며, 가열 전극(220)의 온도가 상승함으로써, 대류 또는 복사 현상에 의해 캐소드층(320)의 온도가 상승해서 전자 방출이 촉진된다.
캐소드층(320)과 가열 전극(220)을 분리시킴으로써, 가열 전극(220) 및 발열저항체(223)의 전기적 특성에 의한 트랜지스터 전체의 전기적 특성 변화를 최소화시킬 수 있다.
이것은 방열형 3극 진공관을 반도체 기판상에 구현한 진공 채널 트랜지스터이다.
도 7은 본 발명의 또 다른 실시예에 따른 진공 채널 트랜지스터를 나타낸 도면이다. 도 7을 참조하면, 도 6에 나타낸 실시예에서, 캐소드층(320)상에 저일함수 물질(324)이 도포된 것을 특징으로 하고 있다. 저일함수 물질(324)에 의해 낮은 게이트 전압으로 전자를 방출시킬 수 있다.
도 8는 본 발명의 또 다른 실시예에 따른 진공 채널 트랜지스터를 나타낸 도면이다. 도 8를 참조하면, 본 발명의 또 다른 실시예에 따른 진공 채널 트랜지스터는 반도체 기판(100), 반도체 기판(100)상에 배치되는 채널 절연체층(120), 채널 절연체층(120) 상에, 서로 이격되어 배치되는 소스(350) 및 드레인(950), 채널 절연체층(120) 밑에 배치되는 게이트(550), 및 반도체 기판(100) 밑에 배치되는 발열저항체층(253)을 포함한다.
여기서, 상기 소스(350)의 전자방출 부위에 저일함수 물질(354)이 도포된다. 게이트(550)는 소스(350)와 드레인(950) 사이 영역의 하부에서, 소스(350) 측에 치우쳐 배치된다.
소스(350)와 게이트(550) 사이에 전압(게이트 전압)이 인가되면, 소스(350)로부터 진공중으로 전자가 방출된다. 이렇게 방출된 전자는 드레인(950)과 게이트(550) 사이에 형성된 전기장에 의해 드레인(950)으로 전달된다.
보다 낮은 게이트 전압에서도 소스(350)로부터 전자가 방출될 수 있도록 소스(350)에는 저일함수 물질이 도포된다. 저일함수 물질(354)은, 유사다이아몬드탄소 또는 산화바륨과 같이 일함수가 낮은 물질이 바람직하다.
또한, 소스에서의 전자방출이 보다 용이하도록 발열저항체층(253)이 배치된다. 발열저항체층(253)에 전압 또는 전류가 인가되면 그 온도가 상승하고, 이는 직간접적으로 소스(350) 및 저일함수 물질(354)의 온도를 상승시켜 전자방출을 용이하게 만든다. 발열저항체(253)에 가해지는 전압 또는 전류가 소자의 다른 부분에는 영향을 미치지 않도록 반도체 기판(100)과 발열저항체(253)는 절연체층(110)에 의해 전기적으로 절연될 수도 있다.
도 9는 본 발명의 또 다른 실시예에 따른 진공 채널 트랜지스터를 나타낸 도면이다. 도 9를 참조하면, 본 발명의 또 다른 실시예에 따른 진공 채널 트랜지스터는 반도체 기판(100), 반도체 기판(100)상에 배치되는 발열저항체층(253), 발열저항체층(253) 상에 배치되는 절연체층(110), 절연체층(110) 상에 배치되는 채널 절연체층(120), 채널 절연체층(120) 상에, 서로 이격되어 배치되는 소스(350)와 드레인(950), 및 채널 절연체층(120) 밑에 배치되는 게이트(550)를 포함한다.
소스(350)의 전자방출 부위에는 저일함수 물질(354)이 도포되고, 게이트(550)는 소스(350)와 드레인(950) 사이 영역의 하부에서, 소스(350) 측에 치우쳐 배치된다.
이 실시예는 도 8에 나타낸 실시예에 따른 진공 채널 트랜지스터에서, 공정상의 편의를 고려하여 발열저항체(253)를 삽입하는 위치를 변환시킨 것이다.
도 10은 본 발명의 또 다른 실시예에 따른 진공 채널 트랜지스터를 나타낸 도면이다. 도 10를 참조하면, 본 발명의 또 다른 실시예에 따른 진공 채널 트랜지스터는 도 9에 나타낸 실시예에 따른 진공 채널 트랜지스터에서, 채널 절연체층(120) 밑에 배치되는 제어게이트(650)를 더 포함하는 것을 특징으로 한다. 제어게이트(650)는 소스(350)와 드레인(950) 사이 영역의 하부에서, 게이트(550)와 이 격되어 배치된다. 제어게이트(650)는 드레인(950)의 전압이 소스(350)의 전자 방출에 주는 영향을 감소시키는 역할을 한다.
도 11은 본 발명의 또 다른 실시예에 따른 진공 채널 트랜지스터를 나타낸 도면이다. 도 11을 참조하면, 본 발명의 또 다른 실시예에 따른 진공 채널 트랜지스터는 반도체 기판(100), 반도체 기판(100)상에 배치되는 채널 절연체층(120), 채널 절연체층(120)상에 배치되는 소스(360), 소스(360) 상부에 이격되어 배치되는 드레인층(960), 채널 절연체층(120) 밑에 배치되는 게이트(560) 및 반도체 기판(100) 밑에 배치되는 발열저항체층(263)을 포함한다.
소스(360)의 전자방출 부위에 저일함수 물질(360)이 도포되고, 게이트(560)는 소스(360) 하부 영역의 외측에서 소스(360) 측에 치우쳐 배치되며, 반도체 기판(100)과 발열저항체층(263)은 전기적으로 절연된다.
소스(360)와 게이트(560) 사이에 전압이 인가되면, 소스(360)로부터 진공중으로 전자가 방출되고, 방출된 전자는 드레인층(960)과 게이트(560) 사이의 전기장에 의해 드레인층(960)으로 전달된다.
여기서, 소스(360)는 전자가 수평방향으로 방출될 수 있는 형태를 갖는다. 따라서, 소스(360)는 측면의 일부가 진공에 개방된 단일층이거나, 2개 이상의 개별 소스를 포함할 수도 있다.
보다 낮은 게이트 전압에서 전자가 방출될 수 있도록 소스(360)의 전자 방출 부위에 저일함수 물질(364)이 도포된다. 저일함수 물질(364)은 유사다이아몬드탄소 또는 산화바륨과 같이 일함수가 낮은 물질이 바람직하다.
발열저항체층(263)은 전압 또는 전류가 인가되면 그 온도가 상승하고, 발열저항체층(263)의 온도 상승으로 인해 직접 또는 간접적으로 소스(360)의 온도가 상승하여 소스(360)로부터의 전자 방출을 용이하게 만든다.
발열저항체층(263)에 인가되는 전압 또는 전류가 트랜지스터에 전기적으로 영향을 미치지 않도록 반도체 기판(100)과 발열 저항체(263)는 절연체(110)에 의해 절연될 수도 있다.
또한, 도시되지 않았지만, 소스(360)와 드레인층(960) 사이에 소스(360) 및 드레인층(960)과 이격되어 배치되는 제어게이트를 더 포함할 수도 있다. 이때, 제어게이트는 드레인층(960)의 전압이 소스(360)의 전자 방출에 미치는 영향을 최소화 시키는 역할을 한다.
도 12는 본 발명의 또 다른 실시예에 따른 진공 채널 트랜지스터를 나타낸 도면이다. 도 12를 참조하면, 본 발명의 또 다른 실시예에 따른 진공 채널 트랜지스터는 반도체 기판(100), 반도체 기판(100)상에 배치되는 발열저항체층(263), 발열저항체층(263) 상에 배치되는 절연체층(110), 절연체층(110) 상에 배치되는 채널 절연체층(120), 채널 절연체층(120)상에 배치되는 소스(360), 소스(360) 상부에 이격되어 배치되는 드레인층(960) 및 채널 절연체층(120) 밑에 배치되는 게이트(560) 및 소스(360)와 상기 드레인층(960) 사이에 소스(360) 및 드레인층(960)과 이격되어 배치되는 제어게이트(660)를 포함한다.
제어게이트(660)는 드레인층(960)의 전압이 소스(360)의 전자 방출에 미치는 역할을 최소화하는 역할을 한다.
여기서, 소스(360)는 전자가 수평방향으로 방출될 수 있는 형태를 갖는다. 따라서, 소스(360)는 측면의 일부가 진공에 개방된 단일층이거나, 2개 이상의 개별 소스를 포함할 수도 있다.
보다 낮은 게이트 전압에서 전자가 방출될 수 있도록 소스(360)의 전자 방출 부위에 저일함수 물질(364)이 도포된다. 저일함수 물질(364)은 유사다이아몬드탄소 또는 산화바륨과 같이 일함수가 낮은 물질이 바람직하다.
발열저항체층(263)은 전압 또는 전류가 인가되면 그 온도가 상승하고, 발열저항체층(263)의 온도 상승으로 인해 직접 또는 간접적으로 소스(360)의 온도가 상승하여 소스(360)로부터의 전자 방출을 용이하게 만든다.
도 13은 본 발명의 또 다른 실시예에 따른 진공 채널 트랜지스터를 나타낸 도면이다. 도 13에 나타낸 진공 채널 트랜지스터는 제어게이트(660, 760)를 2개 포함하는 것을 특징으로 한다. 제어게이트(660, 760)를 2개 포함함으로써, 하나만을 포함하는 경우에 비해 드레인층(960) 전압의 전자 방출에 미치는 영향을 더욱 감소시킬 수 있고, 플래시오버 현상을 더욱 용이하게 제어할 수 있다.
이상, 본 발명을 몇몇 바람직한 실시예의 형태로 설명하였지만 당업자는 본 발명의 상세한 설명에 의해 본 발명의 다양한 수정, 추가, 변형 및 등가 발명을 실현할 수 있을 것이다. 따라서, 본 발명은 발명의 사상 및 범위 내에 속하는 그러한 수정, 추가, 변형, 및 등가 발명을 포함하는 것으로 의도된다.
본 발명에 의해 제공되는 진공 채널 트랜지스터에 의해, 드레인의 전압이 소스의 전자 방출에 미치는 영향을 감소시킬 수 있다.
또한, 종래의 진공 채널 트랜지스터에 비해 보다 낮은 게이트 전압으로도 소스로부터 전자를 방출시킬 수 있다.

Claims (14)

  1. 삭제
  2. 삭제
  3. 삭제
  4. 삭제
  5. 반도체 기판;
    상기 반도체 기판상에 배치되는 캐소드층;
    상기 캐소드층 상부에 이격되어 배치되는 애노드층; 및
    상기 캐소드층과 상기 애노드층 사이에 상기 캐소드층 및 상기 애노드층과 이격되어 배치되는 게이트층을 포함하는 진공 채널 트랜지스터에 있어서,
    상기 캐소드층은 발열저항체를 포함하고,
    상기 게이트층은 상기 캐소드층으로부터 방출된 전자가 상기 애노드층으로 도달할 수 있도록 전자통과영역을 포함하며,
    상기 전자통과영역은 격자 형태로 뚫린 복수의 구멍을 포함하는, 진공 채널 트랜지스터.
  6. 반도체 기판;
    발열저항체를 포함하고 상기 반도체 기판 상부에 이격되어 배치되는 가열 전극;
    상기 가열 전극 상부에 이격되어 배치되는 캐소드층;
    상기 캐소드층 상부에 이격되어 배치되는 애노드층; 및
    상기 캐소드층과 상기 애노드층 사이에 상기 캐소드층 및 상기 애노드층과 이격되어 배치되는 게이트층을 포함하며,
    상기 게이트층은 상기 캐소드층으로부터 방출된 전자가 상기 애노드층으로 도달할 수 있도록 전자통과영역을 포함하는, 진공 채널 트랜지스터.
  7. 제6항에 있어서,
    상기 캐소드층 상에 저일함수 물질이 도포된, 진공 채널 트랜지스터.
  8. 반도체 기판;
    상기 반도체 기판상에 배치되는 채널 절연체층;
    상기 채널 절연체층 상에, 서로 이격되어 배치되는 소스 및 드레인;
    상기 채널 절연체층 밑에 배치되는 게이트; 및
    상기 반도체 기판 밑에 배치되는 발열저항체층을 포함하고,
    상기 소스의 전자방출 부위에 저일함수 물질이 도포되고,
    상기 게이트는 상기 소스와 상기 드레인 사이 영역의 하부에서, 상기 소스 측에 치우쳐 배치되고,
    상기 반도체 기판과 상기 발열저항체층은 전기적으로 절연된, 진공 채널 트랜지스터.
  9. 반도체 기판;
    상기 반도체 기판상에 배치되는 발열저항체층;
    상기 발열저항체층 상에 배치되는 절연체층;
    상기 절연체층 상에 배치되는 채널 절연체층;
    상기 채널 절연체층 상에, 서로 이격되어 배치되는 소스 및 드레인; 및
    상기 채널 절연체층 밑에 배치되는 게이트를 포함하고,
    상기 소스의 전자방출 부위에 저일함수 물질이 도포되고,
    상기 게이트는 상기 소스와 상기 드레인 사이 영역의 하부에서, 상기 소스 측에 치우쳐 배치되는, 진공 채널 트랜지스터.
  10. 제9항에 있어서,
    상기 채널 절연체층 밑에 배치되는 제어게이트를 더 포함하고,
    상기 제어게이트는 상기 소스와 상기 드레인 사이 영역의 하부에서, 상기 게이트와 이격되어 배치되는, 진공 채널 트랜지스터.
  11. 반도체 기판;
    상기 반도체 기판상에 배치되는 채널 절연체층;
    상기 채널 절연체층 상에 배치되는 소스;
    상기 소스 상부에 이격되어 배치되는 드레인층;
    상기 채널 절연체층 밑에 배치되는 게이트; 및
    상기 반도체 기판 밑에 배치되는 발열저항체층을 포함하고,
    상기 소스의 전자방출 부위에 저일함수 물질이 도포되고,
    상기 게이트는 상기 소스 하부 영역의 외측에서 상기 소스 측에 치우쳐 배치되고,
    상기 반도체 기판과 상기 발열저항체층은 전기적으로 절연된, 진공 채널 트랜지스터.
  12. 제11항에 있어서,
    상기 소스와 상기 드레인층 사이에 상기 소스 및 상기 드레인층과 이격되어 배치되는 제어게이트를 하나 이상 더 포함하는, 진공 채널 트랜지스터.
  13. 반도체 기판;
    상기 반도체 기판상에 배치되는 발열저항체층;
    상기 발열저항체층 상에 배치되는 절연체층;
    상기 절연체층 상에 배치되는 채널 절연체층;
    상기 채널 절연체층 상에 배치되는 소스;
    상기 소스 상부에 이격되어 배치되는 드레인층; 및
    상기 채널 절연체층 밑에 배치되는 게이트를 포함하고,
    상기 소스의 전자방출 부위에 저일함수 물질이 도포되고,
    상기 게이트는 상기 소스 하부 영역의 외측에서 상기 소스 측에 치우쳐 배치된, 진공 채널 트랜지스터.
  14. 제13항에 있어서,
    상기 소스와 상기 드레인층 사이에 상기 소스 및 상기 드레인층과 이격되어 배치되는 제어게이트를 하나 이상 더 포함하는, 진공 채널 트랜지스터.
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