KR20020021412A - 전계 이미터 및 디바이스 - Google Patents

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KR20020021412A
KR20020021412A KR1020027002254A KR20027002254A KR20020021412A KR 20020021412 A KR20020021412 A KR 20020021412A KR 1020027002254 A KR1020027002254 A KR 1020027002254A KR 20027002254 A KR20027002254 A KR 20027002254A KR 20020021412 A KR20020021412 A KR 20020021412A
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턱리차드알란
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추후제출
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Abstract

마스킹 층(405)은 마스킹된 영역들 및 마스킹되지 않은 영역들(이미터 셀들(410))을 정하기 위하여, 적어도 부분적으로 미리 형성된 전극 구조의 선택된 영역들 위에 제공된다. 그 다음, 입자들(408)을 갖는 제1 성분 및 제2 성분(409)은 이미터 셀들(410)에 인가되고, 상기 입자들(408)은 예를 들면 전기 이동법에 의해, 상기 이미터 셀들(410)의 바닥쪽으로 선택적으로 인도된다. 그 다음, 상기 마스킹 층(405)은 상기 마스킹 층(405)위에 상기 제1 및 제2 성분들(408, 409)의 어떤 표유량(stray quantity)들과 함께 상기 마스킹된 영역들로부터 제거된다. 그 다음, 상기 전극 구조의 원하는 위치들 내에 넓은 영역 전계 전자 방출 사이트들을 생성하기 위하여 상기 제1 및 제2 성분들(408, 409)이 (예를 들어 큐어링(curing)에 의해) 처리된다.

Description

전계 이미터 및 디바이스{Field emitters and devices}
실용적인 전계 방출 디바이스, 특히 디스플레이들에의 비결은 저 전압으로 방출된 전류의 제어를 허용하는 배열들에 놓여있는 것은 당업자에게 명백하게 되었다. 현재, 이 분야의 대부분의 기술은 팁(tip)-기반 이미터들 - 즉, 전계 방출 소스로서 원자의 날카로운 마이크로-팁들을 이용하는 구조들에 관한 것이다.
팁-기반 이미터들에 관련한 중요한 선행 기술이 있다. 해당 기술의 연구자들의 주요한 목적은 개구(aperture)(게이트(gate))를 갖는 전극을 각 단일 방출 팁으로부터 1 미크론 미만으로 떨어지게 위치시키는 것이었고, 그리하여 요구되는 높은 전계가 100V 또는 그 미만의 인가된 전위를 이용하여 달성될 수 있다 - 이러한 이미터들은 게이트 어레이들로 지칭된다. 이것에 대한 첫 번째 실제적인 실현은 캘리포니아의 스탠포드 연구소에서 근무하는 씨 에이 스핀트(C A Spindt)에 의해 기술되었다(J.Appl.Phys. 39,7, pp3504-3505, (1968)). 스핀트의 배열들은 자기 마스킹기술을 사용하여, 규소 기판 위에 이산화규소 층 내에 원통형 침하로 금속의 진공 증발에 의해 생성된 몰리브덴(molybdenum) 방출 팁들을 사용했다. 상기 기본적인 스핀트 기술에 대한 많은 변형들 및 개선들이 과학적 문헌 및 특허 문헌에 기술된다.
대안으로의 중요한 접근은 규소 마이크로-엔지니어링을 이용한 게이트 어레이들의 생성이다. 전세계의 단체들이 관심을 갖고, 이 기술을 이용하는 전계 전자 방출 디스플레이들은 현재 제조되고 있다. 다시 많은 변형들이 기술되어왔다.
모든 팁-기반 방출 시스템들에 대한 중요한 문제는 이온 충격(bombardment)에 의한 손상, 높은 전류에서 옴의 가열 및 상기 디바이스에서의 전기 절연 파괴(electrical breakdown)에 의해 발생되는 치명적 손상에 대한 취약성이다. 넓은 면적 디바이스들을 제작하는 것은 난해하고 비용이 많이 든다. 더욱이, 낮은 제어 전압을 갖기 위하여, 팁과 팁의 연관되는 게이트 개구로 구성되는 기본적인 방출 성분은 직경이 대략 1 미크론 또는 그 미만이어야 한다. 그러한 구조의 생성은 그것과 연관된 높은 비용 구조를 갖는 반도체-유형 제작 기술을 요구한다. 더욱이, 넓은 영역들이 요구되는 경우, 비싸고 느린 단계와 반복 장치가 사용되어져야 한다.
1985년경에, 박막의 다이아몬드가 넓은 영역 전계 이미터들을 생성하기 위하여, 수소-메탄 대기로부터 가열된 기판 상에 생길 수 있다는 것이 발견되었다.
1988년에, 에스 바직 및 알 브이 라담(S Bajic and R V Latham)은, (Journal of Physics D Applied Physics, vol. 21 200-204 (1988)), 금속-절연체-금속-절연체-진공 (MIMIV; metal-insulator-metal-insulator-vacuum) 방출 사이트들의 고밀도를 생성한 저-비용 합성물을 기술했다. 상기 합성물은 에폭시 수지에서 분산되는 전도 입자들을 갖는다. 상기 코팅은 표준 스핀 코팅 기술들에 의해 상기 면에 인가되었다.
훨씬 나중에(1995) 턱, 테일러 및 라담(Tuck, Taylor and Latham) (GB 2 304 989)은 안정성을 개선하고 봉쇄된 진공 디바이스들에서 동작되도록 할 수 있는 무기 절연체를 가지고 상기 에폭시 수지를 대체함으로써 상기 MIMIV 이미터를 개선했다.
그러한 넓은-영역 이미터들의 가장 좋은 예들은 10V□m-1미만의 전계에서 사용 가능한 전류를 생성할 수 있다. 이 명세서의 문맥에서는, 넓은-영역 전계 이미터는 그 성분, 미세-구조, 일 함수 또는 다른 속성에 의해 평면 또는 거의-평면에서 - 즉, 방출 사이트들로서 원자의 날카로운 마이크로-팁들을 사용하지 않고, 상당히 생성될 수 있는 미시적 전계에서 사용 가능한 전자 흐름들을 방출하는 어떤 물질이다.
전자 광학 분석은 넓은-영역 이미터를 제어하기 위해 요구되는 최소 배선폭(feature size)이 거의 팁-기반 시스템에 대해서 보다 더 큰 크기의 차수인 것을 보인다. 주(Zhu) 등은 (미국 특허 제5,283,501호에서) 다이아몬드-기반 이미터들을 갖는 그러한 구조들을 기술한다. 모이어(Moyer)는 (미국 특허 제5,473,218호에서) 전도 층이 상기 게이트 절연체 안으로의 방출을 방지하고 상기 게이트 개구를 통해 전자들을 집중시키기 위하여 상기 넓은-영역 이미터 위에 놓인다는 전자광학 개선점을 청구한다. 그러한 구조들의 개념은 새롭지는 않았고, 수십년간 열전자 디바이스들에 사용되어왔던 장치와 전자 광학적으로 동등하다. 예를 들어, 윈저(Winsor)는 (미국 특허 제3,500,110호에서) 원치 않는 전자들이 음극에 관하여 양 전위로 설정된 그리드(grid)를 가로막는 것을 방지하기 위하여 음극 전위에 새도우 그리드(shadow grid)를 기술했다. 다소 나중에 미람(Miram)은 (미국 특허 제4,096,406호에서) 상기 새도우 그리드 및 제어 그리드가 고체 절연체에 의해 분리되고 음극과 접촉하여 놓여지는 접합된(bonded) 그리드 구조를 생성하도록 개선했다. 모이어의 장치는 다만 미람의 구조에서 열전자 음극을 동등한 넓은-영역 전계 이미터를 가지고 대체했다. 그러나, 그러한 구조들은 유용하고, 저 비용으로 그리고 넓은 영역들에 걸쳐서 상기 구조들을 구성하는 방법인 주요한 도전이다. 본 발명의 바람직한 실시예들이 상기 기술에 기여하는 것은 바로 이 영역이다.
본 출원인의 특허인 GB 2 330 687 B는 넓은-영역 전계 이미터를 사용하여 전계 방출 디스플레이(FED; field emission display) 음극 판(plane)을 제조하는 낮은 제조 비용 방법을 기술한다. 첨부한 개략도 중에서 도 1a 및 도 1b는 이러한 방법에 의해 생성된 음극판의 구조를 도시한다. 상기 음극판에는 음극 트랙들(11), 이미터 층(12), 초점 그리드 트랙(13), 게이트 절연체(14) 및 게이트 트랙(15)이 기판(10)(일반적으로 유리) 위에 놓인다. 그러한 모든 트랙들 및 층들은 낮은 해상도(resolution) 수단 예를 들어 프린팅에 의해 침전된다. 그 윗면은 그 다음 상기 이미터 셀들의 직경을 정하기 위하여 상기 레지스트(resist)내에 개구들(16)을 개방하도록 노출되고 현상(developed)된 레지스트 층(resist layer)을 가지고 코팅된다. 차별적인 부식액(etches)을 사용한 자기 정렬 처리는 그 다음 상기 이미터 셀들을 형성하고 상기 이미터 층(12)을 노출시키는데 사용된다. 상기 이미터 층(12)에 관하여 상기 게이트 전극(15)을 양으로 설정하는 것은 상기 디바이스 안으로 전자들(17)의 방출을 유발시킨다.
비록 이 발명이 이전 기술보다 많은 장점들을 제공하지만, 이 발명은 게이트 절연체 층의 두께보다 면의 거칠음을 덜 중요시하는 이미터 층들에 가장 적합하다.
소위 많은 넓은-영역 이미터들은 이미터들 자신을 형성하거나 그 역할 중의 하나가 미세한 전계를 집중시키는 것인 합성 이미터의 부분인 입자들을 포함한다. 이러한 유형의 이미터들의 예들은 본 출원인의 명세서들인 GB 2 332 089 및 GB 2 330 687에서 기술된다. 첨부한 개략도 중에서 도 2a는 GB 2 332 089에서 기술된 바와 같은 이미터의 전형적인 구조를 도시한다. 상기 이미터에서 기판(210)(일반적으로 유리)은 절연 매질(213)내에 배치된 전도 입자들(212)을 가지고 코팅된 전도 층(211)을 구비한다. 전계가 인가되는 경우, 전자들이 진공으로 방출(215)되도록 채널을 통해 흐르는 전자들을 수송하고 "가열"하는 전도 채널(214)들이 형성된다. "채널" 또는 "전도 채널"에 의해 우리는 보통 전하 주입 또는 가열을 수반하는 몇몇 형성 과정에 의해, 절연체의 속성이 국부적으로 수정되었던 상기 절연체의 영역을 의미한다. 그러한 수정은 전자들이 에너지를 얻는 절연체를 통해 이동할 수 있고 상기 표면 전위 장벽 위로 또는 장벽을 통해 진공으로 방출될 수 있도록 상기 전도 후면 접촉으로부터 상기 절연체 안으로 전자들의 주입을 용이하게 한다. 결정체 고체(crystalline solid)에서, 상기 전도대 안으로 또는 비정질(amorphous) 물질의 경우 호핑 전도(hopping conduction)가 가능한 에너지 레벨에서 직접 주입될 수 있다. 최적의 성능을 위해, 입자 위와 아래의 상기 절연체 층들의 두께는 상기 입자의 크기에 비해 얇아야 한다. 이러한 필요조건이 주어지는 경우, 상기 이미터 면은 상기 입자 크기와 동일한 차수의 거칠음을 갖는 경향이 있다. 전형적인 입자 크기들은 수 미크론 범위내에 있다.
첨부한 개략도 중에서 도 2b는 2 미크론 입자들을 갖는 이미터가 아주 작은 4 미크론 두께 게이트 절연체에서 제조된 8 미크론 직경 이미터 셀내에서 사용되는 예시적인 경우를 도시한다. 층 구조는 다음과 같다: 기판(210)(일반적으로 유리), 전도 음극 트랙(211), 절연 매체(228))내의 전도 입자들(227), 초점 그리드 트랙(222), 게이트 절연 층(223) 및 게이트 트랙(224). 이미터 셀 개구(opening)(225)는 전위 이미터(226)를 바로 노출시킨다. 디바이스 동작 투시도로부터, 상기 디스플레이의 양극 및 게이트 사이의 높은 전계는 전자 비상(飛翔)경로(trajectories)를 강화시키는 경향이 있을 것이기 때문에 이 예는 예를 들면 FED에서의 사용을 만족시킨다.
첨부한 개략도 중에서 도 2c는 큰 입자와 그와 연관된 절연체 코팅(230)이 게이트 구조를 붕괴시켜 2개의 전위 방출 사이트들을 형성하는 훨씬 덜 만족할 만한 경우를 도시한다. 방출 사이트(231)는 전자들(232)이 상기 게이트 전극(224)이 "온(on)" 상태인 경우에만 방출될 것이기 때문에 유리하다. 전위 방출 사이트(233)는 게이트와 양극사이의 DC 전계의 영향 하에서, 계속적이고 제어되지 않는 전류를 방출할 수 있기 때문에 중요한 문제를 나타낸다. 디스플레이 디바이스에서 이것은영구한 밝은 점이 될 것이고 폐기되는 패널이 될 것이다.
매끄러운(smooth) 필름들을 만드는 물질들로부터 제조된 전극 및 게이트 구조들이 먼저 제조될 수 있고 마지막 공정으로서 입자-포함 이미터 층이 추가될 수 있는 경우 상기 디바이스들에 매우 바람직할 것이라는 생각이 우리에게 떠올랐다.
이제 첨부한 개략도 중에서 도 3a로 이동하여, 게이스(Geis) 등은 (J. Vac. Sci. Technol. 8 14(3) May/June 1996) 전도 규소 기판(300) 위에 성장한 이산화 규소 층(302) 위에 침전되는 게이트 전극(303)을 갖는 게이트 구조를 형성하는 것을 포함하는 기술을 설명한다. 이미터 셀들(301)은 표준 반도체 제조 공정에 의해 형성된다. 스퀴지(squeegee)(306)를 사용하여 빈 이미터 셀들(304)에 다이아몬드 입자들을 포함하는 페이스트(paste)(305)를 밀어 넣는다. 상기 채워진 어셈블리는 바인더(binder)를 증발시키고 첨부한 개략도 중에서 도 3b에 도시된 바와 같이, 상기 다이아몬드와 상기 규소 간의 전기적으로 그리고 기계적으로 좋은 접촉을 갖는 콤팩트(compact)(320)를 형성하기 위하여, 환원 분위기(reducing atmosphere)에서 1080℃까지 가열된다. 전기적인 접촉을 용이하게 하기 위하여 상기 페이스트에 니켈이 첨가될 수 있다. 최종 어셈블리는 플라즈마 처리되고 그 다음 전자 친화력을 감소시키기 위하여 캐시에이팅(caesiated)된다. 게이스는 비록 이 구조가 잘 방출하지만, 매우 많은 게이트 전류가 있다고 언급한다. 첨부한 개략도 중에서 도 3c는 이것은 상기 컴팩트를 통한 전류 흐름과 전압(332 및 331)이 상기 게이트(303) 및 양극(330)에 각각 인가되는 경우 상기 게이트(334)로 향하는 방출 둘 다에 의해 기인할 것 같은 것을 도시한다. 그러한 가짜의(spurious) 전류들은 원하는 방출전류(333)에 비해 클 수 있다. 이러한 결과는 상기 다이아몬드 입자들이 상기 이미터 셀들의 측벽(sidewall)들에 들러붙는 경향 때문에 이러한 접근에 필연적이라는 것이 바로 우리의 견해이다. 다른 문제는 제어되지 않는 전류(336)를 생성하는 게이트 위에 남겨진 파편(debris)(335)을 방출하는 것이다. 스프레이 또는 전기이동 침전물(electrophoretic deposition)의 사용에 대해 무심코 한 언급은 있으나 상세한 설명은 제시되지 않는다.
단록(Danroc)은 (미국 특허 제5,836,796호에서) 방출을 늘리기 위하여 미세한 다이아몬드 입자 이미터들을 갖는 마이크로팁(microtip) 이미터들을 코팅하는 전기이동법의 사용을 기술한다. 전기도금에 의해 침전된 금속 첨가물은 상기 다이아몬드 및 상기 금속 마이크로팁 사이의 좋은 전기적인 접촉을 제공하는데 사용된다. 단록은 마이크로팁 이미터들에만 관심을 갖는다.
진(Jin)은 (미국 특허 제5,811,916호에서) 아주 특별한 유형의 다이아몬드 물질을 사용한 전계 방출 디스플레이들에 관심을 갖는다. 진은 기판 위에 그 자체로서 방출 물질인 이 물질의 입자들을 배치하기 위하여 전기이동의 사용을 무심코 언급하지만 상세한 설명은 제시되지 않는다.
본 발명의 바람직한 실시예들은 개선된 전계 방출 구조들을 제공하는데 목적이 있다. 상기 개선된 전계 방출 구조들에서 입자-포함 복합 전계 전자 이미터는 미리 제조된 전극 구조 내에서 본래의 장소에 생성된다. 상기 과정은 바람직하기로는 상기 전극 구조 내에 상기 입자들을 최적으로 위치시키는 전기이동의 사용을 포함한다. 상기 이미터 구조들은 다음을 포함하는 디바이스들에 사용될 수 있다: 전계 전자 방출 디스플레이 패널들; 메이저(MASERS)들 및 자이로트론(gyrotrons)들과 같은 고전력 펄스 디바이스들; 씨에프에이(CFAs)들과 같은 교차된-전계 마이크로파 튜브들; 클라이스트론(klystrons)들과 같은 선형 빔 튜브들; 플래시(flash) 엑스-레이(x-ray) 튜브들; 트리거되는 스파크 갭들 및 관련 디바이스들; 살균(sterilisation)을 위한 넓은 영역 엑스-레이 소스들; 진공계들(gauges); 우주선들(space vehicles)을 위한 이온 스러스터들(thrusters); 입자 가속기들; 램프들; 오존 발생기들; 및 플라즈마 리액터들.
본 발명은 전계 방출 물질들 및 디바이스들에 관한 것으로, 특히 그러나 비 배타적으로 어드레스 가능한 전계 전자 방출 음극 배열들을 제조하는 방법들에 관한 것이다. 본 발명의 바람직한 실시예들은 다중-전극 제어 및 초점 정합 구조들을 제조하는 낮은 제조 비용 방법들을 제공하는 것을 목적으로 한다.
도 1a 및 도 1b는 종래 방법에 의해 생성된 음극판의 구조를 도시한다.
도 2a 내지 도 2c는 종래의 이미터의 전형적인 구조를 도시한다.
도 3a 내지 도 3c는 종래의 게이트 구조를 도시한다.
도 4a 내지 도 4e는 넓은 영역 전계 전자 이미터를 생성하는 방법의 일 예에서의 단계들을 도시한다.
도 5a 내지 도 5c는 넓은 영역 전계 전자 이미터를 생성하는 방법의 다른 일 예에서의 단계들을 도시한다.
도 6a 내지 도 6c는 넓은 영역 전계 전자 이미터를 생성하는 방법의 또 다른 일 예에서의 단계들을 도시한다.
도 7a 내지 도 7c는 넓은 영역 전계 전자 이미터들의 예들을 이용하는 디바이스들의 예들을 도시한다.
본 발명의 제1 태양에 따라, 적어도 부분적으로 미리 형성되는 전극 구조내에 합성의 넓은 영역 전계 전자 이미터를 생성하는 방법에 있어서,
a) 상기 전극 구조의 마스킹된 영역들 및 마스킹되지 않은 영역들을 정하기 위하여, 상기 전극 구조의 선택된 영역들 위에 마스킹 층을 제공하는 단계;
b) 단계 a) 다음에, 적어도 제1 입자 성분 및 제2 성분을 상기 전극 구조의 상기 마스킹되지 않은 영역들에 인가하여, 상기 제1 성분의 입자들이 상기 마스킹되지 않은 영역들의 원하는 위치들을 향해 선택적으로 인도되도록 하는 단계; 및
단계 b) 다음에:
c) 상기 마스킹 층위에 상기 성분들의 어떤 표유량(stray quantity)들과 함께, 상기 선택된 영역들로부터 상기 마스킹 층을 제거하는 단계; 및
d) 상기 전극 구조의 상기 원하는 위치들 내에 넓은 영역 전계 전자 방출 위치들을 생성하기 위하여 상기 성분들을 처리하는 단계를 포함하는 것을 특징으로하는 방법이 제공된다.
바람직하기로는, 단계 d)는 단계 c) 다음에 수행된다.
물질의 상기 입자들은 단계 b)에서 전기 절연 물질의 콜로이드 분산액(colloidal dispersion) 또는 용액 또는 전기 절연 물질을 위한 화학적 전구물질(precursor) 내의 복수의 전기 전도 입자들로서 인가될 수 있고, 단계 d)의 상기 처리는 상기 전기 절연 물질내에서 코팅되어지는 상기 전기 전도 입자들이 된다.
단계 d)의 상기 처리는 상기 용액 또는 분산액의 이탈된(fugitive) 성분들을 제거하는 것을 포함할 수 있다.
상기 용액 또는 분산액의 액체 성분은 그 안에 상기 전기 절연 물질을 위한 화학적 전구물질을 용해시킬 수 있고, 상기 방법은 상기 전기 절연 물질을 형성하기 위하여 상기 전구물질을 열, 자외선 또는 다른 수단에 의해 분해하는 단계를 포함할 수 있다.
상기 전구물질은 졸-겔(sol-gel)의 형태일 수 있다.
상기 전구물질은 가용성 중합체(soluble polymer)를 포함할 수 있다.
상기 입자들은 전기 절연 물질로 미리-코팅된 전기 전도 입자들을 포함할 수 있다.
상기 전기 절연 물질은 실리카(silica)를 포함할 수 있다.
단계 (b)는 상기 전극 구조 위에 제공되고 상기 원하는 위치들을 향해 선택적으로 상기 제1 성분의 상기 입자들을 인도하는 개구(aperture)들을 통해, 상기제1 및 제2 성분들을 상기 전극 구조의 상기 선택된 영역들 위에 인가하는 스프레이(spray) 인가 단계를 포함할 수 있다.
상기 개구들은 상기 전극 구조 안에 형성되는 오목한 부분(recess)들 위에 놓이는 상기 전극 구조의 부분들에 의해 정해질 수 있어서, 상기 제1 및 제2 성분들이 상기 오목한 부분들의 측벽(side wall)들보다 상기 오목한 부분들의 바닥들을 향해 선택적으로 인도된다.
상기 오목한 부분들은 상기 오목한 부분들의 바닥들을 향해 안쪽으로 경사지는 측벽들을 구비할 수 있다.
바람직하기로는, 각각의 상기 오목한 부분은 상기 각각의 오목한 부분 위에 놓이는 상기 전극 구조의 각 부분 아래에 언더컷(undercut)을 형성하는 습식-식각(wet-etch) 공정에 의해 형성된다.
상기 전기 절연 물질은 고체 상태를 형성하기 위하여 열 작용에 의해 다음에 함께 소결(sintered)되는 미세 입자들 또는 콜로이드 분산액의 형태일 수 있다.
상기와 같은 방법은 상기 입자들에 금속을 인가하고 그 다음 전기 절연 물질을 형성하기 위하여 상기 금속을 산화시키는 단계를 포함할 수 있다.
상기 금속은 또한 음극 트랙(track)에 인가될 수 있다.
상기 금속은 전기 도금에 의해 인가될 수 있다.
바람직하기로는, 상기 입자들은 전기 전도 입자들이고, 상기 전기 전도 입자들은 흑연을 포함할 수 있다.
단계 d)의 처리는 각각이 상기 전도면 및 상기 입자간의 제1 위치 및/또는상기 입자 및 상기 전극 구조가 배치되는 환경간의 제2 위치에 배치되는 전기 절연 물질 층을 가지는 상기 전도 입자들이 될 수 있어, 적어도 몇몇의 상기 입자들은 상기 제1 및/또는 제2 위치들에서 전자 방출 사이트(site)들을 형성한다.
상기와 같은 방법은 전자 방출을 촉진하기 위하여 상기 전도 입자들 및/또는 전기 절연 물질 층들에 추가 층들을 추가하는 단계를 포함할 수 있다.
상기와 같은 방법은 단계 b) 및 단계 c) 사이에 큐어링(curing) 또는 부분-큐어링의 추가 단계를 포함할 수 있다.
단계 d)의 상기 처리는 큐어링을 포함할 수 있다.
바람직하기로는, 상기 전극 구조는 이미터 셀들을 미리 형성하고 상기 원하는 위치들은 상기 이미터 셀들 내에 있다.
바람직하기로는, 상기 원하는 위치들 각각은 홀(hole)의 바닥을 포함한다.
바람직하기로는, 각각의 상기 원하는 위치들은 전기 전도면에 있다.
상기 입자들은 단계 b)에서 캐리어(carrier)내에서 인가될 수 있고 상기 방법은 다음에 상기 전극 구조로부터 상기 캐리어의 과잉을 제거하는 단계를 포함할 수 있다.
상기 캐리어의 상기 과잉은 스퀴지(squeegee) 또는 유사한 수단에 의해 제거될 수 있다.
바람직하기로는, 상기 입자들의 상기 선택적인 인가는 전기 이동에 의해 초래된다(effected).
바람직하기로는, 상기 마스킹 층은 단계 b)를 수행하기 전에, 적어도 상기전극 구조의 부분을 형성하는 과정의 부분으로서 단계 a)에서 제공된다.
바람직하기로는, 상기 제2 성분은 단계 (d)에서 형성된 전기 절연체를 위한 전구물질이다.
본 발명은 본 발명의 상기 태양들 중의 어느 하나에 따른 방법에 의해 생성되는 전계 전자 이미터로 확장한다.
다른 하나의 태양에 있어서, 본 발명은 그러한 전계 전자 이미터를 포함하고, 상기 이미터가 전자들을 방출하도록 야기하기 위하여 상기 이미터를 전계에 종속시키는 수단을 포함하는 것을 특징으로 하는 전계 전자 방출 디바이스을 제공한다.
그러한 디바이스는 상기 전계 전자 이미터들의 이미터 패치(patch)들의 배열을 갖는 기판 및 개구들의 정렬된 배열들을 갖는 제어 전극들을 포함할 수 있고, 상기 전극들은 절연 층들에 의해 상기 이미터 패치들 위에 지지된다.
바람직하기로는, 상기 개구들은 슬롯(slot)들의 형태이다.
상기와 같은 디바이스는 플라즈마 리액터(reactor), 코로나 방전 디바이스, 무음 방전 디바이스, 오존 발생기, 전자 소스, 전자 총, 전자 디바이스, 엑스레이(x-ray) 튜브, 진공계(vacuum gauge), 가스들이(gas filled) 디바이스 또는 이온 스러스터(thruster)를 포함할 수 있다.
상기 전계 전자 이미터는 상기 디바이스의 동작을 위한 전체 전류를 공급할 수 있다.
상기 전계 전자 이미터는 상기 디바이스를 위한 시작, 트리거링(triggering)또는 프라이밍(priming) 전류를 공급할 수 있다.
상기와 같은 디바이스는 디스플레이 디바이스를 포함할 수 있다.
상기와 같은 디바이스는 램프(lamp)를 포함할 수 있다.
상기 램프는 실질적으로 편평할 수 있다.
상기 이미터는 전류를 제한하기 위한 안정기(ballast) 저항을 경유하여 전기 구동 수단에 접속될 수 있다.
상기 안정기 저항은 각각의 상기 방출 패치 아래에 저항 패드로서 인가될 수 있다.
상기 이미터 물질 및/또는 형광체(phosphor)는 스캐닝 조명 라인을 생성하기 위하여 전자 구동 수단에 의해 어드레싱되도록 정해지는 전도 트랙들의 하나 이상의 1차원 배열위에 코팅될 수 있다.
그러한 디바이스는 상기 전자 구동 수단을 포함할 수 있다.
상기 전계 이미터는 기체, 액체, 고체 또는 진공인 환경내에 배치될 수 있다.
상기와 같은 디바이스는 시각적으로 반투명인 음극을 포함할 수 있고, 상기 음극은 양극과 관련하여 상기 음극으로부터 방출된 전자들이 상기 양극에 충돌하여 상기 양극에서 전자-발광을 야기하도록 배열되며, 상기 전자-발광은 상기 시각적으로 반투명인 음극을 통해 보인다.
그 측정법의 기초에 의존하는 상기 전기 용어인 "전도(conducting)" 및 "절연(insulating)"은 상대적일 수 있는 것으로 이해될 것이다. 반도체들은 유용한 전도 속성들을 구비하고, 실제로 본 발명에서는 도체들로서 사용될 수 있다. 본 명세서의 문맥에 있어서, 절연 물질은 전도 물질의 전기 저항률(resistivity)보다 적어도 102배(그리고 바람직하기로는 103또는 104배)의 전기 저항률을 갖는다.
본 발명을 더 잘 이해하고, 본 발명의 실시예들이 어떻게 실행될 수 있는지를 나타내기 위하여, 예로서, 이제 첨부한 개략도들에 대해 참조할 것이다. 첨부한 개략도들 중에서 도 1 내지 도 3은 이미 상술되었다.
본 발명의 실시예들은 많은 응용들을 가질 수 있고, 이 응용들 중 몇몇은 다음 예들을 통해 기술될 것이다. 다음 설명들은 본 발명의 어떤 실시예들의 단지 예시인 것으로 이해되어야 한다. 다양한 대안들 및 변형들이 당업자들에 의해 고안될 수 있다.
예 1
우리는 예로서, 우리의 GB 2 304 989 B에서 기술된 바와 같은 MIMIV 이미터 시스템을 이용하는 이미터 구조를 기술한다. 이 예에 있어서, 이미터 합성 층은 그 성분으로부터 예를 들어 디스플레이내의 이미터 셀 내에 어셈블링된다. 우리의 GB 2 304 989 B에 기술된 바와 같은 이미터들은 잉크들을 사용한 스핀 코팅에 의해 평면 위에 정해진 순서대로 침전된다. 이 잉크들은 중합체(polymer) 또는 졸-겔(sol-gel)과 같은 절연체 전구물질; 상기 전구물질을 위한 용매; 분산제(dispersants)들 및 표면활성제(surfactants)들 플러스 전도 입자들을 포함한다. 스핀 코팅 다음으로, 상기 층은 최종 층을 형성하기 위하여 가열 처리된다. 하나의 그러한 잉크는 서스펜션을 형성하기 위하여 분산된 흑연 입자들을 가지고 프로판-2-올(propan-2-ol)에 용해된 실리카 졸-겔로 구성된다. 스핀 코팅 후에 공기중에 450℃까지 열처리 프로필(profile)은 상기 층을 큐어링(cure)하는데 사용된다. 독자는 본 출원서에 첨부된 도면과 명세서의 사본인 우리의 코-펜딩 출원 PCT/GB00/02537로 인도된다.
상기 잉크에 대한 적합한 형식화(formulation)는 다음과 같다:
1) 졸-겔 준비
테트라에틸(tetraethyl) 오소실리케이트(orthosilicate) (10 ㎖), 및모스(MOS) 등급(grade) 프로판-2-올(47 ㎖)이 혼합되고 1000 r.p.m.으로 뒤섞이면서 5-10℃까지 냉각된다. 그 다음 이 뒤섞인 혼합물에 탈 이온화된 물(2.5g)에 농축 질산(0.10g)의 용액이 첨가된다. 2시간 후에, 상기 혼합물은 밀봉된 용기에 전달되고, 요구될 때까지 냉장고에 4℃로 저장된다.
MOS 등급 프로판-2-올의 비율은 입자들의 개수와 절연체 고체에 대한 그 비가 사용되는 이미터 셀에서 올바르게 되도록 시험에서 조정된다.
2) 분산액 준비
아주 적은 6 미크론 흑연 입자들(0.150 g) 및 이미 0.2 미크론 필터를 통해 필터링된 상기 (1)에 따른 졸-겔 분산액(9.850 g)이 혼합되고, 고 전력 초음파 프로브를 이용하여 10분 동안 초음파로 휘젓게 된다. 상기 샘플은 실온에서 냉각되고 추가로 10분 동안 초음파로 휘젓게 된다. 이것은 검정 서스펜션으로서 요구되는 잉크를 만들어낸다. 상기 혼합물은 밀봉된 용기에 전달되고, 냉장고에 4℃로 저장된다.
도 4a는 기판(일반적으로 유리, 401); 음극 전도 트랙(402)(전형적으로 금); 절연 층(403)(일반적으로 유리); 및 게이트 도체(404)(전형적으로 금)를 도시한다. 포토레지스트 층(405)은 이미터 셀들(410)을 형성하기 위하여 자기 정렬 과정의 사용뒤에 남는다. 그러한 구조는 도 1a 및 도 1b를 참조하여 개념적으로 기술된 과정을 이용하여 제조될 수 있지만 상기 이미터 층(12) 및 상기 초점 그리드 층(13)을 생략한다. 이 과정에 대한 전체적인 상세한 설명은 우리 특허 GB 2 330 687 B에 기술되고, 독자의 주의를 돌린다. 도 4a에 묘사된 구조를 제조하기 위해 상기 과정들을 어떻게 적합하게 할 수 있는지는 당업자에게 명백할 것이다. 그러나, 본 발명은 이 과정을 이용하여 제조되는 구조들에 제한되지 않는다. 표준 반도체 제조 공정들과 같은 다른 접근들이 사용될 수 있다.
도 4a를 다시 참조하면, 입자들(408) 및 절연체 전구물질 용액 모두를 포함하는 잉크(407)는 그 다음 스퀴지(406)를 사용하여 빈 이미터 셀들을 채우기 위해 인가된다. 상기 스퀴지 공정 동안 연관된 절연체 전구물질(409)을 갖는 몇몇 원하지 않는 입자들이 상기 게이트 전극을 포함하는 포토레지스트 층(405)위에 필연적으로 침전될 것이다.
상기 공정의 이 포인트에서 우리는 각 이미터 셀내에 계량된 양의 잉크를 갖는다. 상기 잉크는 상기 잉크의 양이 상기 셀의 베이스를 약간 덮을 만큼 충분한 입자들과 큐어링이 발생한 경우 요구되는 두께의 절연체 층을 형성할 만큼 충분한 절연체 전구물질을 포함하도록 공식화된다. 상기 큐어링 과정이 수행된 경우, 이제 표면 장력 때문에, 많은 입자들이 상기 셀의 베이스에 더미를 형성하거나 상기 셀의 벽에 고정될 확률이 높을 것이다.
도 4b는 이러한 문제가 어떻게 회피될 수 있는지를 도시한다. 상기 스퀴지 과정 다음에 또는 상기 스퀴지 과정이 시작되기 전에 전위(411)가 상기 음극 트랙(402)과 상기 게이트 전극(404) 사이에 인가된다. 그 다음, 서스펜션(suspension) (413)내의 입자들은 서스펜션 밖으로 몰아질 것이고 상기 음극 트랙(402)위에 바로 전기이동으로 코팅될 것이다. 절연 용매의 경우에 이것은 상기 음극 트랙이 상기 게이트 트랙에 관하여 양으로 바이어싱될 필요가 있다. 수십 내지 수백의 볼트/센티미터(volts/cm) 범위의 전계가 요구된다. 상기 셀의 벽들에 부착되어 다음에 큐어링되는 어떤 절연체 전구물질은 자유로운 입자들이 될 것이고 따라서 방출 사이트들을 형성하지 않을 것이다.
스퀴지에 대한 대안적인 방법들은 영국의 헤르트포셔, 로이스톤, 리트링톤(Litlington, Royston, Hertforshire, UK)의 알 케이 프리트-코트 인스트푸먼트 주식회사(R K Print-Coat Instruments Ltd)에 의해 공급되는 케이-코터(K-coaters)(와이어 롤(wire roll))와 같은, 상기 서스펜션을 인가하는데 사용될 수 있다. 예를 들면, 슬롯들을 통해 상기 서스펜션을 밀어내는데 기초한 동일한 목적으로 설계된 분산기(dispenser)들이 이용될 수 있다.
전기이동 침전 단계 다음에, 상기 기판들은 다음 조건으로 전열기(hotplates)에 전달된다: a) 측정된 전열기의 표면 온도 - 50℃에서 10분; b) 측정된 전열기의 표면 온도 - 120℃에서 10분.
이제 우리는 도 4c에 도시된 단계에 있다. 이 단계는 상기 셀들의 바닥에 부분적으로 큐어링된 층(421) 및 상기 게이트(405)의 표면 위에 원하지 않는 전위 이미터들(409)을 갖는다.
이제 도 4d로 이동하여, 상기 어셈블리(431)는 모스(MOS) 등급 아세톤(433)으로 채워진 초음파 클리너(432)에 전달된다. 상기 클리너는 상기 어셈블리를 휘저으면서 10 - 20 초 동안 동작된다. 이 기간동안 상기 포토레지스트 층(434)은 리프트-오프(lift-off) 과정에 의해 원하지 않는 파편(435)과 함께 제거되어, 상기 게이트 도체(404)의 실질적으로 평면의 외부 면(436)을 제공한다.
상기 어셈블리는 그 다음 양면에서 모스 등급 아세톤으로 씻겨지고 다시 모스 등급 프로판-2-올로 씻겨진다.
전기이동 침전 단계 다음에, 상기 기판들은 다음 조건으로 전열기(hotplates)에 전달된다: a) 측정된 전열기의 표면 온도 - 50℃에서 10분; b) 측정된 전열기의 표면 온도 - 120℃에서 10분.
그 다음 상기 기판들은 다음 프로필에 따른 오븐(대기상태)에 전달된다: 주위온도 분당 10도(10℃/min)로 450℃까지; 120분 동안 450℃로 등온; 그 다음 실온에서 자연 냉각.
결과적인 이미터 구조는 도 4e에 도시된다.
예 2
이제 도 5로 이동하면, 전기이동으로의 보다 종래의 접근이 사용된다. 용기(bath)(602)는 절연체 전구물질 용액(603)에 입자들(605)의 서스펜션을 포함한다. 예 1의 공식화와 유사한 공식화(formulation)가 사용될 수 있지만, 입자들의 농축이 훨씬 감소된다. (도 4를 참조하여 상술된 바와 같이 일반적으로 트랙들, 층들 및 이미터 셀들과 함께) 코팅될 기판(600)이 상기 용기에 매달리고 전원(604)의 하나의 단자로부터 전기적인 접속(608)이 음극 트랙에 되어진다. 상기 게이트 전극(607)은 전기적으로 플로우트(float)하도록 허용되고 바람직하기로는 포토레지스트(609) 층으로 덮여진다. 반대쪽 전극(601)은 전원(604)의 다른 단자에 접속된다. 수십 내지 수백 볼트/센티미터(volts/cm) 범위의 전형적인 전계를 갖는 전압이 인가되는 경우, 상기 입자들(605)은 상기 이미터 셀들(606)의 베이스 위에 선택적으로 전기 이동적으로 코팅된다.
상기 기판은 이제 상기 용기로부터 분리되고 배수되면, 도 5b에 도시된 것과 같이 된다. 비록 이 방법이 받아들일 만한 결과를 산출할 수 있지만, 상기 서스펜션(611)으로부터의 입자들이 상기 이미터 셀의 부피(volume)내에 남을 수 있고, 도 5c에 도시된 바와 같이, 큐어링 후에 원하지 않는 위치들(620)에 남을 수 있는 것이 보여질 수 있다. 상기 포토레지스트(609)가 사용되지 않거나 다음에 제거되지 않는 경우, 상기 게이트의 표면 위에 잠재적으로 방출 파편(610)이 남을 것이다.
예 3
이제 도 6a 내지 도 6c로 이동하면, 이미터 물질을 원하는 위치들에 인도하는 대안적인 방법이 기술된다. 이 접근은 습식 에칭 공정이 사용되는 경우 자연적으로 발생하는 언더컷(undercut)을 이용한다.
도 6a에서 라벨(401 내지 405)들은 이전 예들과 동일한 의미를 가지며, 도 6a는 부분-진행된 게이트 전계-방출 구조의 단면도를 도시한다. 이미터 셀들(800)은 전형적으로 습식 에칭 공정에 의해 형성된 경사진 면들(801)을 구비한다. 상기 게이트 전극(404)은 음극 트랙들(402)을 따라 정렬된 개구들(apertures)(802)을 구비하고, 상기 습식 에칭 공정에 의해 아래가 잘린(undercut) 경사진 면들(801) 위를 덮고 있다. 상기 목적은 상기 이미터 셀의 면들에 노출된 게이트 절연체(801)를 코팅하는 것을 피하면서 상기 음극 트랙(803)위에 이미터 물질(810)을 침전시키는 것이다. 상기 이미터 물질이 상기 게이트의 상부 표면위에 스프레이되는 경우, 바람직하게는 잉크젯 프린트 헤드(808)로부터 얻어질 수 있는 것과 같은,조준된(collimated) 스프레이(809)에 의해 스프레이되는 경우, 상기 위를 덮고 있는 게이트 전극(404)은 마스크로서 작용하여, 상기 게이트 절연체의 경사진 면들(801)을 깨끗하게 유지시킨다. 상기 프린트 헤드(808)가 상기 구조를 횡단하는 경우, 상기 게이트(404)의 상기 표면 위에 스프레이된 원하지 않는 물질(811)이 레지스트 층(405) 위에 떨어지고, 다음에 상기 원하지 않는 물질은 상술된 바와 같이, 리프트-오프 공정에 의해 제거될 수 있고, 도 6b에 도시된 바와 같이 완성된 구조로 남는다.
이 예에서 기술된 접근은 도 6b에 도시된 바와 같이, 이미터 물질(810)을 형성하기 위하여 액체 상태 전구물질로부터 형성된 절연체 및 전도 입자들을 함께 침전시킴으로써 예 1에서 상술된 바와 같은 합성 이미터들을 위해 사용될 수 있다. 대안으로서, 도 6c에 도시된 바와 같이, 완전히 제조된 입자-기반 이미터들(예를 들면, GB 2 304 989에서 기술된 바와 같은 얇은 층의 절연체에 의해 미리 코팅된 전도 입자들)은 액체 매질에 떠있거나 또는 건조한 입자들의 스프레이로부터 선택적으로 침전될 수 있다. 적절한 경우, 상기 입자들(820)은 경납땜(brazing) 또는 소결(fritting)과 같은 수단에 의해 붙여질 수 있다.
본래의 장소에 합성 이미터의 어셈블리와 관련하여 본 명세서에서의 교시는 넓은 범위의 상황으로 적합하게 될 수 있다. 예를 들면, 졸-겔 및 가용성의 절연체 전구물질들(예, 중합체) 뿐만 아니라, 콜로이드 및 미세 입자 서스펜션들이 사용될 수 있다.
상기 절연체 성분은 상기 음극 트랙 및 입자들(예를 들면 전기도금에 의해)에 이후에 산화되는 금속을 인가함으로써 형성될 수 있다.
상기 입자들은 또한 이전 및/또는 이후 공정단계들에서 침전된 절연체 및 비활성 액체 매질을 사용하여 전기 이동법으로 침전될 수 있다. 우리의 코-펜딩 출원 GB 2 340 299에서 기술된 바와 같은 표면 층들 및 전자 방출 강화 인터페이스를 추가하는 부가적인 공정 단계들이 도입될 수 있다.
따라서, 본 발명의 상술된 실시예들에 있어서, 전극 구조의 선택된 영역들이 마스킹 층에 의해 정해지고, 그 다음 제1 입자 성분 및 제2 성분이 상기 선택된 영역들에 인가된다. 상기 선택된 영역들내의 원하는 위치들에 상기 입자들을 선택적으로 인도함으로써, 방출 사이트들이 바람직한 곳에는 상기 입자들이 있고 방출 사이트들이 바람직하지 않은 곳에는 상기 입자들이 없게 되는 장점으로 유도된다. 추가의 유용한 제조 장점은 상기 제1 및 제2 성분들이 선택된 영역들로 인가되는데 다시 사용되기 전에, 상기 전극 구조를 부분-형성하는 목적을 이미 제공한 상기 마스킹 층을 이용함으로써 얻어질 수 있다.
상기 개시된 바와 같은 개선된 이미터 물질들로부터 이용 가능한 전계 전자 방출 전류는 (다른 것들 중에서) 다음을 포함하는 넓은 범위의 디바이스들에 사용될 수 있다: 전계 전자 방출 디스플레이 패널들; 램프들; 메이저(MASERS)들 및 자이로트론(gyrotrons)들과 같은 고전력 펄스 디바이스들; 씨에프에이(CFAs)들과 같은 교차된-전계 마이크로파 튜브들; 클라이스트론(klystrons)들과 같은 선형 빔 튜브들; 플래시(flash) 엑스-레이(x-ray) 튜브들; 트리거되는 스파크 갭들 및 관련 디바이스들; 살균(sterilisation)을 위한 넓은 영역 엑스-레이 소스들;진공계들(gauges); 우주선들(space vehicles)을 위한 이온 스러스터들(thrusters) 및 입자 가속기들.
이러한 디바이스들 중 몇몇의 예들이 도 7a, 도 7b 및 도 7c에 도시된다.
도 7a는 전계 방출 디스플레이에 사용될 수 있는 어드레스 가능한 게이트 음극을 도시한다. 상기 구조는 절연 기판(500), 음극 트랙들(501), 이미터 층(502), 상기 음극 트랙들에 전기적으로 접속된 초점 그리드 층(503), 게이트 절연체(504) 및 게이트 트랙(505)으로 형성된다. 상기 게이트 트랙들 및 게이트 절연체들은 이미터 셀들(506)을 가지고 구멍난다. 선택된 음극 트랙 위의 네거티브 바이어스 및 게이트 트랙 위의 연관된 포지티브 바이어스는 전자들(507)로 하여금 양극(미도시)을 향해 방출되도록 한다.
독자는 전계 효과 디바이스들을 구성하는 추가의 상세한 설명을 위해 우리 특허 GB 2 330 687 B에 안내된다.
각 층내의 상기 전극 트랙들은 수많은 디바이스들에서 응용을 발견하는 제어 가능하지만 어드레스 가능하지 않는 전자 소스를 형성하기 위해 혼합될 수 있다.
도 7b는 상술된 어드레스 가능한 구조(510)가 그 위에 형광체 스크린(512)을 구비하는 투명 양극 판(51)에 유리 프릿(fritt) 봉인물(seal)(513)을 가지고 어떻게 결합될 수 있는지를 도시한다. 상기 판들 사이의 공간(514)은 공기가 제거되어(evacuated), 디스플레이를 형성한다.
예시와 설명을 용이하게 하기 위해, 단색 디스플레이가 기술되었지만, 3개의-부분 픽셀을 갖는 대응하는 배열이 컬러 디스플레이를 생성하는데 사용될 수있다는 것이 당업자에 의해 쉽사리 이해될 것이다.
도 7c는 상술된 물질들 중의 하나를 사용한 편평한 램프를 도시한다. 그러한 램프는 비록 실내 조명과 같은 다른 사용들을 배제하지 않지만, 액정 디스플레이들을 위한 후면 조명(backlighting)을 제공하는데 사용될 수 있다.
상기 램프는 음극 판(520)을 포함하고, 상기 음극 판 위에 전도 층(521) 및 방출 층(522)이 침전된다. 상기 언급된 바와 같은(그리고 본 명세서에 언급된 다른 특허 출원서들에서 기술된 바와 같은) 안정기(ballast) 층들은 방출의 균일성을 개선하는데 사용될 수 있다. 투명 양극 판(523)은 그 위에 전도 층(524) 및 형광체 층(525)을 구비한다. 유리 프릿(526)의 링은 2개의 판들을 봉인하고 간격을 둔다. 상기 간격(527)은 공기가 제거된다.
본 발명의 실시예들의 많은 응용들의 단지 예들인, 이러한 디바이스들의 동작 및 구성은 당업자에게 쉽사리 명백할 것이다. 본 발명의 바람직한 실시예들의 중요한 특징은 본래의 장소에 이미터 층의 조립 전에 전극 패턴을 프린트하는 능력으로서, 따라서, 디스플레이들을 위해 요구되는 패턴들과 같이, 복잡한 다중-이미터 패턴들이 많지 않은 비용으로 만들어질 수 있다. 더욱이, 프린트하는 능력은 유리와 같은 저-비용 기판 물질들이 사용될 수 있도록 하지만; 반면 마이크로-엔지니어링된 구조들은 전형적으로 고-비용 단일 수정 기판들 위에 만들어진다. 본 명세서의 문맥에 있어서, 프린팅은 방출 물질을 정해진 패턴으로 배치하거나 형성하는 과정을 의미한다. 적절한 과정들의 예들은 (다른 것들 중에서) 다음과 같다: 스크린 프린팅, 제로그래피(Xerography), 사진 석판술(photolithography), 정전기 침전, 스프레잉, 잉크젯 프린팅 및 오프셋 석판 인쇄술(lithography).
본 발명을 구현하는 디바이스들은 모든 크기로, 크게 그리고 작게 제작될 수 있다. 이것은 특히 디스플레이들에 적용한다. 디스플레이들은 단일 픽셀 디바이스에서 다중-픽셀 디바이스까지의 범위, 소형에서 대형 디스플레이들까지의 범위일 수 있다.
이미터의 성분들을 위한 이탈된(fugitive) 매질들(vehicles)은 많은 예들에 사용될 수 있다.
본 명세서에 있어서, "포함한다(comprise)"라는 동사는 비-배타적인 포함을 나타내는 보통의 사전적인 의미를 갖는다. 즉, 하나 이상의 특징을 포함하기 위하여 "포함한다"(또는 그 파생어 중 어느 것)는 단어의 사용은 또한 그 이상의 특징들을 포함하는 가능성을 배제하지 않는다.
이 출원과 관련하여 이 출원과 동시에 또는 이전에 출원되고, 이 명세서를 공공이 조사하도록 공개한 모든 서류들 및 문서들에 독자의 주의가 기울여지고, 이러한 모든 서류들 및 문서들의 내용들은 참조로써 본 명세서에 통합된다.
이 명세서에 개시된 모든 특징들(어떤 첨부한 청구항, 요약서 및 도면들을 포함한다), 및/또는 그렇게 개시된 어떤 방법 또는 과정의 모든 단계들은 그러한 특징들 및/또는 단계들 중 적어도 몇몇이 상호 배타적인 조합을 제외하고 어떤 조합으로 결합될 수 있다.
이 명세서에 개시된 각 특징(어떤 첨부한 청구항, 요약서 및 도면들을 포함한다)은, 달리 표현하여 진술되지 않는다면, 동일하거나, 균등하거나 유사한 목적을 제공하는 대안적인 특징들로 대체될 수 있다. 따라서, 달리 표현하여 진술되지 않는다면, 개시된 각 특징은 일반적인 연속의 균등하거나 유사한 특징들 중에서 단지 하나의 예이다.
본 발명은 상기 실시예(들)의 상세한 설명에 제한되지 않는다. 본 발명은 이 명세서(어떤 첨부한 청구항, 요약서 및 도면들을 포함한다)에 개시된 특징들의 어떤 신규한 것 또는 어떤 신규한 조합으로 확장하거나, 그렇게 개시된 어떤 방법 또는 과정의 단계들의 어떤 신규한 것 또는 어떤 신규한 조합으로 확장한다.

Claims (49)

  1. 적어도 부분적으로 미리 형성되는 전극 구조내에 합성의 넓은 영역 전계 전자 이미터를 생성하는 방법에 있어서,
    a) 상기 전극 구조의 마스킹된 영역들 및 마스킹되지 않은 영역들을 정하기 위하여, 상기 전극 구조의 선택된 영역들 위에 마스킹 층을 제공하는 단계;
    b) 단계 a) 다음에, 적어도 제1 입자 성분 및 제2 성분을 상기 전극 구조의 상기 마스킹되지 않은 영역들에 인가하여, 상기 제1 성분의 입자들이 상기 마스킹되지 않은 영역들의 원하는 위치들을 향해 선택적으로 인도되도록 하는 단계; 및
    단계 b) 다음에:
    c) 상기 마스킹 층위에 상기 성분들의 어떤 표유량(stray quantity)들과 함께, 상기 선택된 영역들로부터 상기 마스킹 층을 제거하는 단계; 및
    d) 상기 전극 구조의 상기 원하는 위치들 내에 넓은 영역 전계 전자 방출 사이트들을 생성하기 위하여 상기 성분들을 처리하는 단계를 포함하는 것을 특징으로 하는 방법.
  2. 제1항에 있어서, 단계 d)는 단계 c) 다음에 수행되는 것을 특징으로 하는 방법.
  3. 제1항 또는 제2항에 있어서, 물질의 상기 입자들은 단계 b)에서 전기 절연물질의 콜로이드 분산액(colloidal dispersion) 또는 용액 또는 전기 절연 물질을 위한 화학적 전구물질(precursor) 내의 복수의 전기 전도 입자들로서 인가되고, 단계 d)의 상기 처리는 상기 전기 절연 물질내에서 코팅되어지는 상기 전기 전도 입자들이 되는 것을 특징으로 하는 방법.
  4. 제3항에 있어서, 단계 d)의 상기 처리는 상기 용액 또는 분산액의 이탈된(fugitive) 성분들을 제거하는 것을 포함하는 것을 특징으로 하는 방법.
  5. 제3항 또는 제4항에 있어서, 상기 용액 또는 분산액의 액체 성분은 그 안에 상기 전기 절연 물질을 위한 화학적 전구물질을 용해시키고, 상기 방법은 상기 전기 절연 물질을 형성하기 위하여 상기 전구물질을 열, 자외선 또는 다른 수단에 의해 분해하는 단계를 포함하는 것을 특징으로 하는 방법.
  6. 제5항에 있어서, 상기 전구물질은 졸-겔(sol-gel)의 형태인 것을 특징으로 하는 방법.
  7. 제5항 또는 제6항에 있어서, 상기 전구물질은 가용성 중합체(soluble polymer)를 포함하는 것을 특징으로 하는 방법.
  8. 제1항 또는 제2항에 있어서, 상기 입자들은 전기 절연 물질로 미리-코팅된전기 전도 입자들을 포함하는 것을 특징으로 하는 방법.
  9. 제3항 내지 제8항 중의 어느 한 항에 있어서, 상기 전기 절연 물질은 실리카(silica)를 포함하는 것을 특징으로 하는 방법.
  10. 제1항 내지 제9항 중의 어느 한 항에 있어서, 단계 (b)는 상기 전극 구조 위에 제공되고 상기 원하는 위치들을 향해 선택적으로 상기 제1 성분의 상기 입자들을 인도하는 개구(aperture)들을 통해, 상기 제1 및 제2 성분들을 상기 전극 구조의 상기 선택된 영역들 위에 인가하는 스프레이(spray) 인가 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제10항에 있어서, 상기 개구들은 상기 전극 구조 안에 형성되는 오목한 부분(recess)들 위에 놓이는 상기 전극 구조의 부분들에 의해 정해져서, 상기 제1 및 제2 성분들이 상기 오목한 부분들의 측벽(side wall)들보다 상기 오목한 부분들의 바닥들을 향해 선택적으로 인도되는 것을 특징으로 하는 방법.
  12. 제11항에 있어서, 상기 오목한 부분들은 상기 오목한 부분들의 바닥들을 향해 안쪽으로 경사지는 측벽들을 구비하는 것을 특징으로 하는 방법.
  13. 제12항에 있어서, 상기 각각의 오목한 부분 위에 놓이는 상기 전극 구조의각 부분 아래에 언더컷(undercut)을 형성하는 습식-식각(wet-etch) 공정에 의해 각각의 상기 오목한 부분을 형성하는 단계를 포함하는 것을 특징으로 하는 방법.
  14. 제3항 또는 제4항에 있어서, 상기 전기 절연 물질은 고체 상태를 형성하기 위하여 열 작용에 의해 다음에 함께 소결(sintered)되는 미세 입자들 또는 콜로이드 분산액의 형태인 것을 특징으로 하는 방법.
  15. 제1항 또는 제2항에 있어서, 상기 입자들에 금속을 인가하고 그 다음 전기 절연 물질을 형성하기 위하여 상기 금속을 산화시키는 단계를 포함하는 것을 특징으로 하는 방법.
  16. 제15항에 있어서, 상기 금속은 또한 음극 트랙(track)에 인가되는 것을 특징으로 하는 방법.
  17. 제15항 또는 제16항에 있어서, 상기 금속은 전기 도금에 의해 인가되는 것을 특징으로 하는 방법.
  18. 제1항 내지 제17항 중의 어느 한 항에 있어서, 상기 입자들은 전기 전도 입자들인 것을 특징으로 하는 방법.
  19. 제18항에 있어서, 상기 전기 전도 입자들은 흑연을 포함하는 것을 특징으로 하는 방법.
  20. 제18항 또는 제19항에 있어서, 단계 d)의 처리는 각각이 상기 전도면 및 상기 입자간의 제1 위치 및/또는 상기 입자 및 상기 전극 구조가 배치되는 환경간의 제2 위치에 배치되는 전기 절연 물질 층을 가지는 상기 전도 입자들이 되어, 적어도 몇몇의 상기 입자들은 상기 제1 및/또는 제2 위치들에서 전자 방출 사이트(site)들을 형성하는 것을 특징으로 하는 방법.
  21. 제20항에 있어서, 전자 방출을 촉진하기 위하여 상기 전도 입자들 및/또는 전기 절연 물질 층들에 추가 층들을 추가하는 단계를 포함하는 것을 특징으로 하는 방법.
  22. 제1항 내지 제21항 중의 어느 한 항에 있어서, 단계 b) 및 단계 c) 사이에 큐어링(curing) 또는 부분-큐어링의 추가 단계를 포함하는 것을 특징으로 하는 방법.
  23. 제1항 내지 제22항 중의 어느 한 항에 있어서, 단계 d)의 상기 처리는 큐어링을 포함하는 것을 특징으로 하는 방법.
  24. 제1항 내지 제23항 중의 어느 한 항에 있어서, 상기 전극 구조는 이미터 셀들을 미리 형성하고 상기 원하는 위치들은 상기 이미터 셀들 내에 있는 것을 특징으로 하는 방법.
  25. 제1항 내지 제24항 중의 어느 한 항에 있어서, 상기 원하는 위치들 각각은 홀(hole)의 바닥을 포함하는 것을 특징으로 하는 방법.
  26. 제1항 내지 제25항 중의 어느 한 항에 있어서, 각각의 상기 원하는 위치들은 전기 전도면에 있는 것을 특징으로 하는 방법.
  27. 제1항 내지 제26항 중의 어느 한 항에 있어서, 상기 입자들은 단계 b)에서 캐리어(carrier)내에서 인가되고 상기 방법은 다음에 상기 전극 구조로부터 상기 캐리어의 과잉을 제거하는 단계를 포함하는 것을 특징으로 하는 방법.
  28. 제27항에 있어서, 상기 캐리어의 상기 과잉은 스퀴지(squeegee) 또는 유사한 수단에 의해 제거되는 것을 특징으로 하는 방법.
  29. 제1항 내지 제28항 중의 어느 한 항에 있어서, 상기 입자들의 상기 선택적인 방향은 전기 이동에 의해 초래되는(effected) 것을 특징으로 하는 방법.
  30. 제1항 내지 제29항 중의 어느 한 항에 있어서, 상기 마스킹 층은 단계 b)를 수행하기 전에, 적어도 상기 전극 구조의 부분을 형성하는 과정의 부분으로서 단계 a)에서 제공되는 것을 특징으로 하는 방법.
  31. 제1항 내지 제30항 중의 어느 한 항에 있어서, 상기 제2 성분은 단계 (d)에서 형성된 전기 절연체를 위한 전구물질인 것을 특징으로 하는 방법.
  32. 실질적으로 첨부한 도면을 참조하여 본 명세서에 상술된 바와 같이, 전계 전자 이미터를 생성하는 방법.
  33. 제1항 내지 제32항 중의 어느 한 항에 따른 방법에 의해 생성되는 전계 전자 이미터.
  34. 제33항에 따른 전계 전자 이미터를 포함하고, 상기 이미터가 전자들을 방출하도록 야기하기 위하여 상기 이미터를 전계에 종속시키는 수단을 포함하는 것을 특징으로 하는 전계 전자 방출 디바이스.
  35. 제34항에 있어서, 상기 전계 전자 이미터들의 패치(patch)들의 배열을 갖는 기판 및 개구들의 정렬된 배열들을 갖는 제어 전극들을 포함하고, 상기 전극들은 절연 층들에 의해 상기 이미터 패치들 위에 지지되는 것을 특징으로 하는 전계 전자 방출 디바이스.
  36. 제35항에 있어서, 상기 개구들은 슬롯(slot)들의 형태인 것을 특징으로 하는 전계 전자 방출 디바이스.
  37. 제34항 내지 제36항 중의 어느 한 항에 있어서, 플라즈마 리액터(reactor), 코로나 방전 디바이스, 무음 방전 디바이스, 오존 발생기, 전자 소스, 전자 총, 전자 디바이스, 엑스레이(x-ray) 튜브, 진공계(vacuum gauge), 가스들이(gas filled) 디바이스 또는 이온 스러스터(thruster)를 포함하는 것을 특징으로 하는 전계 전자 방출 디바이스.
  38. 제34항 내지 제37항 중의 어느 한 항에 있어서, 상기 전계 전자 이미터는 상기 디바이스의 동작을 위한 전체 전류를 공급하는 것을 특징으로 하는 전계 전자 방출 디바이스.
  39. 제34항 내지 제38항 중의 어느 한 항에 있어서, 상기 전계 전자 이미터는 상기 디바이스를 위한 시작, 트리거링(triggering) 또는 프라이밍(priming) 전류를 공급하는 것을 특징으로 하는 전계 전자 방출 디바이스.
  40. 제34항 내지 제39항 중의 어느 한 항에 있어서, 디스플레이 디바이스를 포함하는 것을 특징으로 하는 전계 전자 방출 디바이스.
  41. 제34항 내지 제39항 중의 어느 한 항에 있어서, 램프(lamp)를 포함하는 것을 특징으로 하는 전계 전자 방출 디바이스.
  42. 제41항에 있어서, 상기 램프는 실질적으로 편평한 것을 특징으로 하는 전계 전자 방출 디바이스.
  43. 제34항 내지 제42항 중의 어느 한 항에 있어서, 상기 이미터는 전류를 제한하기 위한 안정기(ballast) 저항을 경유하여 전기 구동 수단에 접속되는 것을 특징으로 하는 전계 전자 방출 디바이스.
  44. 제35항 내지 제43항 중의 어느 한 항에 있어서, 상기 안정기 저항은 각각의 상기 방출 패치 아래에 저항 패드로서 인가되는 것을 특징으로 하는 전계 전자 방출 디바이스.
  45. 제34항 내지 제44항 중의 어느 한 항에 있어서, 상기 이미터 물질 및/또는 형광체(phosphor)는 스캐닝 조명 라인을 생성하기 위하여 전자 구동 수단에 의해 어드레싱되도록 정해지는 전도 트랙들의 하나 이상의 1차원 배열위에 코팅되는 것을 특징으로 하는 전계 전자 방출 디바이스.
  46. 제45항에 있어서, 상기 전자 구동 수단을 포함하는 것을 특징으로 하는 전계 전자 방출 디바이스.
  47. 제34항 내지 제46항 중의 어느 한 항에 있어서, 상기 전계 이미터는 기체, 액체, 고체 또는 진공인 환경내에 배치되는 것을 특징으로 하는 전계 전자 방출 디바이스.
  48. 제34항 내지 제47항 중의 어느 한 항에 있어서, 시각적으로 반투명인 음극을 포함하고, 상기 음극은 양극과 관련하여 상기 음극으로부터 방출된 전자들이 상기 양극에 충돌하여 상기 양극에서 전자-발광을 야기하도록 배열되며, 상기 전자-발광은 상기 시각적으로 반투명인 음극을 통해 보이는 것을 특징으로 하는 전계 전자 방출 디바이스.
  49. 실질적으로 첨부한 도면들을 참조하여 본 명세서에 상술된 바와 같은 전계 전자 방출 디바이스.
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