KR100648304B1 - 전계 전자 방출 물질, 전계 전자 방출 물질을 형성하는 방법 및, 전계 전자 방출 장치 - Google Patents

전계 전자 방출 물질, 전계 전자 방출 물질을 형성하는 방법 및, 전계 전자 방출 장치 Download PDF

Info

Publication number
KR100648304B1
KR100648304B1 KR1020007006109A KR20007006109A KR100648304B1 KR 100648304 B1 KR100648304 B1 KR 100648304B1 KR 1020007006109 A KR1020007006109 A KR 1020007006109A KR 20007006109 A KR20007006109 A KR 20007006109A KR 100648304 B1 KR100648304 B1 KR 100648304B1
Authority
KR
South Korea
Prior art keywords
particles
field electron
electron emission
preceding clauses
positions
Prior art date
Application number
KR1020007006109A
Other languages
English (en)
Other versions
KR20010024694A (ko
Inventor
터크리챠드알랜
비숍휴에드워드
Original Assignee
프린터블 필드 에미터즈 리미티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Priority claimed from GBGB9725658.0A external-priority patent/GB9725658D0/en
Priority claimed from GBGB9819647.0A external-priority patent/GB9819647D0/en
Application filed by 프린터블 필드 에미터즈 리미티드 filed Critical 프린터블 필드 에미터즈 리미티드
Publication of KR20010024694A publication Critical patent/KR20010024694A/ko
Application granted granted Critical
Publication of KR100648304B1 publication Critical patent/KR100648304B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J1/00—Details of electrodes, of magnetic control means, of screens, or of the mounting or spacing thereof, common to two or more basic types of discharge tubes or lamps
    • H01J1/02—Main electrodes
    • H01J1/30—Cold cathodes, e.g. field-emissive cathode
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J1/00—Details of electrodes, of magnetic control means, of screens, or of the mounting or spacing thereof, common to two or more basic types of discharge tubes or lamps
    • H01J1/02—Main electrodes
    • H01J1/30—Cold cathodes, e.g. field-emissive cathode
    • H01J1/304—Field-emissive cathodes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01J—ELECTRIC DISCHARGE TUBES OR DISCHARGE LAMPS
    • H01J2201/00—Electrodes common to discharge tubes
    • H01J2201/30—Cold cathodes
    • H01J2201/304—Field emission cathodes
    • H01J2201/30403—Field emission cathodes characterised by the emitter shape

Abstract

본 발명은 전계 전자 방출 물질 및 장치에 관한 것으로서, 저비용의 넓은 면적을 가진 전계 전자 방출 물질 및 장치를 제공하는 것을 목적으로 하며, 복수개의 전기적으로 도전성인 입자들이 있는 전기적으로 도전성인 표면을 가지는 기판으로서, 각각에는 상기 도전성 표면과 상기 입자 사이의 제1위치나, 또는 상기 입자와 전계 전자 방출 물질이 배치되는 주변 사이의 제2위치에 배치되지만, 상기 제1 및 제2 위치들 양쪽에 모두 배치되지는 않는 전기적으로 절연성인 물질층이 있어, 상기 입자들 중 적어도 일부는 상기 제1 또는 제2 위치들에서 전자 방출 위치들을 형성하도록 되어있는 기판을 코팅하는 단계를 구비하는, 전계 전자 방출 물질을 형성하는 방법 또는 상기 방법에 의해 생산되는 전계 전자 방출 물질 또는 이를 이용한 장치를 특징으로 한다.

Description

전계 전자 방출 물질, 전계 전자 방출 물질을 형성하는 방법 및, 전계 전자 방출 장치{Field electron emission materials, method of forming the same and filed electron emission devices}
본 발명은 전계 전자 방출 물질, 전계 전자 방출 물질을 형성하는 방법 및, 전계 전자 방출 물질을 사용하는 장치에 관한 것이다.
통상적인(classical) 전계 전자 방출에 있어서는, 물질의 표면에 있어서의 높은 전계, 예컨대,
Figure 112000011355335-pct00001
3x109 Vm-1 가 양자 역학적 터널링에 의해 전자들이 그 물질을 이탈할 수 있을 정도까지 표면 전위 장벽(surface potential barrier)의 두께를 감소시킨다. 거시적인 전계를 집중시키는 극도로 뾰족한 포인트(atomically sharp points)를 사용하여 필요한 조건들이 실현될 수 있다. 낮은 일 함수(work function)를 가지는 표면을 사용함으로써 전계 전자 방출 전류가 더욱 증가될 수 있다. 전계 전자 방출의 계량은 잘 알려진 파울러-노드하임 방정식(Fowler-Nordheim equation)에 의해 설명된다.
팁 베이스형 이미터(tip based emitters), 이 용어는 뾰족한 포인트(팁)로부터의 전계 전자 방출을 이용하는 전자 이미터와 방출 어레이를 설명하는 데, 이에 관하여는 종래 기술이 상당히 존재한다. 당해 기술 분야에서 통상의 지식을 가지는 자의 주된 목적은 각각의 단일 방출 팁으로부터 1㎛ 미만 떨어진 개구(게이트)를 가 지는 전극을 장착하는 것이었으며, 이에 의해 100V 또는 그 이하의 인가 전위를 사용하여 필요한 높은 전계가 얻어질 수 있었다. 이러한 이미터를 게이트형 어레이(gated arrays)라 한다. 이것에 대한 최초의 실질적 실현이 캘리포니아에 있는 스탠포드 리서치 인스터튜트(Stanford Research Institute)에서 일하는 시 에이 스핀드(C A Spindt)에 의해 설명되었다(J.Appl.Phys. 39,7, pp 3504-3505,(1968)). 스핀드의 어레이는 자가 마스킹 기술(self masking technique)을 사용하여, 즉, Si 기판상의 SiO₂층에 있는 원통형 함몰부내로 금속을 진공 증착시킴으로써 생성되는 몰리브덴 방출 팁을 사용하였다.
1970년대에, 유사한 구조를 생성하는 또다른 방법은 직접적으로 응고된 공융 합금(directionally solidified eutectic alloys, DSE)을 사용하는 것이었다. DSE 합금은 하나의 상(phase)의 매트릭스(matrix)내에 정렬된 섬유의 형태로 또다른 상을 가지고 있다. 상기 매트릭스는 상기 섬유를 돌출된 상태로 뒤에 남겨놓은 채 에칭될 수 있다. 에칭 후, 절연층 및 도전층들을 순차적으로 진공 증착시킴으로써 게이트 구조가 생성된다. 팁위에 증착 물질을 쌓은 것은 마스크로 작용하며, 이에 의해 돌출된 섬유 주위에 환상의 갭(annular gap)이 남게 된다.
하나의 중요한 방법은 실리콘 마이크로-공학을 사용한 게이트형 어레이를 만드는 것이다. 이에 관심을 가진 전세계의 많은 기관들에 의해 이러한 기술을 이용한 전계 전자 방출 디스플레이가 현재 제조되고 있다.
모든 팁-베이스형 방출 시스템들이 가지는 주요 문제점은 이온 충격, 높은 전류에서의 옴 열에 의한 손실과 장치내의 전기적 브레이크다운에 의해 생성되는 큰 손실(catastrophic damage)에 취약하다는 것이다. 큰 면적의 장치를 만드는 것은 어렵고도 비싸다.
1985년 경에, 넓은 면적의 이미터, 즉, 신중하게 설계된 팁을 필요로 하지 않는 전계 이미터를 제공하기 위하여, 가열된 기판상에서 수소-메탄 대기로부터 다이아몬드 박막을 성장시킬 수 있다는 것이 발견되었다.
1991년에, 왕(Wang)등(Electron.Lett., 27, pp 1459-1461 (1991))에 의해 3 MV/m 정도로 낮은 전계를 가지는 넓은 면적의 다이아몬드 막으로부터 전계 전자 방출 전류가 얻어질 수 있다는 것이 보고되었다. 비록 다른 설명이 제시될 수는 있지만, 이러한 성과는 다이아몬드의 (111) 면의 음의 전자 친화도와 고밀도의 국부적인 우연한 흑연 함유물의 결합에 기인한 것이라고 몇몇 당업자들은 믿고 있다(Xu, Latham and Tzeng;Electron. Lett., 29, pp 1596-159 (1993)).
높은 다이아몬드 함유량을 가지는 코팅은 이제 레이저 절제 및 이온 빔 기술을 사용하여 실온의 기판상에서 성장될 수 있다. 그러나, 그러한 모든 공정들은 값비싼 자본 설비를 이용하며 이와 같이 생성된 물질의 성과는 미지수이다.
미국에서 에스 아이 다이아몬드(S I Diamond)는 전자 방출원으로 아모퍼스 다이아몬드(Amorphic Diamond)로 불리는 물질을 사용하는 전계 전자 방출 디스플레이(field electron emission display, FED)를 설명한 적이 있다. 그 다이아몬드 코팅 기술은 텍사스 대학교로부터 라이센스되었다. 그 물질은 기판상에 흑연을 레이저 절제함으로써 생성된다.
1960년대부터 또다른 그룹의 당업자들은 진공내에서 전극들 사이의 전기적 브 레이크다운과 관련된 메커니즘을 연구해 오고 있었다. 전극들 사이의 전압이 증가되더라도 작은 노이즈 전류가 흐르기 시작하는 시간에서의 임계값에 도달될 때까지는 아무 전류도 흐르지 않는다는 것은 잘 알려져 있다(Latham and Xu, Vacuum, 42,18, pp 1173-1181 (1991)). 이러한 전류는 또다른 임계값에 도달될 때까지 전계와 함께 단조적으로 그리고 계단식으로 증가하며, 그 점에서 그것은 아크를 유발한다. 개선된 전압 홀드-오프(hold-off)에 대한 핵심은 이러한 브레이크다운-이전(pre-breakdown)의 전류의 원천을 제거하는 것이라고 일반적으로 이해되고 있다. 전류의 이해는 원천이 되는 위치가 개재된 유전체 입자에 의해 형성된 금속-절연체-진공(MIV) 구조나 금속의 표면 산화물과 같은 절연체 패치상에 놓인 도전성 박편임을 보여준다. 양자의 경우에 있어서, 표면 전위 장벽이상의 준열이온적(quasi-thermionic) 방출이 생기도록 전자를 가속하는 가열 전자 공정으로부터 전류가 비롯된다. 이는 과학 문헌, 예컨대, 래섬, 고전압 진공 절연, 아카데믹 프레스(Latham, High Voltage Vacuum Insulation, Academic Press)(1995)에 잘 설명되어 있다.
개략적인 도면을 첨부한 도 1a는 도전성 박편이 방출원인 이러한 상황들 중의 하나를 도시한다. 박편(203)은 금속 기판(201)위의 절연층(202)상에 놓여 전계를 탐사한다. 이는 예컨대, 표면 산화물에 의해 형성된 절연층을 가로질러 높은 전계를 놓게 된다. 이러한 전압 탐사는 "안테나 효과(antenna effect)"로 명명되었다. 임계 전계에서 상기 절연층(202)은 그 성질을 변화하여 전기 주조형 도전성 통로(204)를 만든다. 그러한 통로에 대해 제시된 에너지 레벨 다이어그램이 개략적인 도면을 첨 부한 도 1b에 도시되어 있다. 이러한 모델에서는 금속내에서 페르미 레벨(211) 근방에 있는 전자(212)가 금속(210)으로부터 절연체(216)속으로 터널링하여 표면 근방에 있게 되기까지 침투 전계내에서 드리프트하게 된다. 표면 영역에서의 높은 전계(213)는 전자를 가속하여 그 온도를 ∼1000℃까지 증가시킨다. 그 통로 영역에서 어떤 변화가 일어나는지 정확히 알 수는 없지만 물질내의 디펙트(defects)로부터 기인하는 "트랩(traps)"(217) 의 중화(neutralisation)가 핵심적 특징임에는 틀림없다. 그 다음, 전자는 표면 전위 장벽(215)이상으로 준열이온적으로 방출된다. 이러한 전자(205)의 원천의 물리적 위치가 도 1a에 도시되어 있으며, 그 비율은 초기에는 입자에 의해 방해되는 반면, 결국 그 내부로의 순전류 흐름이 영이 되는 점까지 충전된다.
이러한 연구에서 언급된 방출 위치는 적은 수로 산발적으로 생기는, 불필요한 디펙트들이며, 진공 절연 연구에 있어서 주된 목적은 그것을 피하는 것이다는 것이 인식되어야 한다. 예컨대, 정량적 가이드로서, cm2 당 그러한 방출 위치들은 극소수일 수 있으며, 103 또는 104 의 가시적 표면 디펙트들에서 오직 하나만이 그러한 불필요하고 예상할 수 없는 방출을 제공할 수 있다.
따라서, 이러한 연구의 가르침은 진공 절연을 개선하기 위한 수 많은 기술(예컨대, 입자 가속기)에 의해 채택되어 왔다.
라삼(Latham)과 마우사(Mousa)(J.Phys.D: Appl.Phys.19,pp 699-713(1986))는 상기 가열 전자 공정을 사용하는 복합 금속-절연체 팁-베이스형 이미터를 설명하였 으며, 1988년 에스 바직(S Bajic)과 알 브이 라삼(R V Latham)(Jounal of Physics D Applied Physics, vol. 21 200-204(1988))은 고밀도의 금속-절연체-금속-절연체-진공(MIMIV) 방출 위치를 가지는 복합체를 설명하였다. 그 복합체는 에폭시 수지내에 분산된 도전성 입자를 가지고 있었다. 그 코팅은 표준 스핀 코팅 기술에 의한 표면에 적용되었다.
1995년 훨씬 늦게 턱(Tuck), 테일러(Taylor)와 라삼(Latham)(GB 2304989)은 상기 에폭시 수지를 안정성이 개선되고 또한 시일된 진공 장치내에서 작동될 수 있게 한 무기 절연체로 대신함으로써 상기 MIMIV 이미터를 개선하였다.
상기한 모든 발명들은 브레이크다운-이전의 전류를 야기하는 유형의 가열 전자 전계 방출에 의존하지만, 지금까지, 어떠한 방법도 아직 복수개의 도전성 입자 MIV 이미터를 가지는 이미터를 제어가능하게 생산하는 법을 제시하지 못했다.
본 발명의 바람직한 구현예들은 효율적 비용으로 생산되는 넓은 면적의 전계 방출 물질 및 장치를 제공하는 것을 목적으로 한다. 그 물질은: 전계 전자 방출 디스플레이 패널; 전자 마제스(MASERS) 및 자이로트론(gyrotrons)과 같은 고전력 펄스 장치; CFAs 와 같은 교차계형 마이크로웨이브 전자관(crossed-field microwave tubes); 클라이스트론과 같은 선형 빔 전자관; 플래시 X-선관(flash x-ray tubes); 트리거 스파크 갭(triggered spark gaps) 및 관련 장치; 넓은 면적의 살균용 엑스선 소스(x-ray sources for sterilisation); 진공 게이지; 우주선용 이온 압상기(ion thrusters); 입자 가속기; 오존 발생기; 및 플라스마 반응기;를 구비하는 장치들에 서 사용될 수 있다.
본 발명의 일 측면에 따르면, 전계 전자 방출 물질을 형성하는 방법은, 전기적으로 도전성인 표면을 가지는 기판상에 복수개의 전기적으로 도전성인 입자들이 배치되고, 각각에는 상기 도전성 표면과 상기 입자 사이의 제1위치나, 또는 상기 입자와 전계 전자 방출 물질이 배치되는 주변 사이의 제2위치에 배치되지만, 상기 제1 및 제2 위치들 양쪽에 모두 배치되지는 않는 전기적으로 절연성인 물질층이 있어, 상기 입자들 중 적어도 일부는 상기 전기적으로 절연성인 물질이 배치되는 상기 제1 또는 제2 위치들에서 전자 방출 위치들을 형성하도록 하는 단계를 구비한다.
따라서, 본 발명의 바람직한 구현예들에 있어서, 이미터는 MIV 통로가 상기 입자의 베이스 또는 맨 위에 있도록 형성될 수 있다. 도 1a에서와 같이, 만일 MIV 통로가 베이스에 있다면, 안테나 효과는 표면과 절연체 두께에 대하여 수직인 입자의 높이의 비율에 따라 그 통로를 가로지르는 전계를 높이게 된다. 그러나, 절연층이 있는 표면과 전기적으로 접촉하고 있는 입자를 중복코팅함으로써 그 입자의 맨 위에 MIV 통로를 형성하는 것도 똑같이 가능하다. 이 경우에 전계 상승은 입자의 형상에 기초하게 된다. 모든 이론적인 입자 형상들에 대하여, 통상 대략 열 개 정도의 전계 상승 요인에 제한을 받게 될 것이다. 하부 통로가 있는 배열은 보통 가장 낮은 스위치-온(switch-on) 전계를 주게 된다. 상부에 통로가 있는 배열은 훨씬 더 강할 수 있어 높은 전계와 큰 정전기력이 일반적이고 매우 높은 전류 밀도가 요구되는 펄스형 동력 장치에 응용되는 것을 발견하게 된다.
바람직하게는 도체의 표면에 수직인 상기 입자들의 크기는 상기 절연성 물질 층의 두께보다 현저히 더 크다.
바람직하게는, 상기 입자의 표면에 실질적으로 수직인 상기 크기는 적어도 상기 두께보다 10배 더 크다.
바람직하게는, 상기 입자의 표면에 실질적으로 수직인 상기 크기는 적어도 상기 각각의 두께보다 100배 더 크다.
바람직한 일 예에 있어서는, 상기 절연성 물질의 두께는 10 nm 내지 100 nm (100 Å 내지 1000 Å )의 범위일 수 있으며 상기 입자 크기는 1 ㎛ 내지 10 ㎛ 의 범위일 수 있다.
상기 도전성 입자들이 실질적인 단일층은 각각 0.1 ㎛ 내지 400 ㎛ 의 범위에서 표면에 실질적으로 수직인 크기를 가질 수 있다.
상기 절연성 물질은 다이아몬드 이외의 물질을 구비할 수 있다.
바람직하게는, 상기 절연성 물질은 무기 물질일 수 있다.
바람직하게는, 상기 무기 절연성 물질은 글라스, 납을 베이스로 한 글라스, 글라스 세라믹, 용융 글라스나 다른 글라스성 물질, 세라믹, 산화물 세라믹, 산화된 표면, 질화물, 질화된 표면, 붕소화물 세라믹, 다이아몬드, 다이아몬드에 유사한 탄소나 정방정계 비정질 탄소를 구비한다.
글라스성 물질들은 무기 글라스성 물질(예컨대 실리카)을 얻기 위하여 유기 선구 물질을 공정함(예컨대 폴리실록산(polysiloxane)을 가열함)으로써 형성될 수 있다. 이하에 다른 예들이 설명되어 있다.
상기 전기적으로 도전성인 입자는 각각 실질적으로 대칭적일 수 있다.
상기 전기적으로 도전성인 입자는 각각 실질적으로 거칠게(rough) 깎은 입방형의 형상일 수 있다.
상기 전기적으로 도전성인 입자는 각각 결이 있는 표면을 가진 실질적으로 회전 타원체 형상일 수 있다.
상기한 바와 같은 전계 전자 방출 물질은 복수개의 상기 도전성 입자들을 포함할 수 있으며, 각각은 하나의 가장 긴 크기를 가지며 기판에 실질적으로 수직인 그 가장 긴 크기로써 선택적으로 정렬될 수 있다.
상기한 바와 같은 전계 전자 방출 물질은 그 가장 작은 크기의 적어도 1.8배인 중심 대 중심의 상호 간격을 가지는 복수개의 도전성 입자들을 구비할 수 있다.
바람직하게는, 상기 입자 각각, 또는 상기 입자들 중 적어도 일부는 금속,반도체, 도전체, 흑연, 실리콘 카바이드, 탄탈 카바이드, 하프늄 카바이드, 지르코늄 카바이드, 붕소 카바이드, 티타늄 이붕소화물, 티타늄 카바이드, 티타늄 탄화질화물, 티타늄의 마그넬리(Magneli) 부산화물(sub-oxides), 반도체 실리콘, Ⅲ-Ⅴ 화합물과 Ⅱ-Ⅵ 화합물을 구비하는 그룹으로부터 선택된다.
대부분의 금속, 대부분의 반도체 및 대부분의 도전체가 적절한 물질들이다.
하부 통로가 있는 이미터, 또는 상기 입자가 부분적으로 상기 절연성 물질로 덮여 있는 상부에 통로가 있는 이미터의 경우에, 각각의 상기 입자는 게터링 물질을 구비할 수 있다.
바람직하게는, 상기 표면은 상기 입자들을 함유하는 잉크에 의한 상기 입자들과 상기 절연층을 형성하는 상기 절연성 물질로 코팅되며, 상기 잉크의 성질은 상기 입자들이 상기 절연성 물질로부터 돌출되어 있어, 코팅 공정의 결과로, 그 절연성 물질에 의해 코팅되지 않는 부분을 갖도록 되어 있다.
바람직하게는, 상기 잉크는 프린팅 공정에 의해 상기 전기적으로 도전성인 표면에 적용된다.
상기 전기적으로 도전성인 입자(들)와/또는 전기적으로 절연성인 무기 물질은 차후의 패턴닝을 허용하기 위하여 감광성 바인더내에서 상기 전기적으로 도전성인 기판에 적용될 수 있다.
상기 잉크의 절연체 성분은 입자들의 혼합물을 함께 융해, 소결 또는 그렇지 않고는 결합하는 단계에 의해 또는 본래의 장소에서 화학적 반응에 의해 형성될 수 있지만, 이에 제한되지는 않는다.
그 다음, 상기 절연성 물질은 글라스, 글라스 세라믹, 세라믹, 산화물 세라믹, 산화물, 질화물, 붕소화물, 다이아몬드, 폴리머 또는 수지를 구비할 수 있다.
상기 전기적으로 도전성인 입자는 각각 지름보다 긴 길이로 잘게 절단된 섬유를 구비할 수 있다.
상기 입자들은 상기 절연층상에 도전층을 증착하고, 상기 입자들로 기능하는 고립된 부분을 형성하기 위하여, 선택적 에칭 또는 마스킹에 의한, 차후의 패턴닝으로써 형성될 수 있다.
상기 입자들은 스프레이 공정(spraying process)에 의해 상기 도전성 표면에 적용될 수 있다.
상기 도전성 입자들은 차후에 잔금이 가거나, 또는 잔금이 가도록 되어 있는 층을, 실질적으로 전기적으로 고립된 부풀어 오른 박편들 안쪽에 증착함으로써 형성될 수 있다.
상기 도전층은 금속, 도전성 원소나 화합물, 반도체 또는 복합체일 수 있다.
상기한 바와 같은 방법은 에칭 기술에 의해 입자들을 제거함으로써 특정한 영역으로부터 전계 전자 방출 물질을 선택적으로 제거하는 단계를 구비할 수 있다.
바람직하게는, 전계 전자 방출 물질위의 상기 위치들의 분포는 불규칙하다.
상기 위치들은 적어도 102 cm-2 의 평균 밀도로 전계 전자 방출 물질위에 분포될 수 있다.
상기 위치들은 적어도 103 cm-2, 104 cm-2 또는 105 cm-2 의 평균 밀도로 전계 전자 방출 물질위에 분포될 수 있다.
바람직하게는, 전계 전자 방출 물질위의 상기 위치들의 분포는 실질적으로 균일하다.
전계 전자 방출 물질위의 상기 위치들의 분포는, 직경 1mm 의 임의의 원형 영역에 있는 상기 위치들의 밀도가 전계 전자 방출 물질 전체에 대한 위치들의 분포의 평균 밀도로부터 20％ 를 초과하여 변화하지 않도록 균일성을 가질 수 있다.
바람직하게는, 직경 1mm 의 원형 측정 영역을 사용할 때 전계 전자 방출 물질위의 상기 위치들의 분포는 실질적으로 바이노미얼(Binomial) 또는 푸아송(Poisson) 방정식이 된다.
전계 전자 방출 물질위의 상기 위치들의 분포는, 적어도 하나의 방출 위치가 직경 4 ㎛ 의 임의의 원형 영역에 위치될 확률이 적어도 50％ 가 되도록 하는 균일성을 가질 수 있다.
전계 전자 방출 물질위의 상기 위치들의 분포는, 적어도 하나의 방출 위치가 직경 10 ㎛ 의 임의의 원형 영역에 위치될 확률이 적어도 50％ 가 되도록 하는 균일성을 가질 수 있다.
상기한 바와 같은 방법은 침강 탱크로부터 나오는 액체가 소정의 크기보다 더 작고 그 다음 상기 기판상에 코팅되는 입자들을 함유하도록, 상기 소정 크기 이상의 입자들이 침강하게 하는 상기 침강 탱크를 통해 입자를 함유하는 액체를 통과시킴으로써 상기 입자들을 분류하는 예비적 단계를 구비할 수 있다.
본 발명은 상기한 방법들 중 어느 하나에 의해 생산되는 전계 전자 방출 물질에까지 확장된다.
본 발명의 다른 측면에 따르면, 전계 전자 방출 장치는 상기한 바와 같은 전계 전자 방출 물질과, 상기 물질이 전자들을 방출하도록 하기 위하여 상기 물질이 전계를 받도록 하는 수단을 구비한다.
상기한 바와 같은 전계 전자 방출 장치는 상기 전계 전자 방출 물질의 이미터 패치 어레이가 있는 기판과, 정렬된 개구 어레이들이 있는 조절 전극들로서, 절연층들에 의해 이미터 패치들위에 지지되는 전극들을 구비할 수 있다.
상기 개구들은 슬롯(slots)형태일 수 있다.
상기한 바와 같은 전계 전자 방출 장치는 플라즈마 반응기, 코로나 방전 장치, 사일런트 방전 장치, 오존 발생기, 전자 소스, 전자총, 전자 장치, X-선관, 진 공 게이지, 가스 충전 장치 또는 이온 압상기를 구비할 수 있다.
상기 전계 전자 방출 물질은 그 장치의 작동을 위한 총 전류를 공급할 수 있다.
상기 전계 전자 방출 물질은 그 장치에 필요한 스타팅(starting), 트리거링(triggering) 또는 프라이밍(priming) 전류를 공급할 수 있다.
상기한 바와 같은 전계 전자 방출 장치는 디스플레이 장치를 구비할 수 있다.
상기한 바와 같은 전계 전자 방출 장치는 램프를 구비할 수 있다.
바람직하게는, 상기 램프는 실질적으로 평탄하다.
상기한 바와 같은 전계 전자 방출 장치는 십자-형상 구조의 형태인 절연 스페이서들상에 지지되는 전극 플레이트를 구비할 수 있다.
상기 전계 전자 방출 물질은, 사용시에 레지스터를 통해 인가된 캐소드 전압에 연결되는 패치로 적용될 수 있다.
바람직하게는, 상기 레지스터는 각 방출 패치 아래의 저항성 패드(pad)로서 적용될 수 있다.
상기 각각의 저항성 패드는 각 방출 패치 아래에 제공되어, 그러한 각 저항성 패드의 면적이 각각의 방출 패치의 면적보다 더 크도록 할 수 있다.
바람직하게는, 상기 이미터 물질및/또는 형광체는 주사 조도선(scanning illuminated line)을 생성하기 위하여 전자 구동 수단에 의해 어드레스되도록 배열되는 도전성 트랙들의 일 또는 그 이상의 일차원 어레이상에 배치된다.
그러한 전계 전자 방출 장치는 상기 전자 구동 수단을 구비할 수 있다.
상기 주변은 기체성이거나, 액체, 고체 또는 진공일 수 있다.
상기한 바와 같은 전계 전자 방출 장치는 그 장치 내부에 게터링 물질을 구비할 수 있다.
바람직하게는, 상기 게터링 물질은 그 애노드에 첨가된다.
상기 게터링 물질은 그 캐소드에 첨가될 수 있다. 상기 전계 전자 방출 물질은 패치로 배열되는 반면, 상기 게터링 물질은 상기 패치 내에 배치될 수 있다.
본 발명의 일 구현예에 있어서, 상기한 바와 같은 전계 방출 디스플레이 장치는 애노드, 캐소드, 상기 애노드와 캐소드상의 스페이서 위치, 상기 캐소드로부터 상기 애노드를 이격시키기 위하여 상기 스페이서 위치들 중 적어도 일부에서 위치되는 스페이서를 구비하고, 상기 게터링 물질은 스페이서가 위치되지 않는 상기 스페이서 위치들 중 다른 것들에 있는 상기 애노드상에 위치될 수 있다.
본 명세서의 문맥에 있어서, "스페이서 위치(spacer site)"라는 용어는 스페이서가 그 스페이서 위치에 위치하고 있는가여부에 상관없이, 캐소드로부터 애노드를 이격시키기 위하여 스페이서의 위치에 대해 적절하게 되는 위치를 의미한다.
바람직하게는, 상기 스페이서 위치들은 규칙적인 또는 주기적인 상호 간격으로 있다.
상기한 바와 같은 전계 전자 방출 장치에 있어서, 상기 캐소드는 광학적으로 반투명할 수 있으며, 캐소드로부터 방출되는 전자들이 애노드에서 전자 발광(electro-luminescence)을 야기하기 위하여 애노드상에 충돌하도록 애노드에 대 하여 배열될 수 있고, 상기 전자 발광은 광학적으로 반투명한 캐소드를 통해 가시적으로 된다.
"도전성(conducting)" 과 "절연성(insulating)" 이라는 전기적 용어는 그 측정 기준에 따라, 상대적일 수 있음이 인식될 것이다.
반도체는 유용한 도전성 성질들을 가지며, 본 발명에 있어서도, 실제로, 도전성 입자로서 사용될 수 있다. 본 명세서의 문맥에 있어서, 상기 각 도전성 입자는 절연성 물질의 전기적 도전율의 적어도 102 배(바람직하게는 적어도 103 또는 104 배)의 전기적 도전율을 가진다.
본 발명의 이해를 보다 쉽게하고, 동일한 것의 구현예들이 어떻게 효과적으로 실시될 수 있는가를 도시하기 위하여, 첨부된 개략적인 도면들 중 2 내지 19개의 도면들에 대한 언급이 이제, 예에 의해, 이루어질 것인 데, 그 중에서:
도 2a와 2b는 각각 개선된 전계 전자 방출 물질들의 예들을 도시하며;
도 3은 그 표면에서 노광되는 입자들이 있는 잉크로부터의, 스핀 또는 블레이드(blade) 코팅과 같은, 코팅 공정을 도해하며;
도 4는 이전의 연속적 막으로부터 입자들을 형성하는 공정을 도해하며;
도 5는 스프레이 공정(spraying process)에 의한 입자층의 형성을 도해하며;
도 6은 이전의 연속적 막의 크래킹(cracking)에 의한 도전성 박편들의 형성을 도해하며;
도 7은 이미터의 선택된 영역이 마스킹과 에칭에 의해 불활성화될 수 있는 공 정을 도해하며;
도 8은 개선된 물질을 사용한 게이트된 전계 방출 장치를 도해하며;
도 9a는 개선된 전계 전자 방출 물질을 사용한 전계 전자 방출 디스플레이를 도시하며;
도 9b 및 9c는 도 9a의 디스플레이의 부분들의 수정을 도시하는 상세도들이며;
도 10a는 개선된 전계 전자 방출 물질을 사용한 평판 램프를 도시하고 도 10b는 그것을 상세히 도시하며;
도 11은 제어 전극이 있는 3극 시스템을 사용하는, 컬러 디스플레이에 있어서의, 두 개의 픽셀(pixels)들을 도시하며;
도 12는 입자들이 활성(active) 게터링 물질인 이미터 물질을 도시하며;
도 13은 이미터층을 통한 광출력이 있는 높은 변환 효율의 전계 방출 램프를 도해하며;
도 14는 이미터에 대한 게이트의 간격이 감소되어 있는 전극 시스템의 부픽셀(sub-pixel)을 도시하며;
도 15는 전계 이미터 잉크 분산으로부터 큰 입자들을 제거하기 위한 기구를 도시한다.
본 발명의 도해된 구현예들은 개선된 성과(performance)와 유용성(usability)이 있는 MIV 방출 공정에 기초한 물질과, 그러한 물질을 사용하는 장치를 함께 제공한다.
도 2a는 기판(221)위의 절연층(222)상에 배치된 도전성 입자(223)들을 가지는 개선된 물질의 일 구현예를 도시한다. 도 1a 및 1b를 참조하여 상기한 바와 같은 전자-형성 통로들이 형성된 다음, 입자(223)들의 베이스들로부터 매질(228)들(종종 진공)쪽으로 전자들(224)이 방출된다. 이러한 배열은, 통로 가열이 불안정성 또는 파손을 야기하기 전에, 공지된 물질보다 현저히 더 높은 전류를 공급할 수 있는 물질을 생성한다. 바람직하게는, 절연체는 높은 증기압 물질을 제거하여, 그 물질을 시일된 진공 장치내에서 사용가능하게 하는 무기물이다. 절연성 기판에 대하여는, 코팅에 앞서 도전층이 적용된다. 상기 도전층은 진공 및 플라즈마 코팅, 전해 도금, 무전해 도금과 자기제품 및 유리제품을 장식하기 위하여 통상적으로 사용되는 수지산염 금과 백금 시스템들과 같은 잉크를 베이스로 한 방법들을 구비하지만, 이에 제한되지는 않는, 다양한 수단들에 의해 적용될 수 있다.
전자-형성 통로들을 스위치 온 시키기 위하여 요구되는 표준 전계는 (절연층(222) 표면에 실질적으로 수직으로 측정된 바와 같은) 입자 높이(225)와 도전성 통로(227)들의 영역에 있는 절연체의 두께(226)와의 비에 의해 결정된다. 최소 스위치 온 전계에 대하여, 도전성 통로들에서의 절연체 두께는 그 입자의 높이보다 현저히 더 작아야 한다. 도전성 입자(223)들은 통상적으로, 비록 이에 제한되는 것은 아니지만, 0.1 ㎛ 내지 400 ㎛ 의 범위에 있으며, 바람직하게는 좁은 크기 분포를 가진다.
도 2b는 입자(231)들이 도전성 기판(230)과 전기적으로 접촉되어 있으며 절연 체층(232)으로 코팅되어 있는 개선된 물질의 또다른 구현예를 도시한다. 각 입자(231)의 최상부에서 절연체층의 두께(235)는 표면에 수직인 입자 높이(234)에 비해 상대적으로 얇다. 적절한 전계의 인가시에 도전 통로(233)들은 전계 상승이 최대로 되는 지점들에서 형성된다. 그 때 전자(236)들은 매질(237)쪽으로 방출된다.
도 3을 참조하면, 도 2a에 도해된 종류의 구조는 유동 매질(302)이 절연성 물질과 도전성 또는 반도전성(semi-conducting) 입자(303)들을 함유하는 플로우 코팅 공정(flow coating process)(예컨대 스핀 코팅)에 의해 생성될 수 있는 데, 여기서 그 본래의 성질 또는 (때때로 일시적으로) 표면 코팅으로 인하여 그 입자들은 절연체를 함유하는 용액 또는 분산물을 습윤하지 않으며, 원하는 구조(305)를 형성하는 코팅 공정 중의 부분(304)으로서 노출된다. 예컨대 일본의 충아이 로 코 엘티디(Chungai Ro Co. Ltd)에 의해 제조되는 것과 같은 장비를 사용하여, 테이블 코팅(table coating)이 사용될 수 있다.
적절한 절연성 물질의 예들은: 글라스, 글라스 세라믹, 유기 함유량을 감소하거나 또는 실리카, 세라믹, 산화물 세라믹, 산화물, 질화물, 붕소화물, 다이아몬드, 폴리머 또는 수지와 같은 최종 무기 제품들을 형성하기 위하여 가열되는 글라스 물질상의 폴리실록산(polysiloxane) 및 유사한 스핀이다.
적절한 입자의 예들은: 금속 및 다른 도체, 반도체, 흑연, 실리콘 카바이드, 탄탈 카바이드, 하프늄 카바이드, 지르코늄 카바이드, 붕소 카바이드, 티타늄 이붕소화물, 티타늄 카바이드, 티타늄 탄화질소화물, 티타늄의 마그넬리(Magneli) 부산화물(sub-oxides), 반도체 실리콘, Ⅲ-Ⅴ 화합물과 Ⅱ-Ⅵ 화합물이다.
하나의 적절한 분산물은 스핀-온(spin-on) 글라스 물질과 입자들의 혼합물로부터 형성될 수 있다. 상기 입자들은 습윤을 조절하기 위하여 미리 처리될 수 있으며 옵션널하게 좁은 크기 분포를 갖게 할 수 있다. 그러한 스핀-온 글라스 물질들은 통상 폴리실록산을 베이스로 하고 있으며 반도체 산업에 광범위하게 사용된다. 그러나, 다른 화학적 화합물을 베이스로 한 스핀-온 글라스들이 사용될 수도 있다. 코팅한 다음에는 상기 층들은 유기 함유량을 감소시키기 위하여 또는 실리카와 같은 최종 무기 제품들을 형성하기 위하여 가열된다.
분산물내의 입자들은 좁은 크기 범위를 가지는 것이 바람직하다는 것이 주목되어 왔다. 중대한 문제점은 사실상 혼합물로부터 큰 입자들을 제거하는 것인 데, 그것들은 낮은 전계에서 턴-온(turn-on)하는 작은 수의 전계 방출 위치를 형성하기 때문이다. 전계 방출의 성질때문에, 이 때 이 소수의 위치들은 그것들이 열적으로 파손되는 점까지의 전류의 대부분을 방출한다. 그 보다 방출성이 작은 수 많은 위치들은 장치 적용에 바람직하다. 특히 관심이 있는 크기 범위에서, 완전하게 큰 비율을 제거하기 위하여 분말을 분류하는 것은 어렵다. 체질(sieving)은 느리고 공기 분류는 예리한 분리를 갖지 못한다.
액체 매질내에서의 침강은 유용한 기술이지만 드라잉(drying)에 의한 입자의 회복이 큰 입자로 행동하는 괴상물(agglomerates)을 발생시킬 수 있다. 도 15는 이러한 문제점들을 피하는 것으로서 침강을 이용하는 공정을 도시한다. 공급 원료(2000)는:
글라스상의 폴리실록산 스핀과 같은 액체 절연층 선구 물질;
또는 예컨대 글라스 프릿(fritt)의 차후의 분산을 형성하기 위하여 비분류 입자들과 함께,사용될 매개물이다.
교반기(2002)에 의해 계속 휘저어지는 탱크(2001)에 혼합물이 부가된다. 상기 혼합물은, 침강 영역(2112)을 가로지르는 서스펜션의 느린 수평 이동을 유지하게 하는 비율로 액체를 부가하는 계량 밸브 또는 펌프(2003)를 통해 탱크(2004)에 보내진다. 밸브(2010)는 탱크(2004)내의 수면을 유지하도록 조절되어 있다. 보다 큰 입자(2005)들은 탱크(2008)의 바닥으로 침강하여 밸브(2011)를 통해 주기적으로 제거된다. 분류된 서스펜션(2006)은 밸브(2010)를 통해 보내지고 이제 높은 직경 분리(2007)를 가지는 입자들을 함유한다. 본 발명의 이러한 구현예에의 적용이외에, 본 공정은 입자를 베이스로 하는 임의의 전계 이미터 시스템, 예컨대, 턱(Tuck), 테일러(Taylor) 및 라삼(Latham)(GB 2304989)에 의해 설명된 것들과 같은 MIMIV 물질에 대해 사용될 수 있다. 명백히 주매개물내의 분산물의 연속 또는 배치 공정에 대한 다른 배열들이 당해 기술분야에서 통상의 지식을 가진 자에 의해 창출될 수 있다.
도 4는 도전 기판(401)이 절연체층(402)과 그 위에 증착되는 도전체(403)를 가지는 이미터를 만드는 또다른 방법을 도시한다. 예컨대, 패턴화된 레지스트층(404)을 사용하여, 도전성 물질(402)은 제조된 입자 유사물(411)이 남도록 선택적으로 에칭(412)된다. 어떤 경우에는 또한 입자 유사물들 사이로부터 절연층(413)을 제거하는 것이 유리할 수 있다. 에칭이 레지스트 패턴(404)아래에 언더컷(415)을 형성하는 자연스런 경향은 그 구조의 베이스에서 전자-형성 통로로부 터 전자(416)들이 나오는 것을 용이하게 한다. 상기 구조는 또한 잘 확립된 반도체 제조 기술을 사용하여 구성될 수 있다. 예컨대 절연층(402)은 만일 그렇지 않다면 도전성 웨이퍼였을 것을 산화시킴으로써 형성된 다음 메탈라이즈될 수 있다. 유사한 방법이 도 2b에 도해된 구조를 형성하는 데 사용될 수 있다.
도 5는 스프레잉 기술을 사용하여 그러한 이미터를 만드는 또다른 방법을 도시한다.
도 2a에 도해된 구조의 경우에 절연층(502)이 있는 도전성 기판(501)은 스프레이 원천(505)으로부터 증착되는 입자들을 가진다. 상기 절연층 자체는 스프레이 공정(spraying process)에 의해 형성될 수 있다.
도 2b에 도해된 구조의 경우에 스프레잉은 직접 도전성 기판위로 발생하게 된다. 그 다음 글라스상의 폴리실록산 스핀 또는 적절한 바인더내의 글라스 프릿의 분산물로 구성된 절연층이 스핀 또는 테이블 코팅과 같은 기술을 사용하여 적용될 수 있다. 상기 층은 폴리실록산을 실리카로 변환시키거나 또는 글라스 프릿을 융해하기 위하여 계속해서 점화될 것이다. 명백히 다른 기술들이 사용될 수 있다.
스프레이 공정의 두 가지 주된 변형이 있다.
1. 입자(503)들의 플럭스가 액체 매개물이 있거나 또는 없는 고체로서 그 표면상에 충돌된 다음 계속해서 그 표면에: 예컨대 납땜, 프릿팅 공정, 또는 금속이나 절연체 막의 용융에 의한 결합이 뒤따른다.
2. 입자(504)들의 플럭스는 결합이 형성되기에 충분한 운동 에너지로 그 표면상에 충돌되거나 또는 충돌 순간에 용융될 수 있다. 그러한 조건들은, 예컨대, 불꽃 또는 플라즈마 스프레잉을 사용하여 달성될 수 있다.
도 6은 도전성 기판(601)이 절연층(602)과 증착된 도체 박막(603)을 가지는 이미터를 형성하는 그 이상의 방법을 도해한다. 증착된 막이 잔금이 가거나 쪼개지게 하고 표면으로부터 부분적으로 올려진 전기적으로 고립된 박편을 형성하기 위하여 플렉싱(flexing)함으로써 스트레스를 경감시키는 충분한 잔류 스트레스가 존재하도록 상기 막(603)의 증착 조건이 조절된다. 예컨대 진공 증착과 스퍼터 코팅에 의해 증착되는 박막은 이러한 기준들이 이행된다면 만들어질 수 있다.
본 발명의 상기한 모든 구현예들에 있어서, 주어진 입자의 베이스에서 가장 가까이 인접한 입자들이 전계를 스크린닝하는 것을 방지하는 도전성 입자의 최적 밀도가 존재한다. 구형 입자에 대하여는, 입자 대 입자의 최적 간격은 대략 그 입자 직경의 1.8 배이다.
방출 위치들의 균일한 스위치-온을 용이하게 하기 위해서는 거칠게(rough) 깎은 입방형 형상의 것과 같은 대칭적 입자들이 바람직하다.
다른 방법으로는, 탄소 섬유 또는 미세 와이어(fine wire)와 같은 정밀 섬유들은 그 직경보다 다소 더 긴 길이로 잘게 절단될 수 있다. 이러한 섬유 조각들의 경향은 그 섬유의 직경이 안테나 효과를 결정하도록 기판에 평행한 섬유축을 갖게 (특히 스핀 코팅 동안)놓여야 할 것이다.
올바른 형태(예컨대 글라스 중심체)지만 조성은 아닌 입자들이 스퍼터링을 포함하여 광범위한 공정들에 의해 적절한 물질로 중복 코팅될 수 있다.
본 발명의 바람직한 구현예들의 주요 목적은 저비용과 고가공성을 가진 방출 물질을 생산하는 것이다. 그러나, 비용에 보다 덜 민감한 적용에 있어서는, 달성될 수 있는 매우 높은 열적 도전율은 절연체로 다이아몬드를 사용하는, 의도적으로 설계된 구조가 전자-형성 통로의 대격변적 파괴이전에 가장 높은 평균 전류를 전달할 수 있는 물질을 제공할 수 있다는 것을 의미한다.
도 7은 1단계에서 절연층(702)과 입자(703)들이 있는 기판(701) 레지스트 코팅(704)에 의해 마스크된 영역을 가지는 유용한 공정을 도시한다. 2단계에서는 그 입자들을 제거하기 위하여 선택적 에칭이 사용된다. 3단계에서는 그 마스크된 영역을 전계 방출 성질이 있는 상태로 하기 위하여 그 레지스트가 제거된다.
도 8은 개선된 전계 전자 방출 물질, 예컨대, 상기한 바와 같은 물질들 중 하나를 사용하는 게이트된 어레이를 도시한다. 필요하다면, 진공 코팅 또는 비진공 기술과 같은 공정에 의해 도전층(18)이 증착되는 기판(17)상에 이미터 패치(19)가 형성된다. 천공된 조절 또는 게이트 전극(21)은 층(20)에 의해 기판(17)으로부터 절연된다. 통상적인 크기는 이미터 패치 직경(23)이 10 ㎛; 게이트 전극-기판 간격(22)이 5 ㎛ 이다. 게이트 전극(21)상의 양전압은 이미터 패치(19)로부터 전자들의 적출을 조절한다. 그 다음 전자(53)들은 더 높은 전압(54)에 의해 장치(52)쪽으로 가속된다. 전계 전자 방출 전류는: 전계 전자 방출 디스플레이 패널; 전자 마제스(MASERS) 및 자이로트론(gyrotrons)과 같은 고전력 펄스 디바이스; CFAs 와 같은 교차계형 마이크로웨이브 전자관(crossed-field microwave tubes); 클라이스트론과 같은 선형 빔 전자관; 플래시 엑스선관(flash x-ray tubes); 트리거 스파크 갭(triggered spark gaps) 및 관련 디바이스; 넓은 면적의 살균용 엑스선 소스(x- ray sources for sterilisation); 진공 게이지; 우주선용 이온 압상기(ion thrusters); 입자 가속기를 포함하는 광범위한 장치들에서 사용될 수 있다.
도 9a는 상기한 물질 중 하나, 예컨대, 도 2의 물질을 사용하는 다이오드 배열을 베이스로 하는 전계 방출 디스플레이를 도시한다. 기판(33)은 상기 물질의 방출 패치(35)를 수반하는 도전성 트랙(34)을 가진다. 전면 플레이트(38)는 상기 트랙(34)들을 가로 질러 지나가는 투명한 도전성 트랙(39)들을 가지고 있다. 상기 트랙(39)들은 형광체 패치들 또는 스트라이프들을 가지고 있다. 상기 두 플레이트들은 외부 링(36)과 스페이서(43)에 의해 분리된다. 상기 구조는 땜납 글라스와 같은 물질(37)에 의해 시일된다. 상기 장치는 펌핑 튜브를 통해 또는 진공 로내에서 땜납 글라스를 융합시킴으로써 소개된다.
픽셀들은 크로스바식으로 인가되는 전압(41)(42)들에 의해 어드레스된다. 전계 방출된 전자들은 형광체 패치들을 여기시킨다. 양 및 음으로 진행하는 파형으로 이루어진 구동 시스템은 구동 전자 공학에서의 반도체에 대한 정격 피크 전압을 감소시키고, 또한 인접 픽셀들이 여기되지 않는 것을 확실하게 한다. 픽셀들을 점화하기 위하여 필요한 전압 진폭(swing)의 더 큰 감소는 전계 전자 방출 전류가 현저하게 되는 값의 바로 밑의 값으로 각 전극을 DC 바이어싱함으로써 달성될 수 있다. 그 다음 각 픽셀을 점화하기 위하여 DC 바이어스상에 펄스 파형이 중첩된다: 그 때 전압 편위는 반도체 장치의 가능 출력이내에 있다.
다이오드 배열에 대한 또다른 방법은 제어 전극이 있는 3극 시스템을 사용하는 것이다. 컬러 디스플레이에서 두 개의 픽셀들을 묘사하는 도 11은 이러한 방법의 일 구현예를 도시한다. 그림을 단순화하기 위하여 단지 두 개의 픽셀들만이 도시되어 있다. 그러나 많은 픽셀들이 있는 큰 디스플레이를 생산하기 위하여는 도시된 기본 구조가 비율에 따라 늘려질 수 있다. 디스플레이에 있는 각 라인을 어드레스하기 위하여 캐소드 기판(120)은 그 표면상에 코팅된 도전성 트랙(121)들을 가지고 있다. 그러한 트랙들은 당해 기술분야에서 통상의 지식을 가진 자에게 잘 알려진 표준 리소그래픽 기술과 결합된 진공 코팅 기술들에 의해; 도전성 잉크를 사용하여 프린팅함에 의해; 또는 다른 많은 적절한 기술들에 의해 증착될 수 있다. (예컨대 상기한 바와 같은) 방출 물질의 패치(122)들은, 전술한 방법들을 사용하여, 적-녹-청의 3색으로 되어 있는 부픽셀들을 한정하는 트랙들의 표면상에 배치된다. 크기 "P"(129)는, 비록 이에 제한되지는 않지만, 통상적으로 200 ㎛ 내지 700 ㎛ 의 범위에 있다. 또다른 방법으로는, 비록 덜 바람직하지만, 전체 디스플레이 영역 위에 방출 물질이 코팅될 수 있다. 도전성 트랙(121)의 상면에 절연층(123)이 형성된다. 방출 물질 표면을 노출시키기 위하여 절연층(123)은 픽셀당 일 또는 그 이상의 개구(124)들로 천공되는 데, 그러한 개구들은 프린팅 또는 다른 리소그래픽 기술에 의해 만들어진다. 컬러 3색으로 되어 있는 각 라인에 대하여 그리드 전극을 한정하기 위하여 절연체의 표면상에 도전성 트랙(125)들이 형성된다. 이와 같이 생산된 3색 시스템에 대해 바라는 트랜스컨덕턴스 값을 생산하도록 개구(124)들의 크기와 절연체(123)들의 두께가 선택된다. 디스플레이의 애노드 플레이트(126)는 절연성 스페이서(128)들에 의해 지지된다. 그러한 스페이서들은 프린팅에 의해 그 표면상에 형성되거나 또는 조립되어 위치에 배치될 수 있다. 역학적 안정성을 위하여, 상기 조 립된 스페이서들은 십자-형상 구조의 형태로 만들어질 수 있다. 각 단부에 위치한 양 스페이서를 고정하고 어떤 크기적 불규칙성을 보충하기 위하여 글라스 프릿과 같은 갭 충전 물질이 사용될 수 있다. 애노드 플레이트의 안쪽 표면상에 적, 녹 및 청색의 형광체 패치 또는 스트라이프(127)가 배치된다. 음극선관에 있어서 통상적인 것과 같이 상기 형광체는 도전성 박막으로 코팅되거나, 또는 낮은 가속 전압에 대하여는, 그 애노드 플레이트의 내부는 그 표면상에, 이에 제한되지는 않지만, 인듐 주석 산화물(indium tin oxide)과 같은 투명한 도전층을 증착하고 있다. 캐소드와 애노드 플레이트 사이의 공간은 진공으로 되고 시일된다.
독자는 전계 효과 장치(Field Effect Devices)를 조립하는 데 있어서 더욱 자세한 사항에 대하여는 함께 수반된 적용인 GB 9722258.2에 주의를 돌리게 되는 데, 거기서 본 발명의 구현예들이 이용될 수 있다.
도전성 스트립(121)들과 애노드상의 도전성 막 사이에 DC 바이어스가 적용된다. 이와 같이 생성된 전계는 그리드 개구(124)들을 통해 침투하고 전술한 MIV 전계 방출 공정으로부터의 전계 방출에 의해 그 표면으로부터 전자들을 배출하게 된다. DC 전압이 완전 방출에 소요되는 것보다 더 낮게 설정되고 이렇게 함으로써 다른 것들에 대하여 음인 트랙(121)들 중 하나에 피크 휘도에 필요한 전류의 값까지 펄스를 줌으로써 라인이 어드레스가능하게 한다. 트랙(121)들이 음으로 펄스된(라인 어드레스된) 상태에 있을 때 전류를 최소 레벨로 감소하기 위하여 그리드 트랙(125)들이 이미터 물질에 대하여 음으로 바이어스된다. 그 라인 주기 동안에 원하는 전류 따라서 픽셀 휘도를 주는 값까지 모든 그리드 트랙들을 양으로 펄스시킨다. 명백히 다른 구동 개요가 사용될 수 있다. 구동 전자 공학의 비용을 최소화하기 위하여는, 수십 볼트의 게이트 전압 진폭이 요구된다. 이러한 특정을 충족하기 위해서는, 도 11에 도시된 게이트 전극 구조에서의 개구들은 매우 작게 된다. 원형 개구들이라면, 이것은 부픽셀당 많은 방출 셀들로 귀결된다. 그러한 작은 구조들에 대한 또다른 배열은 작은 방출 셀들을 슬롯으로 길게 연장하는 것이다.
도 14는 그러한 전극 시스템의 하나의 부픽셀을 도시하는 데, 여기서 이미터에 대한 게이트 간격(180)은 수 마이크로미터까지 감소되어 있다. 게이트(181)와 절연층(182)은 그 안에 슬롯(183)들을 가지고 있는 데, 이는 방출 물질을 노출하고 있다.
비록 컬러 디스플레이가 설명되었지만, 당해 기술분야에서 통상의 지식을 가진 자라면, 단색 디스플레이를 생산하기 위해서는 세 부분으로 된 픽셀이 없는 배열이 사용될 수 있음을 이해할 수 있을 것이다.
긴 수명과 안정적인 동작 특성을 확보하기 위하여는 그 장치내에서 높은 진공이 유지되어야 한다. 전자관 기술분야에서는 벽들과 다른 내부 구조들로부터 탈착된 가스를 흡수하기 위하여 게터를 사용하는 것이 보통이었다. 전계 전자 디스플레이에서 게터링 물질에 대한 일 위치는 어떠한 전기적 급수 탱크도 없는쪽에 있는 디스플레이 패널의 가장자리 주변이다. 패널 크기가 증가함에 따라 이러한 위치는 결코 이상적이지 않다는 것이 당해 기술분야에서 통상의 지식을 가진 자에게는 잘 알려져 있다. 이는 패널들 사이의 긴 길이와 1밀리미터 이하의 빈틈으로부터 비롯되는 패널의 중심과 가장자리 사이의 낮은 가스 흐름 전도성에 기인한다. 대각선 크기가 250 mm 보다 큰 패널에 대하여는 이러한 전도성이 상기 게터 시스템이 비효율적으로 되는 수준으로 떨어진다는 것을 계산은 보여준다. 미국 특허 5,223,766 은 이러한 문제점을 극복하는 두 가지 방법을 설명한다. 일 방법은 더 큰 빈틈과 분포된 게터들이 있는 뒷 쪽 채임버(chamber)안으로 들어가는 홀(holes) 어레이가 있는 캐소드 플레이트를 포함한다. 다른 방법은 지르코늄과 같은 대량의 게터링 물질의 게이트 전극을 만드는 것이다. 비록 양 방법들이 원리적으로는 작동한다할 지라도 이들에는 명백히 실질적인 문제점들이 있다.
캐소드 플레이트를 천공하는 방법에 있어서는, 그 캐소드 플레이트에 있는 천공들은 픽셀들 사이이 공간들 내부에 적합하도록 충분히 작아야 한다. 눈에 보이는 가공물들을 피하기 위해서는 이것은 텔레비젼에 대하여는 최대 125 마이크로미터까지 그리고 컴퓨터 워크스테이션에 대하여는 그 보다 다소 작게 직경을 한정하게 된다. 캐소드 플레이트에 명백히 필요한 물질인 1 mm 내지 2 mm 두께의 글라스에 수백만 개의 "100 마이크로미터"의 홀들을 드릴링하는 비용이 장애가 된다. 더욱이, 결과적인 성분들은 매우 부서지기 쉽게 될 것이다: 이는 패널 크기가 증가함에 따라 증가하게 되는 문제점이다. 실온에서 효과적이기 위해서는, 대량의 게터는 매우 높은 표면 면적을 가져야 한다. 이것은 대개 소결된 미립자층을 형성함으로써 달성된다. 전계 방출 디스플레이에서의 게이트 전극은 강한 가속 DC 전계내에 위치한다. 여기서 설명된 전계 이미터 시스템으로부터 그러한 미립자 게터층은 현저히 많은 전계 방출 위치들을 제공하기 쉽다는 것은 명백하다. 그러한 위치들은 디스플레이에서 가시적 디펙트를 생산하는 부근의 일 또는 그 이상의 형광체 패치를 연속적으로 여 기시키는 전자들을 방출할 것이다.
이제 도 9 및 11에 도시된 디스플레이로 돌아오면 분포된 게터 시스템은 능동성 입자 또는 상기한 바와 같은 MIV 이미터를 만드는 입자들 덩이를 사용함으로써 이미터 구조에 포함될 수 있다. 도 12는 절연 물질(1202)에 의해 입자(1200)가 기판(1201)상에 고정되는 일 구현예를 도시한다. 절연 물질(1202)의 성분은 상기한 바와 같을 수 있다. 이러한 배열은 노출된 게터링 물질(1203)의 영역을 남기게 된다. 게터링 물질에 적합한 입자 물질은 지르코늄과 같은 IV 족 금속, 탄탈 그리고 밀란(Milan)의 SAES 게터스(Getters)에 의해 생산된 것과 같은 독점적 합금들(예컨대 Zr-Al)로 세분된다.
모든 전계 전자 방출 디스플레이에 있는 문제점은 픽셀마다 균일한 전기적 특성을 달성하는 것에 있다. 일정한 전류 모드로 픽셀을 구동하는 전자 공학을 사용하는 것이 일 방법이다. 실질적으로 동일한 목적을 달성하는 또다른 방법은 이미터와 일정한 전압 구동 회로 사이의 적절한 값을 가지는 레지스터를 삽입하는 것이다. 이것은 그 장치에 대해 외부에 있을 수 있다. 그러나, 이러한 배열에 있어서는, 레지스터의 시간 상수(time constant)와 도전성 트랙 어레이의 커패시턴스가 픽셀들이 어드레스될 수 있는 비율에 대하여 제한을 두게 된다. 이미터 패치와 도전성 트랙 사이의 본래 위치에 레지스터를 형성하는 것은 훨씬 더 짧은 상승 시간(rise time)을 주면서, 트랙 커패시턴스를 급속히 충전하기 위하여 낮은 임피던스 전자 공학을 사용하는 것을 가능하게 한다. 그러한 본래의 위치에 있는 저항성 패드(44)가 도 9b에 도시되어 있다. 비록 다른 코팅 방법이 사용될 수 있지만, 상기 저항성 패드는 도전성 트랙(34)상에 프린트되는 스크린일 수 있다. 어떤 구현예들에 있어서는, 저항성 패드(44)를 가로지르는 전압 강하가 그 표면(45)을 가로지르는 전압 브레이크다운을 야기하기에 충분할 수 있다. 브레이크다운을 방지하기 위하여, 특대의(oversize) 저항성 패드(46)가 도 9c에 도해된 바와 같이, 트랙킹 거리를 증가시키는 데 사용될 수 있다.
도 10a는 상기한 물질 중 하나를 사용하는 평면 램프를 도시한다. 그러한 램프는 액정 디스플레이에 백라이트를 제공하는 데 사용될 수 있는 데, 그렇다고 하여 이것이 실내 조명과 같은 다른 용도를 배제하는 것은 아니다.
상기 램프는 전면 플레이트(66)를 투과한 빛에 상응하여 팽창되는 금속으로 이루어질 수 있는 후면 플레이트(60)를 구비할 수 있다. 만일 후면 플레이트가 절연체이면, 그 때에는 절연층(61)이 적용된다. (예컨대 상기한 바와 같은) 방출 물질(62)이 패치에 적용될 수 있다. 시스템으로 하여금 방출 패치당 거의 동일하게 전계 전류를 방출하게 하고, 이에 의해 균일한 광원을 생성하기 위하여, 레지스터를 통해 후면 플레이트에 각 패치가 전기적으로 연결된다. 도 10b에 도시된 바와 같이, 전기적으로 저항성인 패드(69)에 의해 그러한 레지스터는 쉽게 형성될 수 있다. 도 9c에서와 같이, 그 두께를 가로지르는 전압 브레이크다운을 방지하기 위해서는, 저항성 패드는 방출 패드보다 더 큰 면적을 가질 수 있다. 전면 플레이트(66)는 투명한 도전층(67)을 가지며 적절한 형광체(68)로 코팅된다. 외부 링(63)과 스페이서(65)들에 의해 상기 양플레이트들이 분리된다. 상기 구조는 땜납 글라스와 같은 물질(64)에 의해 시일된다. 펌핑 튜브를 통하거나 또는 진공로에서 땜납 글라스를 융해시킴으로써 상기 장치는 진공화된다. 후면 플레이트(60)나 도전층(61)과 투명한 도전성 코팅(67)사이에 수 킬로볼트의 DC 전압이 인가된다. 전계 방출된 전자들은 형광체(68)에 충돌하여 빛을 생성한다. 램프의 강도는 인가 전압을 변화시킴으로써 조절될 수 있다.
몇몇 적용에 대하여, 상기 램프는 어드레스가능한 형광체 스트라이프들로 구성될 수 있고 비점 주사관(flying spot scanner)과 유사한 방식으로 주사선을 제공하는 전자공학과 관련될 수 있다. 그러한 장치는 하이브리드 디스플레이 시스템으로 통합될 수 있다.
비록 상기한 바와 같은 전계 방출 캐소드루미네선스 램프들이 (냉동작과 순시점등과 같은) 수은 증기를 사용하는 것들에 비해 많은 장점들을 제공할 지라도, 그것들은 본질적으로 덜 효율적이다. 이에 대한 일 원인은 수은 방전으로부터의 자외선에 대한 것에 비교하여 제한적인 입사 전자들의 형광체 입자들로의 침투이다. 결과적으로, 형광체를 여기시키는 후방 전자로, 생성되는 빛 중 많은 부분이 상기 입자들을 통과하는 도중에 산란되어 약화된다. 만일 전자빔이 충돌하는 동일한 면상의 형광체로부터 광출력이 이루어질 수 있다면, 발광 효율은 대략 두 배로 될 수 있다. 도 13은 이를 달성가능하게 하는 배열을 도시한다.
도 13에 있어서, 글라스 플레이트(170)는 여기서 설명되는 바와 같이 MIV 이미터층(172)상에 형성되는 광학적으로 투명하고 전기적으로 도전성인 코팅(171)(예컨대, 주석 산화물)을 가진다. 이러한 이미터는 실질적으로 광학적 반투명성이 되도록 형성되고, 불규칙하게 스페이스된 입자들로 구성되어, LCD의 규칙적인 팁 어레이 와 픽셀 어레이 사이의 간섭이 생성하는 모아르(Moire) 패턴닝을 받지 않는다. 그러한 층은, 비록 이에 제한되지는 않지만, 절연성 성분으로서 폴리실록산을 베이스로 한 스핀-온 글라스를 경화시키는 열로 형성될 수 있다. 상기 코팅된 캐소드 플레이트는 스페이서(179)들에 의해 애노드 플레이트위에 지지되고 도 10a에 도시된 램프와 동일한 방법으로 시일되고 진공된다. 글라스, 세라믹, 금속 또는 다른 적절한 물질일 수 있는 애노드 플레이트(177)위에는 상기 애노드 플레이트와의 사이에, 알루미늄과 같은, 옵션널한 반사층(176)이 있을 수 있는 일렉트로루미네선스 형광체층(175)이 배치될 수 있다. 도전층(171)과 애노드 플레이트(177) (또는 게다가 절연성 물질의 경우에는 도전성 코팅)사이에 킬로볼트 범위의 전압(180)이 인가된다. 상기 인가 전압에 기인한 전계 방출 전자(173)들은 형광체(175)로 가속된다. 결과적인 광출력은 반투명한 이미터(172)와 투명한 도전층(171)을 통과하여 나간다. 광학 경로에는 옵션널한 램버시안(Lambertian) 또는 비램버시안(non-Lambertian) 디퓨저(diffuser)가 배치될 수 있다. 어드레스가능한 디스플레이의 루미네선스를 증가시키기 위하여 유사한 방법이 사용될 수 있다.
본 발명의 구현예들은 예컨대, 본 발명의 조건들을 충족하기 위하여 최적화된 흑연 표면 미립자들, 예컨대, 그러한 미립자들을 얼라이닝하고, 그것들을 충분한 크기와 밀도등이 되도록 만듦으로써 최적화된 흑연 표면 미립자들이 있는 박막 다이아몬드를 채용할 수 있다. 박막 다이아몬드의 제조에 있어서, 당해 기술 분야의 경향은 단연코 흑연 개재물을 최소화하는 것이어 왔으나, 반면에 본 발명의 적절한 구현예에 있어서, 그러한 표면 미립자는 신중하게 구비되고 주의깊게 설계된다.
본 발명의 일부 구현예들의 중요한 특징은 방출 패턴을 프린트하여, 디스플레이에 요구되는 것들과 같은, 복잡한 다중 이미터 패턴을 적당한 비용으로 만드는 것을 가능하게 하는 능력이다. 더욱이, 프린트하는 능력은 글라스와 같은 저비용 기판 물질들을 가능하게 하는 반면; 고비용 단일 결정 기판상에는 통상적으로 미세 설계된 구조들이 쌓이게 된다. 본 명세서의 문맥에 있어서, 프린팅은 한정된 패턴내에 방출 물질을 위치시키거나 또는 형성하는 공정을 의미한다. 적절한 공정들의 예로는: 스크린 프린팅, 자이로그래피, 포토리소그래피, 정전 증착, 스프레잉 또는 오프셋 리소그래피가 있다.
본 발명을 구현하는 장치들은 크고 작은, 모든 크기들로 이루어진다. 이것은 특히, 단일 픽셀 장치에서 다중 픽셀 장치까지, 미니어쳐에서 대규모 디스플레이까지 포괄할 수 있는 디스플레이에 적용된다.
본 명세서에 있어서, "통로(channel)" 또는 "도전성 통로(conducting channel)"는 예컨대, 어떤 형성 공정에 의해 그 성질이 국부적으로 수정된 절연체 영역을 의미한다. 도전체-절연체-진공(예컨대 MIV) 구조의 예에 있어서, 그러한 수정은 그 진공내의 절연체를 통해, (도전체/전극과 절연체 사이의) 후면 접촉으로부터 전자들의 전이를 용이하게 한다. 도전체-절연체-도전체(예컨대 MIM) 구조의 예에 있어서, 그러한 수정은, 그 절연체를 통해 다른 도전체/전극까지, 후면 접촉으로부터 전자들의 전이를 용이하게 한다.
본 명세서에 있어서, 동사 "구비하다(comprise)"는 비배타적 구비를 나타내는, 통상의 사전적 의미를 가진다. 즉, 일 또는 그 이상의 특징을 구비하는 단어" 구비하다(comprise)" (또는 그 어떠한 파생어들)의 사용은 또한 그 이상의 특징들을 구비할 가능성을 배제하지 않는다.
삭제
삭제
삭제
삭제
본 발명의 전계 전자 방출 물질은: 전계 전자 방출 디스플레이 패널; 전자 마제스(MASERS) 및 자이로트론과 같은 고전력 펄스 장치; CFAs 와 같은 교차계형 마이 크로웨이브 전자관; 클라이스트론과 같은 직선 빔 전자관; 플래시 엑스선관; 트리거 스파크 갭(triggered spark gaps) 및 관련 장치; 넓은 면적의 살균용 엑스선 소스(x-ray sources for sterilisation); 진공 게이지; 이온 압상기(ion thrusters); 입자 가속기; 오존 발생기: 및 플라스마 반응기를 구비하는 장치들에서 사용될 수 있다.

Claims (61)

  1. 전기적으로 도전성인 표면을 가지는 기판상에 복수개의 전기적으로 도전성인 입자들이 배치되고, 각각에는 상기 도전성 표면과 상기 입자 사이의 제1위치나, 또는 상기 입자와 전계 전자 방출 물질이 배치되는 주변 사이의 제2위치에 배치되지만, 상기 제1 및 제2 위치들 양쪽에 모두 배치되지는 않는 전기적으로 절연성인 물질층이 있어, 상기 입자들 중 적어도 일부는 상기 전기적으로 절연성인 물질이 배치되는 상기 제1 또는 제2 위치들에서 전자 방출 위치들을 형성하도록 하는 단계를 구비하는, 전계 전자 방출 물질을 형성하는 방법.
  2. 제 1 항에 있어서,
    도체의 표면에 수직인 상기 입자들의 크기가 상기 절연성 물질층의 두께보다 현저히 더 큰 것을 특징으로 하는, 전계 전자 방출 물질을 형성하는 방법.
  3. 제 2 항에 있어서,
    상기 입자의 표면에 실질적으로 수직인 상기 크기가 적어도 상기 두께보다 10배 더 큰 것을 특징으로 하는, 전계 전자 방출 물질을 형성하는 방법.
  4. 제 3 항에 있어서,
    상기 입자의 표면에 실질적으로 수직인 상기 크기가 적어도 상기 각각의 두께보다 100배 더 큰 것을 특징으로 하는, 전계 전자 방출 물질을 형성하는 방법.
  5. 제 1 항 내지 제 4 항 중 어느 하나의 항에 있어서,
    상기 절연성 물질의 두께가 10 nm 내지 100 nm (100 Å 내지 1000 Å )의 범위이며 상기 입자 크기는 1 ㎛ 내지 10 ㎛ 의 범위인 것을 특징으로 하는, 전계 전자 방출 물질을 형성하는 방법.
  6. 제 1 항 내지 제 5 항 중 어느 하나의 항에 있어서,
    상기 도전성 입자들의 실질적인 단일층이 각각 0.1 ㎛ 내지 400 ㎛ 의 범위에서 표면에 실질적으로 수직인 크기를 가지는 것을 특징으로 하는, 전계 전자 방출 물질을 형성하는 방법.
  7. 전기한 항들 중 어느 하나의 항에 있어서,
    상기 절연성 물질이 다이아몬드 이외의 물질을 구비하는 것을 특징으로 하는, 전계 전자 방출 물질을 형성하는 방법.
  8. 전기한 항들 중 어느 하나의 항에 있어서,
    상기 절연성 물질이 무기 물질인 것을 특징으로 하는, 전계 전자 방출 물질을 형성하는 방법.
  9. 전기한 항들 중 어느 하나의 항에 있어서,
    상기 절연성 물질이 글라스, 납을 베이스로 한 글라스, 글라스 세라믹, 용융 글라스나 다른 글라스성 물질, 세라믹, 산화물 세라믹, 산화된 표면, 질화물, 질화된 표면, 붕소화물 세라믹, 다이아몬드, 다이아몬드에 유사한 탄소나 정방정계 비정질 탄소를 구비하는 것을 특징으로 하는, 전계 전자 방출 물질을 형성하는 방법.
  10. 전기한 항들 중 어느 하나의 항에 있어서,
    상기 전기적으로 도전성인 입자가 각각 실질적으로 대칭적인 것을 특징으로 하는, 전계 전자 방출 물질을 형성하는 방법.
  11. 전기한 항들 중 어느 하나의 항에 있어서,
    상기 전기적으로 도전성인 입자가 각각 실질적으로 거칠게(rough) 깎은 입방형의 형상인 것을 특징으로 하는, 전계 전자 방출 물질을 형성하는 방법.
  12. 제 1 항 내지 제 10 항 중 어느 하나의 항에 있어서,
    상기 전기적으로 도전성인 입자가 각각 결이 있는 표면을 가진 실질적으로 회전 타원체 형상인 것을 특징으로 하는, 전계 전자 방출 물질을 형성하는 방법.
  13. 제 1 항 내지 제 11 항 중 어느 하나의 항에 있어서,
    상기 도전성 입자들이 각각 하나의 가장 긴 크기를 가지며 기판에 실질적으로 수직인 그 가장 긴 크기로써 선택적으로 정렬되는 것을 특징으로 하는, 전계 전자 방출 물질을 형성하는 방법.
  14. 전기한 항들 중 어느 하나의 항에 있어서,
    상기 도전성 입자들이 그 가장 작은 크기의 적어도 1.8배인 중심 대 중심의 상호 간격을 가지는 것을 특징으로 하는, 전계 전자 방출 물질을 형성하는 방법.
  15. 전기한 항들 중 어느 하나의 항에 있어서,
    상기 입자 각각, 또는 상기 입자들 중 적어도 일부는 금속, 반도체, 도전체, 흑연, 실리콘 카바이드, 탄탈 카바이드, 하프늄 카바이드, 지르코늄 카바이드, 붕소 카바이드, 티타늄 이붕소화물, 티타늄 카바이드, 티타늄 탄화질화물, 티타늄의 마그넬리(Magneli) 부산화물(sub-oxides), 반도체 실리콘, Ⅲ-Ⅴ 화합물과 Ⅱ-Ⅵ 화합물을 구비하는 그룹으로부터 선택되는 것을 특징으로 하는, 전계 전자 방출 물질을 형성하는 방법.
  16. 전기한 항들 중 어느 하나의 항에 있어서,
    상기 각 입자, 또는 상기 입자들 중 적어도 일부는 상기 절연성 물질내에 오직 부분적으로만 덮여 있으며, 그러한 각 입자는 게터링 물질을 구비하는 것을 특징으로 하는, 전계 전자 방출 물질을 형성하는 방법.
  17. 전기한 항들 중 어느 하나의 항에 있어서,
    상기 표면이 상기 입자들을 함유하는 잉크에 의한 상기 입자들과 상기 절연층을 형성하는 상기 절연성 물질로 코팅되며, 상기 잉크의 성질은 상기 입자들이 상기 절연성 물질로부터 돌출되어 있어, 코팅 공정의 결과로, 그 절연성 물질에 의해 코팅되지 않는 부분을 갖도록 되어 있는 것을 특징으로 하는, 전계 전자 방출 물질을 형성하는 방법.
  18. 제 17 항에 있어서,
    상기 잉크가 프린팅 공정에 의해 상기 전기적으로 도전성인 표면에 적용되는 것을 특징으로 하는, 전계 전자 방출 물질을 형성하는 방법.
  19. 전기한 항들 중 어느 하나의 항에 있어서,
    상기 전기적으로 도전성인 입자들과/또는 전기적으로 절연성인 물질이 이후의 패턴닝을 허용하기 위하여 감광성 바인더내에서 상기 전기적으로 도전성인 기판에 적용되는 것을 특징으로 하는, 전계 전자 방출 물질을 형성하는 방법.
  20. 전기한 항들 중 어느 하나의 항에 있어서,
    상기 절연성 물질이 입자들의 혼합물을 함께 융해, 소결 또는 그렇지 않고는 결합하는 단계에 의해 또는 본래의 장소에서 화학적 반응에 의해 형성되는 것을 특징으로 하는, 전계 전자 방출 물질을 형성하는 방법.
  21. 제 20 항에 있어서,
    상기 절연성 물질이 글라스, 글라스 세라믹, 세라믹, 산화물 세라믹, 산화물, 질화물, 붕소화물, 다이아몬드, 폴리머 또는 수지를 구비하는 것을 특징으로 하는, 전계 전자 방출 물질을 형성하는 방법.
  22. 전기한 항들 중 어느 하나의 항에 있어서,
    상기 전기적으로 도전성인 입자가 각각 그 지름보다 긴 길이로 잘게 절단된 섬유를 구비하는 것을 특징으로 하는, 전계 전자 방출 물질을 형성하는 방법.
  23. 제 1 항 내지 제 21 항 중 어느 하나의 항에 있어서,
    상기 입자들이 상기 절연층상에 도전층을 증착하고, 그리고 상기 입자들로 기능하는 고립된 부분을 형성하기 위하여, 선택적 에칭 또는 마스킹에 의한, 차후의 패턴닝으로써 형성되는 것을 특징으로 하는, 전계 전자 방출 물질을 형성하는 방법.
  24. 제 1 항 내지 제 21 항 중 어느 하나의 항에 있어서,
    상기 입자들이 스프레이 공정에 의해 상기 도전성 표면에 적용되는 것을 특징으로 하는, 전계 전자 방출 물질을 형성하는 방법.
  25. 제 1 항 내지 제 21 항 중 어느 하나의 항에 있어서,
    상기 도전성 입자들이 차후에 잔금이 가거나, 또는 잔금이 가도록 되어 있는 층을, 실질적으로 전기적으로 고립된 부풀어 오른 박편들 안쪽에 증착함으로써 형성되는 것을 특징으로 하는, 전계 전자 방출 물질을 형성하는 방법.
  26. 제 23 항 내지 제 25 항 중 어느 하나의 항에 있어서,
    상기 도전층이 금속, 도전성 원소나 화합물, 반도체 또는 복합체를 구비하는 것을 특징으로 하는, 전계 전자 방출 물질을 형성하는 방법.
  27. 전기한 항들 중 어느 하나의 항에 있어서,
    전계 전자 방출 물질위의 상기 위치들의 분포가 불규칙한 것을 특징으로 하는, 전계 전자 방출 물질을 형성하는 방법.
  28. 전기한 항들 중 어느 하나의 항에 있어서,
    상기 위치들이 적어도 102 cm-2 의 평균 밀도로 전계 전자 방출 물질위에 분포되는 것을 특징으로 하는, 전계 전자 방출 물질을 형성하는 방법.
  29. 전기한 항들 중 어느 하나의 항에 있어서,
    상기 위치들이 적어도 103 cm-2, 104 cm-2 또는 105 cm-2 의 평균 밀도로 전계 전자 방출 물질위에 분포되는 것을 특징으로 하는, 전계 전자 방출 물질을 형성하는 방법.
  30. 전기한 항들 중 어느 하나의 항에 있어서,
    전계 전자 방출 물질위의 상기 위치들의 분포가 실질적으로 균일한 것을 특징으로 하는, 전계 전자 방출 물질을 형성하는 방법.
  31. 제 30 항에 있어서,
    전계 전자 방출 물질위의 상기 위치들의 분포는, 직경 1mm 의 임의의 원형 영역에 있는 상기 위치들의 밀도가 전계 전자 방출 물질 전체에 대한 위치들의 분포의 평균 밀도로부터 20％ 를 초과하여 변화하지 않도록 하는 균일성을 가지는 것을 특징으로 하는, 전계 전자 방출 물질을 형성하는 방법.
  32. 제 30 항에 있어서,
    직경 1mm 의 원형 측정 영역을 사용할 때 전계 전자 방출 물질위의 상기 위치들의 분포가 실질적으로 바이노미얼(Binomial) 또는 푸아송(Poisson) 방정식이 되는 것을 특징으로 하는, 전계 전자 방출 물질을 형성하는 방법.
  33. 제 30 항에 있어서,
    전계 전자 방출 물질위의 상기 위치들의 분포는, 적어도 하나의 방출 위치가 직경 4 ㎛ 의 임의의 원형 영역에 위치될 확률이 적어도 50％ 가 되도록 하는 균일성을 가지는 것을 특징으로 하는, 전계 전자 방출 물질을 형성하는 방법.
  34. 제 30 항에 있어서,
    전계 전자 방출 물질위의 상기 위치들의 분포는, 적어도 하나의 방출 위치가 직경 10 ㎛ 의 임의의 원형 영역에 위치될 확률이 적어도 50％ 가 되도록 하는 균일성을 가지는 것을 특징으로 하는, 전계 전자 방출 물질을 형성하는 방법.
  35. 전기한 항들 중 어느 하나의 항에 있어서,
    침강 탱크로부터 나오는 액체가 소정의 크기보다 더 작고 그 다음 상기 기판상에 코팅되는 입자들을 함유하도록, 상기 소정 크기 이상의 입자들이 침강하게 하는 상기 침강 탱크를 통해 입자들을 함유하는 액체를 통과시킴으로써 상기 입자들을 분류하는 예비적 단계를 구비하는 것을 특징으로 하는, 전계 전자 방출 물질을 형성하는 방법.
  36. 전기한 항들 중 어느 하나의 항의 방법에 의해 생산되는 것을 특징으로 하는 전계 전자 방출 물질.
  37. 제 36 항의 전계 전자 방출 물질과, 상기 물질이 전자들을 방출하도록 하기 위하여 상기 물질이 전계를 받도록 하는 수단을 구비하는 것을 특징으로 하는 전계 전자 방출 장치.
  38. 제 37 항에 있어서,
    상기 전계 전자 방출 물질의 이미터 패치 어레이가 있는 기판과, 정렬된 개구 어레이들이 있는 조절 전극들로서, 절연층들에 의해 이미터 패치들위에 지지되는 전극들을 구비하는 것을 특징으로 하는 전계 전자 방출 장치.
  39. 제 38 항에 있어서,
    상기 개구들이 슬롯(slots)형태인 것을 특징으로 하는 전계 전자 방출 장치.
  40. 제 37 항 내지 제 39 항 중 어느 하나의 항에 있어서,
    플라즈마 반응기, 코로나 방전 장치, 사일런트 방전 장치, 오존 발생기, 전자 소스, 전자총, 전자 장치, X-선관, 진공 게이지, 가스 충전 장치 또는 이온 압상기를 구비하는 것을 특징으로 하는 전계 전자 방출 장치.
  41. 제 37 항 내지 제 40 항 중 어느 하나의 항에 있어서,
    전계 전자 방출 물질이 그 장치의 작동을 위한 총 전류를 공급하는 것을 특징으로 하는 전계 전자 방출 장치.
  42. 제 37 항 내지 제 40 항 중 어느 하나의 항에 있어서,
    전계 전자 방출 물질이 그 장치를 위한 스타팅(starting), 트리거링(triggering) 또는 프라이밍(priming) 전류를 공급하는 것을 특징으로 하는 전계 전자 방출 장치.
  43. 제 37 항 내지 제 42 항 중 어느 하나의 항에 있어서,
    디스플레이 장치를 구비하는 것을 특징으로 하는 전계 전자 방출 장치.
  44. 제 37 항 내지 제 42 항 중 어느 하나의 항에 있어서,
    램프를 구비하는 것을 특징으로 하는 전계 전자 방출 장치.
  45. 제 44 항에 있어서,
    상기 램프가 실질적으로 평탄한 것을 특징으로 하는 전계 전자 방출 장치.
  46. 제 37 항 내지 제 45 항 중 어느 하나의 항에 있어서,
    십자-형상 구조의 형태인 절연 스페이서들상에 지지되는 전극 플레이트를 구비하는 것을 특징으로 하는 전계 전자 방출 장치.
  47. 제 37 항 내지 제 46 항 중 어느 하나의 항에 있어서,
    전계 전자 방출 물질은, 사용시에 레지스터를 통해 인가된 캐소드 전압에 연결되는 패치로 적용되는 것을 특징으로 하는 전계 전자 방출 장치.
  48. 제 47 항에 있어서,
    상기 레지스터가 각 방출 패치 아래의 저항성 패드(pad)로서 적용되는 것을 특징으로 하는 전계 전자방출 장치.
  49. 제 48 항에 있어서,
    상기 각각의 저항성 패드가 각 방출 패치 아래에 제공되어, 그러한 각 저항성 패드의 면적이 각각의 방출 패치의 면적보다 더 큰 것을 특징으로 하는 전계 전자 방출 장치.
  50. 제 37 항 내지 제 49 항 중 어느 하나의 항에 있어서,
    상기 이미터 물질및/또는 형광체가 주사 조도선(scanning illuminated line)을 생성하기 위하여 전자 구동 수단에 의해 어드레스되도록 배열되는 도전성 트랙들의 일 또는 그 이상의 일차원 어레이상에 배치되는 것을 특징으로 하는 전계 전자 방출 장치.
  51. 제 50 항에 있어서,
    상기 전자 구동 수단을 구비하는 것을 특징으로 하는 전계 전자 방출 장치.
  52. 제 37 항 내지 제 51 항 중 어느 하나의 항에 있어서,
    상기 주변이 기체성이거나, 액체, 고체 또는 진공인 것을 특징으로 하는 전계 전자 방출 장치.
  53. 제 37 항 내지 제 52 항 중 어느 하나의 항에 있어서,
    상기 장치 내부에 게터링 물질을 구비하는 것을 특징으로 하는 전계 전자 방출 장치.
  54. 제 53 항에 있어서,
    상기 게터링 물질이 상기 장치의 애노드에 첨가되는 것을 특징으로 하는 전계 전자 방출 장치.
  55. 제 53 항 또는 제 54 항 중 어느 하나의 항에 있어서,
    상기 게터링 물질이 상기 장치의 캐소드에 첨가되는 것을 특징으로 하는 전계 전자 방출 장치.
  56. 제 55 항에 있어서,
    상기 전계 전자 방출이 패치로 배열되고, 상기 게터링 물질이 상기 패치 내에 배치되는 것을 특징으로 하는 전계 전자 방출 장치.
  57. 제 53 항에 있어서,
    애노드, 캐소드, 상기 애노드와 캐소드상의 스페이서 위치, 상기 캐소드로부터 상기 애노드를 이격시키기 위하여 상기 스페이서 위치들 중 적어도 일부에서 위치되는 스페이서를 구비하고, 상기 게터링 물질은 스페이서가 위치되지 않는 상기 스페이서 위치들 중 다른 것들에 있는 상기 애노드상에 위치되는 것을 특징으로 하는 전계 전자 방출 장치.
  58. 제 57 항에 있어서,
    상기 스페이서 위치들이 규칙적인 또는 주기적인 상호 간격으로 있는 것을 특징으로 하는 전계 전자 방출 장치.
  59. 제 37 항 내지 제 58 항 중 어느 하나의 항에 있어서,
    상기 장치의 캐소드가 광학적으로 반투명하며, 캐소드로부터 방출되는 전자들이 애노드에서 전자 발광(electro-luminescence)을 야기하기 위하여 애노드상에 충돌하도록 상기 장치의 애노드에 대하여 배열되고, 상기 전자 발광은 광학적으로 반투명한 캐소드를 통해 가시적으로 되는 것을 특징으로 하는 전계 전자 방출 장치.
  60. 삭제
  61. 삭제
KR1020007006109A 1997-12-04 1998-12-03 전계 전자 방출 물질, 전계 전자 방출 물질을 형성하는 방법 및, 전계 전자 방출 장치 KR100648304B1 (ko)

Applications Claiming Priority (5)

Application Number Priority Date Filing Date Title
GB9725658.0 1997-12-04
GBGB9725658.0A GB9725658D0 (en) 1997-12-04 1997-12-04 Field electron emission materials and devices
GBGB9819647.0A GB9819647D0 (en) 1998-09-10 1998-09-10 Field electron emission materials and devices
GB9819647.0 1998-09-10
PCT/GB1998/003582 WO1999028939A1 (en) 1997-12-04 1998-12-03 Field electron emission materials and devices

Publications (2)

Publication Number Publication Date
KR20010024694A KR20010024694A (ko) 2001-03-26
KR100648304B1 true KR100648304B1 (ko) 2006-11-23

Family

ID=26312709

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020007006109A KR100648304B1 (ko) 1997-12-04 1998-12-03 전계 전자 방출 물질, 전계 전자 방출 물질을 형성하는 방법 및, 전계 전자 방출 장치

Country Status (11)

Country Link
US (1) US6741025B2 (ko)
EP (1) EP1036402B1 (ko)
JP (1) JP3631959B2 (ko)
KR (1) KR100648304B1 (ko)
CN (1) CN1206690C (ko)
AU (1) AU1493799A (ko)
CA (1) CA2312910A1 (ko)
DE (1) DE69816479T2 (ko)
GB (1) GB2332089B (ko)
TW (1) TW419706B (ko)
WO (1) WO1999028939A1 (ko)

Families Citing this family (43)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
GB9915633D0 (en) * 1999-07-05 1999-09-01 Printable Field Emitters Limit Field electron emission materials and devices
US6290564B1 (en) 1999-09-30 2001-09-18 Motorola, Inc. Method for fabricating an electron-emissive film
KR100477739B1 (ko) * 1999-12-30 2005-03-18 삼성에스디아이 주식회사 전계 방출 소자 및 그 구동 방법
GB0015928D0 (en) * 2000-06-30 2000-08-23 Printable Field Emitters Limit Field emitters
WO2002045113A1 (fr) * 2000-11-29 2002-06-06 Nec Corporation Procede de formation de motif destine a un nanotube de carbone, cathode froide a emission de champ, et procede de fabrication de cette cathode
GB0106358D0 (en) * 2001-03-13 2001-05-02 Printable Field Emitters Ltd Field emission materials and devices
JP3535871B2 (ja) * 2002-06-13 2004-06-07 キヤノン株式会社 電子放出素子、電子源、画像表示装置及び電子放出素子の製造方法
US7170223B2 (en) * 2002-07-17 2007-01-30 Hewlett-Packard Development Company, L.P. Emitter with dielectric layer having implanted conducting centers
JP4154356B2 (ja) 2003-06-11 2008-09-24 キヤノン株式会社 電子放出素子、電子源、画像表示装置及びテレビ
US7210978B2 (en) * 2004-04-14 2007-05-01 Teco Nanotech Co., Ltd. Electron-emission type field-emission display and method of fabricating the same
CN100530512C (zh) * 2004-07-20 2009-08-19 清华大学 一种场发射灯管
KR100701093B1 (ko) * 2004-12-01 2007-03-28 나노퍼시픽(주) 탄소 나노튜브의 배향 장치, 탄소 나노튜브의 배향 방법 및전계방출 표시장치의 제조 방법
JP4667031B2 (ja) 2004-12-10 2011-04-06 キヤノン株式会社 電子放出素子の製造方法、および該製造方法を用いた、電子源並びに画像表示装置の製造方法
MX2007007939A (es) 2004-12-27 2007-11-07 Quantum Paper Inc Dispositivo de representacion visual emisivo direccionable e imprimible.
US20060138948A1 (en) * 2004-12-27 2006-06-29 Quantum Paper, Inc. Addressable and printable emissive display
US20060138944A1 (en) * 2004-12-27 2006-06-29 Quantum Paper Addressable and printable emissive display
US20060232187A1 (en) * 2005-04-19 2006-10-19 Industrial Technology Research Institute Field emission light source and method for operating the same
JP4954525B2 (ja) * 2005-10-07 2012-06-20 浜松ホトニクス株式会社 Ｘ線管
CN100555530C (zh) * 2006-03-24 2009-10-28 清华大学 场发射双面显示光源及其制造方法
US7928537B2 (en) * 2006-03-31 2011-04-19 Fujifilm Corporation Organic electroluminescent device
US8456392B2 (en) 2007-05-31 2013-06-04 Nthdegree Technologies Worldwide Inc Method of manufacturing a light emitting, photovoltaic or other electronic apparatus and system
US9343593B2 (en) 2007-05-31 2016-05-17 Nthdegree Technologies Worldwide Inc Printable composition of a liquid or gel suspension of diodes
US8846457B2 (en) 2007-05-31 2014-09-30 Nthdegree Technologies Worldwide Inc Printable composition of a liquid or gel suspension of diodes
US9419179B2 (en) 2007-05-31 2016-08-16 Nthdegree Technologies Worldwide Inc Diode for a printable composition
US9534772B2 (en) 2007-05-31 2017-01-03 Nthdegree Technologies Worldwide Inc Apparatus with light emitting diodes
US9018833B2 (en) 2007-05-31 2015-04-28 Nthdegree Technologies Worldwide Inc Apparatus with light emitting or absorbing diodes
US8852467B2 (en) 2007-05-31 2014-10-07 Nthdegree Technologies Worldwide Inc Method of manufacturing a printable composition of a liquid or gel suspension of diodes
US8877101B2 (en) 2007-05-31 2014-11-04 Nthdegree Technologies Worldwide Inc Method of manufacturing a light emitting, power generating or other electronic apparatus
US8415879B2 (en) 2007-05-31 2013-04-09 Nthdegree Technologies Worldwide Inc Diode for a printable composition
US8809126B2 (en) 2007-05-31 2014-08-19 Nthdegree Technologies Worldwide Inc Printable composition of a liquid or gel suspension of diodes
US8889216B2 (en) 2007-05-31 2014-11-18 Nthdegree Technologies Worldwide Inc Method of manufacturing addressable and static electronic displays
US9425357B2 (en) 2007-05-31 2016-08-23 Nthdegree Technologies Worldwide Inc. Diode for a printable composition
US8674593B2 (en) 2007-05-31 2014-03-18 Nthdegree Technologies Worldwide Inc Diode for a printable composition
US7827779B1 (en) 2007-09-10 2010-11-09 Alameda Applied Sciences Corp. Liquid metal ion thruster array
GB2461243B (en) * 2007-12-03 2012-05-30 Tatung Co Cathode planes for field emission devices
US7992332B2 (en) * 2008-05-13 2011-08-09 Nthdegree Technologies Worldwide Inc. Apparatuses for providing power for illumination of a display object
US8127477B2 (en) * 2008-05-13 2012-03-06 Nthdegree Technologies Worldwide Inc Illuminating display systems
JP4510116B2 (ja) * 2008-06-20 2010-07-21 富士通株式会社 キャパシタの製造方法、構造体、及びキャパシタ
WO2011079138A2 (en) 2009-12-21 2011-06-30 California Institute Of Technology Microfluidic electrospray thruster
WO2015118178A1 (en) * 2014-02-10 2015-08-13 Luxbright Ab An electron emitter for an x-ray tube
US10384810B2 (en) 2014-07-15 2019-08-20 California Institute Of Technology Micro-emitters for electrospray systems
KR102323438B1 (ko) * 2020-02-25 2021-11-05 연세대학교 산학협력단 전기장 셰이핑 장치 및 전기장을 이용한 타겟 처리 장치
EP3933881A1 (en) 2020-06-30 2022-01-05 VEC Imaging GmbH & Co. KG X-ray source with multiple grids

Family Cites Families (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5759080A (en) 1987-07-15 1998-06-02 Canon Kabushiki Kaisha Display device with electron-emitting device with electron-emitting region insulated form electrodes
US5019003A (en) * 1989-09-29 1991-05-28 Motorola, Inc. Field emission device having preformed emitters
US5534743A (en) * 1993-03-11 1996-07-09 Fed Corporation Field emission display devices, and field emission electron beam source and isolation structure components therefor
WO1995015002A1 (fr) 1993-11-24 1995-06-01 Tdk Corporation Element source d'electrons de cathode froide et son procede de production
EP0675519A1 (en) 1994-03-30 1995-10-04 AT&T Corp. Apparatus comprising field emitters
AU6626096A (en) * 1995-08-04 1997-03-05 Printable Field Emitters Limited Field electron emission materials and devices
US6031250A (en) * 1995-12-20 2000-02-29 Advanced Technology Materials, Inc. Integrated circuit devices and methods employing amorphous silicon carbide resistor materials
US6057637A (en) * 1996-09-13 2000-05-02 The Regents Of The University Of California Field emission electron source

Also Published As

Publication number Publication date
EP1036402B1 (en) 2003-07-16
KR20010024694A (ko) 2001-03-26
AU1493799A (en) 1999-06-16
CN1206690C (zh) 2005-06-15
GB2332089A9 (en)
GB2332089A (en) 1999-06-09
CN1280703A (zh) 2001-01-17
DE69816479D1 (de) 2003-08-21
DE69816479T2 (de) 2004-04-22
JP3631959B2 (ja) 2005-03-23
US20030137236A1 (en) 2003-07-24
US6741025B2 (en) 2004-05-25
EP1036402A1 (en) 2000-09-20
WO1999028939A1 (en) 1999-06-10
JP2001525590A (ja) 2001-12-11
GB2332089B (en) 1999-11-03
CA2312910A1 (en) 1999-06-10
TW419706B (en) 2001-01-21
GB9826554D0 (en) 1999-01-27

Similar Documents

Publication Publication Date Title
KR100648304B1 (ko) 전계 전자 방출 물질, 전계 전자 방출 물질을 형성하는 방법 및, 전계 전자 방출 장치
US6097139A (en) Field electron emission materials and devices
US7652418B2 (en) Electronic emission device, electron emission display device having the same, and method of manufacturing the electron emission device
US6969536B1 (en) Method of creating a field electron emission material
KR100453397B1 (ko) 개선된전계방출장치
US6840835B1 (en) Field emitters and devices
US20050225228A1 (en) Field electron emission materials and devices
GB2306246A (en) Field electron emission devices with gettering material
TW388058B (en) Fidle electron emission materials and devices
KR100306135B1 (ko) 보호막을구비한전계방출표시소자
GB2344686A (en) Field electron emission materials and devices
KR20020005794A (ko) 카본 나노 튜브 전계 방출 소자 및 이를 이용한 장치
JP2003272517A (ja) 陰極およびその製造方法
JP2005079071A (ja) 電子放出素子及び画像表示装置
KR20050104548A (ko) 전계 방출 표시장치 및 그 제조방법
KR20060124967A (ko) 전자 방출 소자 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
LAPS Lapse due to unpaid annual fee