KR20020021389A - 집적 반도체 구조물 내에 규화된 폴리실리콘 콘택을제조하기 위한 방법 - Google Patents
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Abstract
폴리실리콘 구조물의 저항을 낮추기 위해, 종종 구조물에 규화물 층이 제공된다. 그러나, 일정한 폴리실리콘 구조물은 규화되는 반면, 예컨대 저항을 위해 사용되어야 하는 다른 폴리실리콘 구조물은 규화되지 않아야 하는 제조상 문제점이 있다. 따라서, 본 발명은 집적 반도체 구조물에서 폴리실리콘 영역을 선택적으로 규화하기 위한 간단한 방법을 제공한다.
Description
집적 반도체 구조물의 제조 시, 스트립 도체로서 사용되는 폴리실리콘 구조물의 저항이 선택적으로 감소되어야 하는 문제가 종종 생긴다. 동시에, 제조될 집적 반도체에 있는 다른 폴리실리콘 구조물의 저항은 높게 유지되어야 하는데, 그 이유는 이것이 집적 회로 내부에서 예컨대 저항으로서 사용되어야 하기 때문이다. 폴리실리콘 구조물의 저항을 낮추기 위해, 종종 상기 구조물에 규화물 층이 제공된다. 그러나, 이 경우에는 일정한 폴리실리콘 구조물은 규화되어야 하는 반면, 다른, 예컨대 저항을 위해 사용되어야 하는 폴리실리콘 구조물은 규화되지 않아야 하는 제조상 문제점이 나타난다.
선택적 규화의 문제점 및 선행 기술에 공지된 해결책을 하기에서 집적 트랜지스터에서의 사용에 대한 구체적인 예로써 설명한다. 물론, 본 발명에 따른 방법은 반도체 제조의 다른 분야에도 적용될 수 있으며, 집적 트랜지스터의 제조에 대한 사용에 국한되는 것은 아니다.
도 1은 선행 기술에 공지된 집적 반도체의 바이폴라 트랜지스터를 도시한다. 액티브 트랜지스터(1)는 3개의 나란히 놓인 상이하게 도핑된 반도체 영역, 즉 에미터 영역(2), 베이스 영역(3) 및 콜렉터 영역(4)으로 구성된다. 도핑에 따라 pnp-트랜지스터 및 npn-트랜지스터로 나눠지고, 부호의 순서는 에미터, 베이스 및 콜렉터 영역에서 도핑 순서를 나타낸다.
집적 회로에 배치된 트랜지스터는 그것을 둘러싼 부가의 보조 구조물을 갖는다. 상기 보조 구조물은 한편으로는 포텐셜의 절연을 위해 사용되고, 다른 한편으로는 액티브 트랜지스터(1)로부터 전류를 유도하기 위해 사용된다. 에미터 영역(2)은 통상적으로 폴리실리콘으로 이루어진 에미터 콘택(5)을 통해 예컨대 알루미늄으로 이루어진 에미터 스트립 도체(6)에 접속된다. 베이스 영역(3)은 베이스 콘택(7)을 통해 베이스 스트립 도체(8)에 접속된다. 콜렉터 영역(4)은 다른 구조물의 하부에 놓인 소위 '매립 층'(9) 및 중간층(10) 및 콜렉터 콘택(11)을 통해 콜렉터 스트립 도체(12)에 접속된다. 상이한 실리콘 산화물 절연층(13) 및 스페이서 절연체(14)는 상이한 도전성 구조물의 전기적 분리를 위해 사용된다.
베이스(3)와 베이스 스트립 도체(8) 사이의 저항인 소위, 베이스 스트립 저항은 바이폴라 트랜지스터에서 트랜싯 주파수 및 베이스 콜렉터 용량과 더불어, 최대 발진 주파수, 게인, 최소 잡음 지수, 게이트 지연시간 등과 같은 트랜지스터의 중요한 특성값을 결정하는 중요한 트랜지스터 파라미터이다. 예컨대, 하기 식이적용된다.
상기 식에서,
fmax: 최대 발진 주파수
fT: 트랜싯 주파수
RB: 베이스 저항
CBC: 베이스 콜렉터 용량
또는
상기 식에서,
Fmin: 최소 잡음 지수
β: 전류 게인
f : 주파수
fT: 트랜싯 주파수
IC: 콜렉터 전류
VT: 열 전압
RB: 베이스 저항.
셀프 얼라인되는 실리콘 바이폴라 트랜지스터에서, 베이스 저항은 3개의 부분(이하, RB,i, RB,e및 RB,I라 함)으로 구성된다. 내부 부분 RB,i는 에미터 영역(2)의 하부에서 액티브 트랜지스터(1)의 베이스 영역의 저항에 의해 생긴다. 외부 부분 RB,e는 베이스 콘택을 형성하는 폴리실리콘 스트립(7)의 저항을 나타낸다. RB,I는 셀프 얼라인되는 에미터 베이스 절연체의 하부에서 저 도핑된 영역에 의해 액티브 트랜지스터에 있는 스페이서 절연체(14)에 생기는 베이스 저항을 나타낸다. 상기 영역은 간행물에서 일반적으로 링크 영역이라 한다.
베이스 저항을 줄이기 위해, 모두 3개의 영역에 대한 최적화가 이루어질 수 있다. 예컨대 마이크로 트랜지스터 또는 극초 고주파 회로에서의 통상적인 사용에 있어서 트랜지스터는 하나의 베이스 콘택(7) 대신에 2개의 베이스 콘택을 가진 장치로 구성된다(도시되지 않음).
제 2 베이스 콘택은 예컨대 에미터 콘택과 콜렉터 콘택 사이에 배치될 수 있다. 그러나, 그것으로부터 얻어지는 베이스 저항의 감소는 큰 공간 필요, 큰 용량, 큰 전력 소비 및 낮은 트랜싯 주파수를 감수해야 한다.
베이스 콘택팅을 위해 사용되는 폴리실리콘을 규화하면, 즉 규화물 층을 제공하면, 2개의 베이스 콘택을 가진 트랜지스터의 낮은 베이스 저항의 장점 및 하나의 베이스 콘택을 가진 트랜지스터의 작은 구성을 조합할 수 있다. 폴리실리콘에비해 현저히 작은 규화물의 층 콘택은 베이스 콘택의 반대편에 놓인 트랜지스터 측면이 규화물을 통해 낮은 옴 저항으로 베이스 콘택에 접속됨으로써 2개의 베이스 콘택을 가진 트랜지스터에서와 유사한 낮은 베이스 저항이 결과되게 한다. 또한, 베이스 콘택 고유의 저항이 감소된다.
부가로 규화물 층이 전술한 기능과 더불어 부가의 결선면으로 이용될 수 있다. 이것은 결선 레이아웃 및 그에 따라 회로 성능의 최적화를 가능하게 한다.
공지된 간단한 규화 방법에서는 규화 단계가 폴리실리콘의 코팅 및 구조화 직후에 이루어진다. 그러나, 이 방법은 소정 베이스 접속 영역 및 경우에 따라 부가의 스트립 도체가 규화될 뿐만 아니라, 모든 개방 노출된 폴리실리콘 영역, 즉 규화가 이루어지지 않아야 할 영역도 규화되는 중요한 단점을 갖는다. 그러나, 집적 회로에서 베이스 콘택 및 에미터 및 콜렉터 단자를 위해 사용되는 폴리실리콘 층은 회로 내의 옴 부하 저항을 구현하기 위해서도 사용된다. 완전 규화에 의해, 폴리실리콘 층(들)의 저항이 작아지므로, 저항들(50 내지 1000 옴의 전형적인 값을 가짐)이 상기 층들에 의해 제조될 수 없다. 따라서, 규화물이 집적 회로에 집적되어야 하면, 부하 저항의 영역에서 규화를 방지하는 방법이 필요하다. 이러한 방법은 간행물에서 "규화물-블로킹"이라 한다. 공지된 규화물 블로킹 방법은 포토리소그래피에 의해 실시된다. 여기서, 저항 및 트랜지스터 영역을 둘러싸는 유전체는 규화물 형성이 이루어지지 않아야 하는 영역에서 레지스트 마스크에 의해 커버된다. 에칭에 의해, 규화될 영역에 있는 유전체가 개방되고, 즉 제거되고 후속해서 규화가 실시된다. 이러한 부가의 포토리소그래픽 단계의 도입은 규화가 사용되지않는 방법에 비해 프로세스를 매우 복잡하게 하므로, 프로세스 비용을 현저히 증가시킨다. 이러한 비용 증가는 트랜지스터 성능의 개선에도 불구하고 종종 규화물의 사용을 결정하지 못하게 한다.
본 발명은 집적 반도체 구조물에 규화된 폴리실리콘 콘택을 제조하기 위한 방법, 트랜지스터의 제조를 위한 상기 방법의 용도 및 상기 방법에 따라 제조된 트랜지스터에 관한 것이다.
도 1은 집적 반도체 내의 공지된 트랜지스터를 나타낸 단면도.
도 2은 본 발명에 따른 방법의 단계를 나타낸 단면도.
도 3은 본 발명의 방법에 따라 제조된 트랜지스터의 단면도.
도 4는 제 1 폴리실리콘 층 내의 일정한 영역을 부가로 마스킹하기 위한 방법을 나타낸 도면.
도 5는 본 발명에 따라 제조된 트랜지스터에서 스위칭 전류의 함수로서 측정된 CML-링 발진기의 게이트 지연시간을 도시한 도면.
본 발명의 목적은 프로세스를 현저히 복잡하게 하지 않으면서 폴리실리콘 구조물의 선택적, 즉 의도된 규화를 가능하게 하는 방법을 제공하는 것이다. 상기 목적은 본 발명에 따라 청구항 제 1항에 따른 집적 반도체 구조물에서 규화된 폴리실리콘 콘택의 제조 방법, 청구항 제 14항에 따른 상기 방법에 따라 제조된 트랜지스터, 및 청구항 제 15항에 따른 집적 회로에 트랜지스터를 제조하기 위한 상기 방법의 용도에 의해 달성된다.
본 발명의 바람직한 실시예는 청구범위 종속항, 상세한 설명 및 도면에 제시된다.
본 발명은 폴리실리콘 구조물이 그 구조화 전에 이미 유전체로 커버되고, 상기 유전체가 다음 단계에서 이전에 제공된 유전체가 에칭되는 것을 방지한다는 원리를 기초로 한다. 유전체가 에칭된 곳에서만 다음 단계에서 규화가 일어난다.
그에 따라 본 발명은 제 1 폴리실리콘 층에 형성된 적어도 하나의 구조물 및 제 1 폴리실리콘 층에 중첩된 제 1 유전체 층을 포함하는 반도체 블랭크의 집적 반도체 구조물에 규화된 폴리실리콘 영역을 제조하기 위한 방법에 있어서,
- 제 1 유전체 층 상에 제 2 폴리실리콘 층을 제공하는 단계,
- 제 2 폴리실리콘 층 상에 제 2 유전체 층을 제공하는 단계,
- 제 2 유전체 층 및 제 2 폴리실리콘 층에 적어도 하나의 예정된 구조물을 형성하는 단계,
- 적어도 하나의 예정된 구조물에 의해 커버되지 않은 제 1 유전체 층의 영역을 제거함으로써, 제 1 폴리실리콘 층 내에 형성된 적어도 하나의 구조물이 적어도 부분적으로 노출되는 단계, 및
- 적어도 하나의 노출된 구조물 상에 규화물 층을 형성하는 단계를 포함하는 제조 방법을 제공한다.
여기서, 반도체 구조물 또는 구조물은 집적 반도체 회로의 내부에 하나의 재료로 이루어진 각각의 관련 영역을 의미한다. 이전에 이루어진 에칭 또는 디포짓 단계에 따라 상기 구조물이 2차원 또는 3차원으로 형성될 수 있지만, 집적 반도체의 제조 시에 나타나는 바와 같이 항상 층 형태 구성을 갖는다.
반도체 블랭크는 반도체 프로세스에 의해 제조되는, 여전히 제조 프로세스 중에 있는 구조물, 즉 완전하게 기능하지 못하는 구조물을 의미한다. 본 경우에는 특히 제조 중에 있는 반도체, 즉 기능 소자의 형성 후 폴리실리콘 층 및 그 위에 놓인 유전체 층이 제공된 반도체를 의미한다. 상기 폴리실리콘 층은 이미 구조화되었다. 즉, 상응하는 반도체 구조물로 형성되었다. 본 발명에서 중첩된 층은 제조 중에 시간적으로 상기 중첩된 층들 중 다른 한 층 다음에 반도체 블랭크에 제공된 층을 의미한다.
일반적으로, 단 하나의 구조물이 제 1 폴리실리콘 층에 또는 단 하나의 구조물이 제 2 폴리실리콘 층에 형성되는 것이 아니라 다수의 구조물이 상기 두 층에형성된다. 본 발명에 따른 방법은 단 하나의 개별 구조물이 폴리실리콘 층에서 규화되어야 할 때도 사용된다.
여기서는, 제 2 유전체 층 및 제 2 폴리실리콘 층에 예정된 구조물(들)을 형성하는 것이 동시에 이루어진다. 즉, 예정된 구조물이 제 2 유전체 층 및 그 아래 놓인 제 2 폴리실리콘 층에 형성된다. 상기 예정된 구조물(들)은 집적 회로의 하나 또는 다수의 기능 소자를 형성할 수 있다. 예컨대, 그들은 저항, 스트립 도체 또는 집적 트랜지스터의 에미터 콘택일 수 있다.
그러나, 예정된 구조물이 집적 회로 내부에서 반드시 기능을 해야할 필요는 없다. 오히려, 그것들은 제 1 폴리실리콘 층의 예정된 영역 위에 놓이는 커버를 형성하거나 또는 부가로 커버를 형성할 수도 있다. 따라서, 제 1 폴리실리콘 층 내의 상기 커버된 영역은 그 위에 우연히 제 2 폴리실리콘 층의 기능 소자가 놓이지 않는 경우에도 규화되지 않을 수 있다. 적어도 하나의 예정된 구조물 또는 예정된 구조물들의 형성은 바람직하게는 하기 단계를 포함한다:
- 제 2 유전체 층 상에 포토 레지스트를 제공하는 단계,
- 상기 포토 레지스트 상에 적어도 하나의 예정된 구조물을 나타내는 마스크를 이용해서 포토레지스트를 노광하는 단계,
- 포토 레지스트를 현상하는 단계, 및
- 적어도 하나의 예정된 구조물을 형성하지 않는, 제 2 유전체 층 및 제 2 폴리실리콘 층의 영역을 제거하는 단계.
여기서, 포토 레지스트는 선행 기술에 공지된 통상의 포토 레지스트를 의미한다.
제 1 유전체 층의 커버되지 않은 영역이 선택적으로 제거되어야 하기 때문에, 두 층의 유전체의 재료가 상이해야만 제 1 유전체 층이 선택적으로 제거될 수 있다. 제 1 유전체 층의 제거는 바람직하게는 제 1 유전체에 대해 선택적인 에천트를 이용한 에칭에 의해 이루어진다. 제 1 유전체 층은 예컨대 이산화실리콘을 포함하거나 또는 이산화실리콘으로 이루어질 수 있다. 제 1 유전체는 바람직한 에천트 불화수소에 의해 에칭될 수 있다. 제 2 유전체 층은 제 1 유전체 층의 에천트로 사용되지 않은 에천트로 에칭될 수 있어야 한다. 제 2 유전체 층에는 불화수소로 에칭될 수 없는 예컨대 질화실리콘이 사용될 수 있다.
형성된 규화물 층은 반도체 기술 분야에서 통상적으로 사용되는 규화물로 이루어지거나 또는 적어도 이것, 예컨대 규화 티탄, 규화 백금 및/또는 규화 코발트를 포함할 수 있다.
바람직한 실시예에서, 제 1 폴리실리콘 층 내의 적어도 하나의 노출된 구조물은 집적 트랜지스터의 베이스 콘택이다. 베이스 콘택에서 일정한 저항을 유지하기 위해, 베이스 콘택의 전체 표면이 규화되지 않는 것이 바람직하다.
본 발명은 또한 상기 본 발명에 따른 방법에 의해 제조된 트랜지스터를 제공한다.
끝으로, 본 발명은 트랜지스터의 제조를 위한 상기 방법의 용도를 제공한다. 바람직하게는 상기 트랜지스터는 바이폴라 트랜지스터이다. 그러나, 본 방법은 예컨대 CMOS-기술과 같은 다른 기술에도 적용될 수 있다.
CMOS-공정이 사용되면, 트랜지스터와 더불어 다른 규화된 구조물도 제조될 수 있다.
이하, 본 발명의 실시예를 첨부한 도면을 참고로 구체적으로 설명한다.
도 2는 본 발명에 따른 방법의 진행을 여러 단계로 도시한다. 도 2a에는 집적 반도체에서 트랜지스터 영역의 상부만이 도시된다. 여기서는 콜렉터, '매립층', 및 상기 소자의 평면에 또는 그 아래에 배치된 영역은 도시되지 않는다. 따라서, 도면은 절연층(20)에서부터 시작하며, 상기 절연층(20)상에는 제 1 폴리실리콘 층(21)이 제공되어 구조화된다. 도시된 반도체 블랭크의 영역에는 예컨대, 도 1에서와 같은 베이스 콘택 및 부가의 저항(22)이 배치된다. 스페이서 절연체(14)가 제 1 유전체 층(23)과 마찬가지로 형성된다. 상기 유전체 층(23)상에 제 2 폴리실리콘 층(24)이 디포짓된다. 제 2 폴리실리콘 층(24)의 디포짓 직후에, 얇은 제 2 유전체 층(25)이 디포짓된다. 상기 제 2 유전체는 트랜지스터 및 저항을 둘러싸는 제 1 유전체 층(23)과는 다른 재료로 이루어진다. 통상의 공정에서 이산화실리콘이 제 1 유전체이면, 제 2 유전체로는 예컨대 질화실리콘이 사용될 수 있다. 도 2b에 도시된 바와 같이, 제 2 폴리실리콘 층(24)과 제 2 유전체 층(25)의 조합된 층이 마스크에 의해 구조화된다. 그렇치 않으면, 즉 후속해서 의도된 규화 없이 상기 마스크에 의해 제 2 폴리실리콘 층만이 에칭될 것이다. 그러나, 제 2 폴리실리콘 층(24)의 모든 영역은 부가로 제 2 유전체(25)로 커버된다. 이 방법에서는 기존 마스크가 변화될 필요가 없으므로, 이 방법이 간단히 기존의 제조 방식에 도입될 수 있다.
도 2b에서는 에미터 콘택과 더불어, 제 2 저항(26)이 상기 방식으로 구조화된다.
후속해서, 도 2c에 도시된 바와 같이 에천트에 의해 제 1 유전체 층(23)이 제 2 유전체 층(25)에 의해 커버되지 않은 영역(커버된 영역은 에천트에 의해 에칭될 수 없음)에서 선택적으로 에칭된다. 상기 에칭에 의해 제 1 폴리실리콘 층(21)의 미리 정해진, 커버되지 않은 영역이 노출된다.
도 2d에 나타나는 바와 같이, 제 1 폴리실리콘 층(21)의 노출된 영역에 규화물이 형성되므로, 규화물 층(27)이 미리 주어진 구조물에 형성될 수 있다. 제 2 폴리실리콘 층 내의 구조물은 규화되지 않는데, 그 이유는 그것이 제 2 유전체 층에 의해 커버되어 보호되기 때문이다.
규화에 이어서, 추가 비용 없이 선행 기술에 공지된 바와 같이 집적 반도체의 후속 구성 및 후속 구조화가 속행될 수 있다. 따라서, 본 발명에 의해, 규화되지 않는 방법에 비해 얇은 제 2 유전체 층의 부가 디포짓만을 필요로 하는, 집적 반도체 내에 규화물 층을 형성하기 위한 방법이 제공된다. 즉, 부가 비용이 비교적 작다.
본 발명의 방법은 포토리소그래픽 방법을 이용한 규화물 블로킹 보다 훨씬 간단하고 저렴하게 실시될 수 있다.
도 3은 본 발명에 따라 제조된 바이폴라 트랜지스터를 도시한다. 상기 바이폴라 트랜지스터는 제 1 폴리실리콘 층(21) 및 규화물 층(27)을 집적된 상태로 포함한다. 상기 트랜지스터는 재구성된 제 1 유전체 층(23) 및 전류의 유도를 위한 부가의 스트립 도체(6), (8) 및 (12)로 구성된다. 상기 스트립 도체는 예컨대 알루미늄으로 제조될 수 있고 실질적으로 도 1에 도시된 소자에 상응한다. 도면에 나타나는 바와 같이, 여기서는 특히 베이스 콘택(7)의 선택된 영역에 규화물 층(27)이 제공된다. 상기 콘택은 베이스 저항을 낮추므로, 발진 주파수, 게이트 지연시간 등과 같은 결정적인 트랜지스터 파라미터와 관련한 트랜지스터의 성능을 높인다.
바이폴라 트랜지스터의 제조와 관련해서 설명한 상기 방법에서는 마스크가 규화물 층(27)이 형성되지 않는 방법에 비해 변화되지 않는다. 따라서, 제 2 폴리실리콘 층(24) 또는 제 2 유전체 층(25)에 의해 커버되지 않는 제 1 폴리실리콘 층(21)의 모든 영역은 규화된다.
제 2 폴리실리콘 층(24) 및 제 2 유전체 층(25)에 의해 커버되지 않는 제 1폴리실리콘 층(21)에 부가로 규화되지 않는 저항을 제조하려면, 제 2 폴리실리콘 층(24)의 구조화를 위해 사용되는 마스크에 대한 미미한 디자인 조치만이 필요하다. 간단한 방법으로 저항, 예컨대 도 4에 도시된 바와 같은 저항(33)의 예정된 영역에 부가로 마스크가 제공됨으로써, 즉 커버링이 이루어짐으로써, 구조화 시 거기서 제 2 폴리실리콘 층(24)이 제거되지 않는다.
제조를 위해, 먼저 제 1 폴리실리콘 층(21)이 그것을 위해 제공된 마스크(31)를 이용해서 구조화된다. 제 1 유전체 층(23), 제 2 폴리실리콘 층(24) 및 제 2 유전체 층(25)의 디포짓 후에, 제 2 폴리실리콘 층(24) 및 제 2 유전체 층(25)이 제 2 폴리실리콘 층을 위한 마스크(30)를 이용해서 구조화된다. 따라서, 도 4b에 도시된 바와 같이, 제 1 폴리실리콘 층(21)을 노출시키는 에칭 시, 제 2 폴리실리콘 층(24)이 제 1 폴리실리콘 층(21)의 저항 영역(33) 위에 놓이므로, 상기 제 1 폴리실리콘 층(21)이 에칭에 의해 개방되지 않기 때문에 후속하는 규화 단계에서 규화물 층(27)을 얻지 않는다.
저항의 콘택 영역(32)이 마스크(30)를 커버하지 않으므로, 노광 후 에칭에 의해 상기 영역(32)에서 제 1 폴리실리콘 층(21)이 노출될 수 있다. 그에 따라 상기 제 1 폴리실리콘 층(1)이 규화됨으로써, 양호한 콘택이 가능해진다.
본 발명의 방법에 따라 제조된 기능 소자, 예컨대 트랜지스터 또는 저항은 완전하게 기능할 수 있다. 규화물 층의 집적으로 인해 트랜지스터 특성에 대한 부정적 영향이 나타나지 않았다.
도 5는 트랜지스터 출력에 대한 예로서 측정된 CML-링 발진기의 게이트 지연시간을 도시한다. 회로의 기능은 트랜지스터와 더불어 집적된 옴 저항이 제대로 기능함으로써 규화 전에 효과적으로 보호되었는지를 나타낸다. 최소 지연시간은 13.7 ps이다. 규화물이 없는 트랜지스터에서는 14.8 ps의 최소 게이트 지연시간이 나타난다. 따라서, 본 발명에 따라 제조된 트랜지스터가 보다 신속히 스위칭한다.
본 발명에 따른 방법은 지금까지 공지된 간단한 방법으로 집적 반도체의 폴리실리콘 구조물 상에 선택적으로 규화물 층을 형성할 수 있게 한다. 본 발명의 방법은 규화물의 선택적 구조화를 위한 공지된 방법에 비해 훨씬 간단하고 저렴하게 실시될 수 있다. 본 발명의 방법은 반도체에 집적된 폴리실리콘 구조물의 저항에 간단히 의도한 바의 영향을 줄 수 있게 한다.
Claims (16)
- 제 1 폴리실리콘 층(21)에 형성된 적어도 하나의 구조물(7, 21) 및 제 1 폴리실리콘 층(21)에 중첩된 제 1 유전체 층(23)을 포함하는 반도체 블랭크의 집적 반도체 구조물에 규화된 폴리실리콘 영역을 제조하기 위한 방법에 있어서,- 제 1 유전체 층(23)상에 제 2 폴리실리콘 층(24)을 제공하는 단계,- 제 2 폴리실리콘 층(24)상에 제 2 유전체 층(25)을 제공하는 단계,- 제 2 유전체 층(25) 및 제 2 폴리실리콘 층(24)에 적어도 하나의 예정된 구조물(5, 26)을 형성하는 단계,- 적어도 하나의 예정된 구조물(5, 26)에 의해 커버되지 않은 제 1 유전체 층(23)의 영역을 제거함으로써, 제 1 폴리실리콘 층(21)내에 형성된 적어도 하나의 구조물(7, 22)이 적어도 부분적으로 노출되는 단계, 및- 적어도 하나의 노출된 구조물(7, 22)상에 규화물 층(27)을 형성하는 단계를 포함하는, 집적 반도체 구조물에 규화된 폴리실리콘 영역을 제조하기 위한 방법.
- 제 1항에 있어서,상기 적어도 하나의 예정된 구조물(5, 26)이 집적 회로의 기능 소자인 것을 특징으로 하는, 집적 반도체 구조물에 규화된 폴리실리콘 영역을 제조하기 위한 방법.
- 제 2항에 있어서,상기 기능 소자가 저항(26)인 것을 특징으로 하는, 집적 반도체 구조물에 규화된 폴리실리콘 영역을 제조하기 위한 방법.
- 제 2항에 있어서,상기 기능 소자가 스트립 도체인 것을 특징으로 하는, 집적 반도체 구조물에 규화된 폴리실리콘 영역을 제조하기 위한 방법.
- 제 2항에 있어서,상기 기능 소자가 집적 트랜지스터의 에미터 콘택(7)인 것을 특징으로 하는, 집적 반도체 구조물에 규화된 폴리실리콘 영역을 제조하기 위한 방법.
- 제 1항 내지 제 5항 중 어느 한 항에 있어서,상기 적어도 하나의 예정된 구조물(7)이 제 1 폴리실리콘 층(21)의 예정된 영역 위의 커버를 형성하는 것을 특징으로 하는, 집적 반도체 구조물에 규화된 폴리실리콘 영역을 제조하기 위한 방법.
- 제 1항 내지 제 6항 중 어느 한 항에 있어서,상기 적어도 하나의 예정된 구조물(5, 26)의 형성이- 제 2 유전체 층(25)상에 포토 레지스트를 제공하는 단계,- 상기 포토 레지스트 상에 적어도 하나의 예정된 구조물(7, 22)을 나타내는 마스크를 이용해서 포토레지스트를 노광하는 단계,- 포토 레지스트를 현상하는 단계, 및- 적어도 하나의 예정된 구조물(5, 26)을 형성하지 않는, 제 2 유전체 층(25) 및 제 2 폴리실리콘 층(24)의 영역을 제거하는 단계를 포함하는 것을 특징으로 하는, 집적 반도체 구조물에 규화된 폴리실리콘 영역을 제조하기 위한 방법.
- 제 1항 내지 제 7항 중 어느 한 항에 있어서,상기 제 1 유전체 층(23)의 제거는 제 1 유전체 층(23)에 대해 선택적인 에천트를 이용한 에칭에 의해 이루어지는 것을 특징으로 하는, 집적 반도체 구조물에 규화된 폴리실리콘 영역을 제조하기 위한 방법.
- 제 1항 내지 제 8항 중 어느 한 항에 있어서,상기 에천트는 불화수소를 함유하는 것을 특징으로 하는, 집적 반도체 구조물에 규화된 폴리실리콘 영역을 제조하기 위한 방법.
- 제 1항 내지 제 9항 중 어느 한 항에 있어서,상기 제 1 유전체 층(23)은 이산화실리콘을 함유하는 것을 특징으로 하는, 집적 반도체 구조물에 규화된 폴리실리콘 영역을 제조하기 위한 방법.
- 제 1항 내지 제 10항 중 어느 한 항에 있어서,제 2 유전체 층(25)이 질화실리콘을 함유하는 것을 특징으로 하는, 집적 반도체 구조물에 규화된 폴리실리콘 영역을 제조하기 위한 방법.
- 제 1항 내지 제 11항 중 어느 한 항에 있어서,상기 규화물 층(27)은 규화 티탄, 규화 백금 및/또는 규화 코발트를 함유하는 것을 특징으로 하는, 집적 반도체 구조물에 규화된 폴리실리콘 영역을 제조하기 위한 방법.
- 제 1항 내지 제 12항 중 어느 한 항에 있어서,상기 적어도 하나의 노출된 구조물(5)은 집적 트랜지스터의 베이스 콘택인 것을 특징으로 하는, 집적 반도체 구조물에 규화된 폴리실리콘 영역을 제조하기 위한 방법.
- 제 1항 내지 제 13항 중 어느 한 항에 따른 방법에 의해 제조된 트랜지스터.
- 트랜지스터의 제조를 위한 제 1항 내지 제 13항 중 어느 한 항에 따른 방법의 용도.
- 제 15항에 있어서,상기 트랜지스터가 바이폴라 트랜지스터인 것을 특징으로 하는 용도.
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