KR20020010968A - 이온 도금법을 이용한 캐패시터 형성 방법 - Google Patents

Abstract

본 발명은 식각을 이용한 캐패시터 형성 공정의 문제점을 해결할 수 있는 전기 도금법을 이용한 캐패시터 형성 방법에 관한 것으로, 금속 도금 방법을 이용하여 상부전극 및 하부전극을 형성하는데 그 특징이 있다. 본 발명에 따라 캐패시터 형성을 위해 두꺼운 금속막을 직접 식각하지 않고 씨드 금속층을 이용하여 선택적으로 금속전극을 형성함으로써 미세 가공의 어려움을 극복할 수 있다.

Description

이온 도금법을 이용한 캐패시터 형성 방법{Method for forming capacitor by using ion plating}

본 발명은 반도체 메모리 소자 제조 분야에 관한 것으로, 특히 이온 도금법을 이용한 캐패시터 형성 방법에 관한 것이다.

메모리 소자는 데이터를 저장해두고 필요할 때에 꺼내어 볼 수 있는 장치를 일컫는다. 특히, DRAM(Dynamic Random Access Memory)을 중심으로 하는 반도체 메모리 소자는 크기가 작고, 높은 신뢰도 및 저렴한 가격이라는 장점 이외에도 상대적으로 고속 동작이 가능하여서 매우 급속히 개발, 보급되어 있다.

한편, 반도체 메모리 소자에서 강유전체(ferroelectric) 재료를 캐패시터에 사용함으로써 기존 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. FeRAM(ferroelectric random access memory) 소자는 비휘발성 메모리 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.

FeRAM의 축전물질로는 Sr_iBi_jTa₂O₉(이하 SBT)와 Pb(Zr,Ti)O₃(이하 PZT) 박막이 주로 사용된다. 강유전체는 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(remnant polarization) 상태를 갖고 있어 이를 박막화하여 비휘발성(nonvolatile) 메모리 소자에 응용하고 있다. 강유전체 박막을 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 1과 0을 저장하는 원리를 이용한다.

현재 FeRAM 소자의 집적도는 최대 4 Mb(mega bit) 수준에 머물고 있는데, 더욱 높은 집적도를 얻기 위해서는 Pt, Ir, IrO₂등과 같은 전극물질 및 SBT 등과 같은 강유전체 물질의 미세 식각 기술 개발이 선행되어야 한다.

첨부된 도면 도 1은 종래 기술에 따른 FeRAM 소자의 강유전체 캐패시터 형성이 완료된 상태를 보이는 개략도로서, 트랜지스터 등의 하부구조(도시하지 않음) 형성이 완료된 반도체 기판(10) 상부에 SiO₂등으로 층간절연막(11)을 형성하고, 층간절연막(11) 상에 하부전극을 이룰 제1 Pt막(12), 강유전체막(13) 및 상부전극을 이룰 제2 Pt막(14)을 적층하고, 제2 Pt막(14), 강유전체막(13) 및 제1 Pt막(13)을 차례대로 식각하여 강유전체 캐패시터 패턴을 형성한 상태를 보이고 있다.

종래 FeRAM 소자의 강유전체 캐패시터 형성 방법은, 전술한 바와 같이 식각 방법으로 패턴을 형성하기 때문에 식각에 따른 손실이 유발된다. 즉, 하부전극을 형성하기 위하여 제1 Pt막(12)을 패터닝하는 과도식각 과정에서 도 1의 'A'와 같이 제1 Pt막(12) 하부의 층간절연막(11)이 약 2000 Å 정도까지 손실되고, 상부전극을 형성하기 위하여 제2 Pt막(12)을 패터닝하는 과도식각 과정에서 'B'와 같이 강유전체막(13)이 500 Å 정도 손실되고, 하부전극 형성을 위한 제1 Pt막(12) 식각시 경사가 생겨 강유전체막(13)과 하부전극(12)의 측벽이 85 °정도의 경사를 이루게 되며, 상부전극 형성을 위한 식각후 계속되는 강유전체막(13) 식각 및 제1 Pt막(12) 식각 과정에서 'D'와 같이 상부전극을 이루는 제2 Pt막(14)이 500 Å 정도 손실되어 상부전극의 두께가 감소하는 문제점이 발생한다.

상기와 같은 문제점을 해결하기 위한 본 발명은 식각을 이용한 캐패시터 형성 공정의 문제점을 해결할 수 있는, 전기 도금법을 이용한 캐패시터 형성 방법을 제공하는데 그 목적이 있다.

도 1은 종래 식각을 이용한 캐패시터 형성 방법의 문제점을 설명하기 위한 개략도,

도 2a 내지 도 2h는 본 발명의 실시 예에 따른 캐패시터 형성 공정 단면도.

*도면의 주요부분에 대한 도면 부호의 설명*

22, 26: Pt 씨드층 23, 27: 층간절연막

24: Pt 하부전극 25: 유전막

28: Pt 상부전극

상기와 같은 목적을 달성하기 위한 본 발명은 반도체 기판 상에 형성된 하부구조를 덮는 제1 층간절연막 상에 제1 금속 씨드층 패턴을 형성하는 제1 단계; 상기 제1 단계가 완료된 전체 구조 상에 제2 층간절연막을 형성하고, 상기 제2 층간절연막을 선택적으로 식각하여 그 하부에 상기 제1 금속 씨드층 패턴을 노출시키는 제1 개구부를 형성하는 제2 단계; 상기 제1 개구부 하부에 노출된 제1 금속 씨드층 상에 금속 도금 방법으로 제1 금속막을 증착하여 상기 제1 개구부 내에 하부전극을 형성하는 제3 단계; 상기 제3 단계가 완료된 전체 구조 상에 유전막 및 제2 금속 씨드층을 형성하는 제4 단계; 상기 제2 금속 씨드층 및 상기 유전막을 선택적으로 식각하여 제2 금속 씨드층 패턴 및 유전막 패턴을 형성하는 제5 단계; 상기 제5 단계가 완료된 전체 구조 상에 제3 층간절연막을 형성하고, 상기 제3 층간절연막을 선택적으로 식각하여 그 하부에 상기 제2 금속 씨드층을 노출시키는 제2 개구부를 형성하는 제6 단계; 및 상기 제2 개구부 하부에 노출된 상기 제2 금속 씨드층 상에 금속 도금 방법으로 제2 금속막을 선택적으로 증착하여 상기 제2 개구부 내에 상부전극을 형성하는 제7 단계를 포함하는 캐패시터 형성 방법을 제공한다.

본 발명은 식각을 이용한 캐패시터 형성 공정에 따른 문제점을 해결하기 위하여 금속 도금(ion plating) 방법을 이용하여 상부전극 및 하부전극을 형성하는데 그 특징이 있다. 즉, 캐패시터 형성을 위해 두꺼운 금속막을 직접 식각하지 않고 씨드 금속층을 이용하여 선택적으로 금속전극을 형성함으로써 미세 가공의 어려움을 극복할 수 있다.

이하 첨부된 도면 도 2a 내지 도 2h를 참조하여 본 발명의 실시 예에 따른 캐패시터 형성 방법을 설명한다.

먼저 도 2a에 도시한 바와 같이, 반도체 기판(20) 상에 형성된 하부구조(도시하지 않음)를 덮는 제1 층간절연막(21) 상에 200 Å 내지 300 Å 두께의 하부전극 형성용 제1 Pt 씨드층(22)을 형성하고, 감광막 등과 같은 식각마스크로 제1 Pt 씨드층(22)을 식각하여 하부전극 형상으로 패터닝한다.

다음으로 도 2b에 보이는 바와 같이, 전체 구조 상에 제2 층간절연막(23)을 형성하고, 상기 제2 층간절연막(23)을 선택적으로 식각하여 그 하부에 상기 제1 Pt 씨드층(22)을 노출시키는 제1 개구부(100)를 형성한다.

이어서, 상기 제1 개구부(100) 하부에 노출된 제1 Pt 씨드층(22) 상에 금속 도금 방법으로 2000 Å 이하의 Pt층을 선택적으로 증착하여 도 2c에 도시한 바와 같은 Pt 하부전극(24)을 형성한다.

다음으로 도 2d에 보이는 바와 같이, 전체 구조 상에 유전막(25) 및 상부전극 형성용 제2 Pt 씨드층(26)을 형성한다. 상기 유전막(25)은 강유전체로 형성할수도 있으며, 그 형성 방법으로는 MOD(MOD, metal organic decomposition) 또는 ALD(atomic layer deposition)을 이용한다.

이어서 도 2e에 도시한 바와 같이, 감광막 등과 같은 식각마스크로 제2 Pt 씨드층(26)을 식각하여 상부전극 형상으로 패터닝하고, 유전막(25)을 패터닝한다.

다음으로 도 2f에 보이는 바와 같이, 전체 구조 상에 제3 층간절연막(27)을 형성하고, 상기 제3 층간절연막(27)을 선택적으로 식각하여 그 하부에 상기 제2 Pt 씨드층(26)을 노출시키는 제2 개구부(200)를 도 2g와 같이 형성한다.

이어서 도 2h에 도시한 바와 같이, 상기 제2 개구부(200) 하부에 노출된 제2 Pt 씨드층(26) 상에 금속 도금 방법으로 Pt층을 선택적으로 증착하여 Pt 상부전극(28)을 형성한다.

전술한 바와 같은 본 발명의 실시 예에 따라 금속 도금 방법으로 Pt 전극을 형성함으로써 종래와 같이 감광막을 이용하여 Pt막을 식각할 경우 발생하는 폴리머에 의한 펜스(fence)의 형성을 억제할 수 있어 캐패시터 측벽을 수직 형상으로 형성할 수 있다. 또한, 제2 층간절연막(23) 및 제3 층간절연막(27)과 제1 Pt 씨드층(22)과 제2 Pt 씨드층(27) 사이의 식각 선택비로 인해 제2 층간절연막(23)과 제3 층간절연막(27)을 각각 식각하여 제1 Pt 씨드층(22)과 제2 Pt 씨드층(27)을 노출시키는 과정에서 제1 Pt 씨드층(22)과 제2 Pt 씨드층(27) 각각의 손실없이 식각을 진행할 수 있다.

이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.

상기와 같이 이루어지는 본 발명은 FeRAM 소자 제조 공정에서 용이하게 미세한 캐패시터 전극을 형성할 수 있어 소자의 집적도를 향상시킬 수 있고 결과적으로 소자의 제조 단가를 감소시킬 수 있다.

Claims (3)

1. 캐패시터 형성 방법에 있어서,

   반도체 기판 상에 형성된 하부구조를 덮는 제1 층간절연막 상에 제1 금속 씨드층 패턴을 형성하는 제1 단계;

   상기 제1 단계가 완료된 전체 구조 상에 제2 층간절연막을 형성하고, 상기 제2 층간절연막을 선택적으로 식각하여 그 하부에 상기 제1 금속 씨드층 패턴을 노출시키는 제1 개구부를 형성하는 제2 단계;

   상기 제1 개구부 하부에 노출된 제1 금속 씨드층 상에 금속 도금 방법으로 제1 금속막을 증착하여 상기 제1 개구부 내에 하부전극을 형성하는 제3 단계;

   상기 제3 단계가 완료된 전체 구조 상에 유전막 및 제2 금속 씨드층을 형성하는 제4 단계;

   상기 제2 금속 씨드층 및 상기 유전막을 선택적으로 식각하여 제2 금속 씨드층 패턴 및 유전막 패턴을 형성하는 제5 단계;

   상기 제5 단계가 완료된 전체 구조 상에 제3 층간절연막을 형성하고, 상기 제3 층간절연막을 선택적으로 식각하여 그 하부에 상기 제2 금속 씨드층을 노출시키는 제2 개구부를 형성하는 제6 단계; 및

   상기 제2 개구부 하부에 노출된 상기 제2 금속 씨드층 상에 금속 도금 방법으로 제2 금속막을 선택적으로 증착하여 상기 제2 개구부 내에 상부전극을 형성하는 제7 단계

   를 포함하는 캐패시터 형성 방법.
2. 제 1 항에 있어서,

   상기 제1 금속 씨드층, 상기 제2 금속씨드층, 상기 제1 금속막 및 상기 제2 금속막 각각을 Pt로 형성하는 것을 특징으로 하는 캐패시터 형성 방법.
3. 제 1 항 또는 제 2 항에 있어서,

   상기 유전막을 강유전체로 형성하는 것을 특징으로 하는 캐패시터 형성 방법.