KR20020003626A - 산화공정을 이용한 텅스텐 게이트 리세스 방법 - Google Patents

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Abstract

본 발명은 다마신(damascene) 공정으로 제조된 텅스텐 게이트의 상부에 자기정렬콘택(Self Aligned Contact) 베리어막을 형성하기 위해서 그 표면 일부 두께를 균일하고, 정확한 깊이로 리세스(recess)하기 위한 방법에 관한 것으로, 본 발명의 텅스텐 게이트의 리세스 방법은, 실리콘 기판 상에 다마신 공정을 이용하여 상부 표면이 노출되어진 텅스텐 게이트를 갖는 모스팻 소자를 형성하는 단계; 상기 노출된 텅스텐 게이트 표면의 일부 두께를 산화시켜서 텅스텐 산화막을 형성하는 단계; 및 상기 텅스텐 산화막을 제거하는 단계로 이루어지며, 상기 산화 공정은 N2O 플라즈마 처리 또는 O2플라즈마 처리를 이용해서 100∼500Å 두께의 텅스텐 산화막이 형성되도록 행하는 것을 특징으로 한다.

Description

산화 공정을 이용한 텅스텐 게이트 리세스 방법{METHOD FOR RECESSING W GATE USING OXIDATION PROCESS}
본 발명은 텅스텐 게이트 모스팻 소자의 제조방법에 관한 것으로, 특히, 다마신 공정으로 제조된 텅스텐 게이트의 상부에 자기정렬콘택 베리어막을 형성하기 위해서 그 표면의 일부 두께를 균일하게 리세스(recess)하는 방법에 관한 것이다.
반도체 소자의 집적도가 급격하게 증가되는 추세에서, 폴리실리콘 게이트 또는 폴리사이드 게이트로는 미세 선폭에서 요구되는 저저항값을 구현하는데 한계가 있는 바, 새로운 물질 및 구조의 게이트에 대한 개발이 필요하게 되었고, 그래서, 금속 게이트에 대한 연구 및 개발이 적극적으로 진행되고 있다.
이러한 금속 게이트는 도펀트를 사용하지 않기 때문에 폴리실리콘 게이트 및 폴리사이드 게이트에서 발생되었던 p+폴리실리콘 게이트에서의 보론 침투 현상, 게이트 공핍화에 의한 게이트 절연막의 유효 두께 증가 및 도펀트 분포 변동에 의한 문턱전압의 변화 등을 방지할 수 있고, 또한, 실리콘의 미드 밴드-갭(mid band-gap)에 위치하는 일함수 값을 갖는 금속을 사용함으로써 NMOS 및 PMOS 영역에서 동시에 사용할 수 있는 단일 게이트로서 적용할 수 있다. 여기서, 일함수 값이 실리콘의 미드 밴드-갭에 해당하는 금속으로는 텅스텐(W), 질화텅스텐(WN), 티타늄 (Ti), 질화티타늄(TiN), 몰리브덴(Mo) 및 탄탈륨(Ta) 등이 있다.
한편, 금속 게이트를 모스팻 소자의 제조에 적용할 경우, 금속 게이트의 패터닝, 즉, 식각의 어려움, 식각 및 이온주입시의 플라즈마에 의한 데미지(damage) 및 후속 공정에 의한 열적 데미지 등의 공정 상의 문제점이 유발되며, 그래서, 소자 특성이 저하되는 문제점이 있다.
따라서, 상기한 공정 상의 문제점을 해결하기 위해서, 다마신(Damascence) 공정을 이용하는 방법이 제안되었다. 이러한 다마신 공정을 이용한 금속 게이트 형성방법은 폴리실리콘 재질의 희생 게이트를 형성한 후, 층간절연막 형성, 희생 게이트의 제거, 금속막 증착 및 금속막에 대한 연마를 통해 상기 희생 게이트를 금속 게이트로 변경시키는 기술이며, 식각 공정없이 게이트를 형성할 수 있기 때문에, 식각 공정에 기인된 문제를 방지할 수 있고, 특히, 기존의 반도체 제조 공정을 그대로 이용할 수 있다는 장점이 있다.
이하에 종래 기술에 따른 다마신 공정을 이용한 금속 게이트 모스팻 소자의 제조방법을 도 1a 내지 도 1d를 참조하여 설명하도록 한다.
먼저, 도 1a에 도시된 바와 같이, 실리콘 기판(1) 상에 열산화막(2)과 폴리실리콘막(3)을 차례로 형성한 후, 이를 패터닝하여 희생 게이트(10)를 형성한다. 그런다음, 상기 결과물에 대해 저농도 이온주입 공정과, 스페이서(11) 형성 공정 및 고농도 이온주입 공정을 차례로 수행하여 상기 희생 게이트 양측의 실리콘 기판 부분에 저도핑 드레인(Lightly Doped Drain) 구조의 소오스/드레인 영역(12)을 형성한다.
다음으로, 도 1b에 도시된 바와 같이, 상기 결과물 상에 층간절연막(13)을 증착한 상태에서, 화학적기계연마(Chemical Mechanical Polishing : 이하, CMP) 공정으로 상기 층간절연막(13)을 연마하여 그 표면을 평탄화시킴과 동시에 상기 희생 게이트(10)를 노출시킨다.
그런다음, 도 1c에 도시된 바와 같이, 상기 노출된 희생 게이트를 습식 또는 건식 식각 공정으로 제거하여 후속에서 텅스텐 게이트가 형성될 영역을 한정하는 홈(14)을 형성하고, 상기 결과물 상에 균일한 두께로 게이트 절연막(15)을 형성한 후, 상기 게이트 절연막(15) 상에 상기 홈(15)이 완전히 매립될 정도의 충분한 두께로 텅스텐막(16)을 증착한다.
그리고나서, 도 1d에 도시된 바와 같이, 층간절연막이 노출될 때까지, 상기 텅스텐막(16) 및 게이트 절연막(15)을 연마하여 상기 홈(14) 내에 텅스텐 게이트 (20)를 형성하고, 이 결과로, 텅스텐 게이트(20)를 갖는 모스팻 소자를 완성한다.
그런데, 종래 기술에 따른 다마신 공정을 이용한 텅스텐 게이트 모스팻 소자의 제조방법은 그 자체로는 커다란 문제점이 없지만, 이러한 텅스텐 모스팻 소자에 대해, 후속에서 자기정렬콘택(Self Aligned Contact : 이하, SAC) 공정이 적용될경우에는 상기 텅스텐 게이트(20) 상에 SAC 베리어막이 존재하지 않는 것에 기인해서, 도 2에 도시된 바와 같이, 노광 마스크의 오정렬(mis-align)이 발생될 경우, 텅스텐 게이트(20)가 콘택홀(22)에 의해 노출되고, 이로 인하여, 상기 텅스텐 게이트(20)와 콘택 플러그(23) 사이에 전기적 쇼트(short)가 발생되는 치명적인 문제점이 발생된다.
따라서, 종래에는 텅스텐 게이트(20)를 형성한 후, 도 3a에 도시된 바와 같이, 전면 건식 식각으로 상기 텅스텐 게이트(20)의 일정 두께를 리세스(recess)하고, 그런다음, 도 3b에 도시된 바와 같이, 상기 결과물 상에 전기적 절연 특성이 우수한 질화막(25)을 증착한 상태에서, 도 3c에 도시된 바와 같이, 상기 질화막을 연마하여 상기 텅스텐 게이트(20)의 상부에 질화막 재질의 SAC 베리어막(25a)을 형성시킴으로써, 후속에서 SAC 공정의 적용이 가능하도록 만들고 있다.
그러나, 종래의 SAC 베리어막 형성 공정은 다음과 같은 문제점이 있다.
우선, 모스팻 소자의 제조 공정에서 중요한 사항 중의 하나는 게이트의 면저항(Sheet Resistance)이 일정 수준 이하로 유지되어야 하고, 그리고, 그 균일도 (Uniformity)가 우수해야 한다는 것이다.
그런데, 전면 건식 식각 공정을 행하여 텅스텐 게이트의 일정 두께를 리세스할 경우에는, 식각저지층(etch stop layer)이 없는 것에 기인하여 기판 전체에서 균일한 두께만큼씩을 리세스하기 어렵고, 특히, 식각 장비의 관리(maintenance) 조건이 불안정할 경우에는 텅스텐 게이트가 과도하게 리세스됨으로써, 상기 텅스텐게이트에서의 면저항이 한계치 이상으로 증가되는 문제점이 발생된다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 텅스텐 게이트에 대한 리세스를 보다 균일하고, 정확한 깊이로 행할 수 있는 텅스텐 게이트의 리세스 방법을 제공하는데, 그 목적이 있다.
도 1a 내지 도 1d는 종래 기술에 따른 다마신 공정을 이용한 텅스텐 게이트 모스팻 소자의 제조방법을 설명하기 위한 각 공정별 단면도.
도 2는 종래 기술에 따라 제조된 텅스텐 게이트 모스팻 소자에서의 문제점을 설명하기 위한 단면도.
도 3a 내지 도 3c는 종래 기술에 따른 자기정렬콘택 베리어막 형성방법을 설명하기 위한 각 공정별 단면도.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 산화 공정을 이용한 텅스텐 게이트 리세스 방법을 설명하기 위한 각 공정별 단면도.
도 5는 본 발명의 실시예에 따라 리세스된 텅스텐 게이트의 상부에 자기정렬콘택 베리어막이 형성된 상태를 보여주는 단면도.
도 6a는 폴리실리콘/티타늄질화막/텅스텐막으로 구성된 평판 웨이퍼에 대해 N2O 플라즈마 처리한 결과를 보여주는 투과전자현미경 사진.
도 6b는 폴리실리콘/티타늄질화막/텅스텐막으로 구성된 평판 웨이퍼에 대해 UV-오존 처리한 결과를 보여주는 투과전자현미경 사진.
도 7은 N2O 플라즈마 산화 처리 시간에 대한 텅스텐 산화막의 두께 변화를 보여주는 그래프.
(도면의 주요 부분에 대한 부호의 설명)
1 : 실리콘 기판 13 : 제1층간절연막
20 : 텅스텐 게이트 22 : 콘택홀
25 : 질화막 25a : 자기정렬콘택 베리어막
30 : 텅스텐 산화막
상기와 같은 목적을 달성하기 위한 본 발명의 텅스텐 게이트의 리세스 방법은, 실리콘 기판 상에 다마신 공정을 이용하여 상부 표면이 노출되어진 텅스텐 게이트를 갖는 모스팻 소자를 형성하는 단계; 상기 노출된 텅스텐 게이트 표면의 일부 두께를 산화시켜서 텅스텐 산화막을 형성하는 단계; 및 상기 텅스텐 산화막을 제거하는 단계로 이루어지는 것을 특징으로 한다.
여기서, 상기 산화 공정은 N2O 플라즈마 처리 또는 O2플라즈마 처리를 이용해서 100∼500Å 두께의 텅스텐 산화막이 형성되도록 행하는 것을 특징으로 한다.
본 발명에 따르면, N2O 플라즈마 처리를 이용해서 텅스텐 게이트 표면의 일정 두께만큼을 균일하게 산화시킨 후, 이 결과로 얻어진 텅스텐 산화막만을 선택적으로 제거함으로써, 상기 텅스텐 게이트에 대한 리세스를 보다 신뢰성있게 행할 수 있다.
(실시예)
이하, 첨부된 도면에 의거하여 본 발명의 바람직한 실시예를 보다 상세하게 설명하도록 한다.
도 4a 내지 도 4c는 본 발명의 실시예에 따른 텅스텐 게이트의 리세스 방법을 설명하기 위한 각 공정별 단면도이다. 여기서, 도 1a 내지 도 1d와 동일한 부분은 동일한 도면부호로 나타낸다.
먼저, 종래와 동일하게 다마신 공정을 이용한 텅스텐 게이트 모스팻 소자의 제조 공정을 수행하는 것에 의해서, 도 4a에 도시된 바와 같이, 텅스텐 게이트(20)의 상부 표면이 노출된 텅스텐 게이트 모스팻 소자를 형성한다.
그런다음, 도 4b에 도시된 바와 같이, 노출된 텅스텐 게이트(20)의 표면 일부 두께를 산화시키고, 이 결과로, 100∼500Å 두께의 텅스텐 산화막(WO3: 30)을 형성한다. 이때, 상기 텅스텐 게이트(20)에 대한 산화 공정은 N2O 플라즈마 처리로 행하며, 상기 N2O 플라즈마 처리 대신에 O2플라즈마 처리를 행하는 것도 가능하다. 또한, 상기 플라즈마 처리 시간은 소망하는 두께의 텅스텐 산화막이 형성될 때까지의 시간으로 행한다.
자세하게, 도 6a 및 도 6b는 폴리실리콘(poly-Si), 티타늄질화(TiN) 및 텅스텐(W)으로 구성된 평판 웨이퍼에 대해 산화 공정을 행한 결과를 보여주는 투과전자현미경(TEM) 사진으로서, 상기 도 5a는 온도가 400℃. N2O 유량이 2,000 sccm, 압력이 2.5 Torr, 그리고, 파워가 100W인 공정 조건에서 120초 동안 N2O 플라즈마 처리한 결과를 보여주는 사진이고, 도 5b는 400℃에서 10분 동안 UV 오존(UV-O3) 처리한 결과를 보여주는 사진이다.
먼저, 도 6a에 도시된 바와 같이, N2O 플라즈마 처리를 행한 경우, 텅스텐의 표면에 대략 150Å의 텅스텐 산화막(WO3)이 균일하게 형성되었음을 볼 수 있고, 이 결과로부터, 웨이퍼 전체에서 상기 텅스텐 산화막의 두께 균일도가 양호함을 알 수 있다.
반면, 도 6b에 도시된 바와 같이, UV-오존 처리를 행한 경우, 텅스텐의 표면에 텅스텐 산화막이 형성되었지만, 그 산화 속도가 너무 빨라서 과도한 텅스텐 산화막이 형성되었음을 볼 수 있고, 이 결과로부터 웨이퍼 전체에서 상기 텅스텐 산화막의 두께 균일도가 도 5a의 경우 보다 떨어짐을 알 수 있다.
또한, 도 7은 N2O 플라즈마 처리 시간에 따른 텅스텐 산화막의 두께 변화를 보여주는 그래프로서, 보여지는 바와 같이, N2O 플라즈마 처리 시간과 텅스텐 산화막의 두께는 비례 관계에 있으며, 따라서, 상기 텅스텐 산화막의 두께는 N2O 플라즈마 처리 시간을 조절하는 것에 조절 가능함을 알 수 있다.
그러므로, 본 발명의 실시예에서는 N2O 플라즈마 처리, 또는, O2플라즈마 처리를 통해 산화 공정을 행하고, 그 처리 시간은 소망하는 두께의 텅스텐 산화막이 얻어지는 시간으로 설정한다.
계속해서, 도 4c에 도시된 바와 같이, 공지된 건식 또는 습식 식각 공정을 수행하여 상기 텅스텐 산화막을 선택적으로 제거한다. 이때, 상기 텅스텐 산화막은, 전술한 바와 같이, N2O 플라즈마 처리가 행해진 것에 의해서 그 두께가 균일하므로, 이러한 텅스텐 산화막의 제거 결과, 텅스텐 게이트(20)는 균일한 두께만큼이 리세스된다.
따라서, 텅스텐 게이트(20)에 대한 리세스 공정에 대한 신뢰성을 확보할 수 있는 바, 텅스텐 게이트의 면저항과 균일도를 확보할 수 있고, 그래서, 소자 특성을 확보할 수 있다.
이후, 도 5에 도시된 바와 같이, 리세스된 텅스텐 게이트(20) 상부 및 제1층간절연막(13) 상에 전기적 절연 특성이 우수한 질화막을 증착하고, 그런다음, 상기 질화막을 연마하여 상기 텅스텐 게이트 상부에 SAC 베리어막(25a)을 형성함으로써, 후속에서 SAC 공정의 적용이 가능한 텅스텐 게이트 모스팻 소자를 완성한다.
이상에서와 같이, 본 발명은 N2O 플라즈마 산화 공정을 수행하여 텅스텐 게이트의 상부면 일부 두께를 균일하게 산화시키고, 이러한 산화 공정을 통해 얻어진 텅스텐 산화막을 선택적으로 제거함으로써, 균일하게 텅스텐 게이트를 리세스할 수 있으며, 그래서, 상기 텅스텐 게이트의 면저항 증가 및 과도 리세스를 방지할 수 있는 것에 기인하여, 그 특성을 향상시킬 수 있다.
기타, 본 발명은 그 요지를 일탈하지 않는 범위에서 다양하게 변경하여 실시할 수 있다.

Claims (3)

  1. 실리콘 기판 상에 다마신 공정을 이용하여 상부 표면이 노출되어진 텅스텐 게이트를 갖는 모스팻 소자를 형성하는 단계;
    상기 노출된 텅스텐 게이트 표면의 일부 두께를 산화시켜서 텅스텐 산화막을 형성하는 단계; 및
    상기 텅스텐 산화막을 제거하는 단계로 이루어지는 것을 특징으로 하는 텅스텐 게이트의 리세스 방법.
  2. 제 1 항에 있어서, 상기 텅스텐 게이트의 산화는,
    N2O 플라즈마 처리 또는 O2플라즈마 처리로 행하는 것을 특징으로 하는 텅스텐 게이트 리세스 방법.
  3. 제 1 항에 있어서, 상기 텅스텐 산화막은 100∼500Å 두께로 형성하는 것을 특징으로 하는 텅스텐 게이트 리세스 방법.
KR1020000034322A 2000-06-21 2000-06-21 산화공정을 이용한 텅스텐 게이트 리세스 방법 KR100333373B1 (ko)

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