KR20020002957A - Method for manufacturing semiconductor device - Google Patents

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Abstract

PURPOSE: A method for fabricating a semiconductor device is provided to prevent a damage of a semiconductor device due to an over-etch process by forming an etch stop layer on unit elements such as a word line, a bit line, and a capacitor. CONSTITUTION: The first nitride layer(33), the first interlayer insulating layer(34), and the first photoresist layer are formed sequentially on a semiconductor substrate(31) including a multitude of word line(32). The first photoresist layer is removed from a bit line contact hole formation portion by performing an exposure process and a development process. A bit line contact is formed by the first nitride layer(33) and the first interlayer insulating layer(34). A conductive layer and the second photoresist layer are formed on the first interlayer insulating layer(34). A bit line(35) is formed by etching selectively the conductive layer. The second nitride layer and the third photoresist layer are formed on the first interlayer insulating layer(34). A bit line nitride layer(36) is formed by etching selectively the second nitride layer. The second interlayer insulating layer(37) and the fourth photoresist layer are formed on the first interlayer insulating layer(34). A capacitor contact hole is formed by etching selectively the second interlayer insulating layer(37), the first interlayer insulating layer(34), and the second nitride layer(33). A capacitor(38) is formed on the capacitor contact hole and the second interlayer insulating layer(37). The third nitride layer and the sixth photoresist layer are formed on the second interlayer insulating layer(37). A capacitor nitride layer(39) is formed by etching selectively the third nitride layer.

Description

반도체 소자의 제조 방법{Method for manufacturing semiconductor device}Method for manufacturing semiconductor device

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 단위 소자 표면상에 식각 정지막을 형성하여 소자의 수율 및 신뢰성을 향상시키는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a method for manufacturing a semiconductor device in which an etch stop layer is formed on a surface of a unit device to improve yield and reliability of the device.

일반적으로 DRAM(Dynamic Random Access Memory)은 수많은 스위칭동작을 하는 트랜지스터와 정보를 전하의 형태로 보관하는 커패시터로 구성되는 단위 셀(Cell)로 이루어지며, 상기 커패시터에 보관된 전하의 상태로써 정보를 기억하는 특징을 갖는다.In general, DRAM (Dynamic Random Access Memory) is composed of a unit cell (cell) consisting of a transistor that performs a number of switching operations and a capacitor that stores information in the form of charge, and stores information as a state of charge stored in the capacitor It is characterized by.

종래의 반도체 소자의 제조 방법은 DRAM 제조 방법으로써 도 1a에서와 같이, 다수의 워드 라인(12)들이 일 방향으로 배열되어 형성된 반도체 기판(11)상에 제 1 층간 절연막(13)과 제 1 감광막(도시하지 않음)을 순차적으로 형성한다.A conventional semiconductor device manufacturing method is a DRAM manufacturing method, as shown in FIG. 1A, a first interlayer insulating layer 13 and a first photosensitive film on a semiconductor substrate 11 formed by arranging a plurality of word lines 12 in one direction. (Not shown) are formed sequentially.

그리고, 상기 제 1 감광막을 비트 라인 콘택홀이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 제 1 층간 절연막(13)을 선택적으로 식각하여 비트 라인 콘택홀을 형성한 다음, 상기 제 1 감광막을 제거한다.And selectively exposing and developing the first photoresist film so as to be removed only at a portion where a bit line contact hole is to be formed, and then selectively selecting the first interlayer insulating layer 13 using the selectively exposed and developed first photoresist film as a mask. After etching to form a bit line contact hole, the first photoresist layer is removed.

도 1b에서와 같이, 상기 비트 라인 콘택홀을 포함한 제 1 층간 절연막(13)상에 비트 라인 형성용 도전층과 제 2 감광막(도시하지 않음)을 순차적으로 형성한다.As shown in FIG. 1B, a bit line forming conductive layer and a second photosensitive film (not shown) are sequentially formed on the first interlayer insulating layer 13 including the bit line contact hole.

그리고, 상기 제 2 감광막을 비트 라인이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로 상기 비트 라인 형성용 도전층을 선택적으로 식각하여 비트 라인(14)을 형성한 다음, 상기 제 3 감광막을 제거한다.And selectively exposing and developing the second photoresist film so as to remain only in a portion where a bit line is to be formed, and selectively etching the bit line forming conductive layer using the selectively exposed and developed second photoresist film as a mask. (14) is formed, and then the third photosensitive film is removed.

여기서, 상기 비트 라인(14)을 상기 워드 라인(12)과 수직 방향으로 배열되어 형성한다.Here, the bit line 14 is formed to be arranged in a vertical direction with the word line 12.

도 1c에서와 같이, 상기 비트 라인(14)을 포함한 제 1 층간 절연막(13)상에제 2 층간 절연막(15)과 제 3 감광막(도시하지 않음)을 순차적으로 형성한다.As shown in FIG. 1C, a second interlayer insulating layer 15 and a third photosensitive layer (not shown) are sequentially formed on the first interlayer insulating layer 13 including the bit line 14.

그리고, 상기 제 3 감광막을 캐패시터 콘택홀이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 3 감광막을 마스크로 상기 제 2 층간 절연막(15)과 제 1 층간 절연막(13)을 선택적으로 식각하여 캐패시터 콘택홀을 형성한 다음, 상기 제 3 감광막을 제거한다.And selectively exposing and developing the third photoresist film so as to be removed only at a portion where a capacitor contact hole is to be formed, and then between the second interlayer insulating film 15 and the first layer using the selectively exposed and developed third photoresist film as a mask. The insulating layer 13 is selectively etched to form a capacitor contact hole, and then the third photoresist layer is removed.

도 1d에서와 같이, 상기 캐패시터 콘택홀을 포함하여 상기 제 2 층간 절연막(15)상에 하부 전극 형성용 도전층, 유전층, 상부 전극 형성용 도전층 및 제 4 감광막을 순차적으로 형성한다.As shown in FIG. 1D, the lower electrode forming conductive layer, the dielectric layer, the upper electrode forming conductive layer, and the fourth photosensitive film are sequentially formed on the second interlayer insulating layer 15 including the capacitor contact hole.

그리고, 상기 제 4 감광막을 캐패시터가 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 4 감광막을 마스크로 상기 상부 전극 형성용 도전층, 유전층 및 하부 전극 형성용 도전층을 선택적으로 식각하여 캐패시터(16)를 형성한 다음, 상기 제 4 감광막을 제거한다.And selectively exposing and developing the fourth photoresist film so as to remain only at the site where the capacitor is to be formed, and then using the selectively exposed and developed fourth photoresist as a mask, the conductive layer for forming the upper electrode, the dielectric layer, and the lower electrode. The layer is selectively etched to form the capacitor 16, and then the fourth photoresist film is removed.

그 후 공정에서 상기 워드 라인(12), 비트 라인(14) 및 캐패시터(16)에 각각 전기적으로 연결될 상부 금속 배선 콘택홀 형성 공정을 진행한다.Thereafter, the upper metal wiring contact hole forming process to be electrically connected to the word line 12, the bit line 14, and the capacitor 16 is performed in the process.

여기서 상기 상부 금속 배선 콘택홀 형성 공정에 있어서, 20000Å 두께의 콘택 식각 공정을 C2F6/C4F8의 베이스(Base), 10000Å/min 및 50%인 공정 조건으로 식각하는 경우 60초 동안의 과도 식각 공정이 진행되어 상기 금속 배선과 전기적으로 연결되는 워드 라인과 같은 하부 단위 소자에 플라즈마(Plasma) 유도 손상이 발생된다.In the upper metal wiring contact hole forming process, a contact etching process having a thickness of 20000 μs is etched for 60 seconds when the substrate is etched at a process condition of 10000 μs / min and 50% of C 2 F 6 / C 4 F 8 . As a result of the excessive etching process, plasma induced damage is generated on the lower unit elements such as word lines electrically connected to the metal lines.

그러나 종래의 반도체 소자의 제조 방법은 반도체 기판과 워드 라인, 비트 라인 및 캐패시터와 같은 단위 소자와 상부 금속 배선을 전기적으로 연결하는 상부 금속 배선 콘택홀 형성 공정 시 과도 식각에 의해 반도체 기판과 하부 단위 소자에 유도 손상이 발생되기 때문에 소자의 수율 및 신뢰성을 저하시키는 문제점이 있었다.However, the conventional method of manufacturing a semiconductor device is a semiconductor substrate and a lower unit device due to the excessive etching during the upper metal wiring contact hole forming process that electrically connects the semiconductor substrate and the unit devices such as word lines, bit lines and capacitors and the upper metal wiring. Since induced damage occurs, there is a problem of lowering the yield and reliability of the device.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 반도체 기판과 워드 라인, 비트 라인 및 캐패시터와 같은 단위 소자 표면상에 식각 정지막을 형성하여 상부 금속 배선 콘택홀 형성 공정 시 과도 식각으로 발생되는 반도체 기판과 하부 단위 소자의 유도 손상을 방지하는 반도체 소자의 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made to solve the above-mentioned problems. The semiconductor substrate is formed by an over-etching process in the process of forming an upper metal wiring contact hole by forming an etch stop layer on the surface of a semiconductor device and unit devices such as word lines, bit lines, and capacitors. It is an object of the present invention to provide a method for manufacturing a semiconductor device that prevents induced damage to the lower unit device.

도 1a 내지 도 1c는 종래의 반도체 소자의 제조 방법을 나타낸 공정 단면도1A to 1C are cross-sectional views illustrating a method of manufacturing a conventional semiconductor device.

도 2a 내지 도 2d는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도2A through 2D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>

31: 반도체 기판 32: 워드 라인31: semiconductor substrate 32: word line

33: 제 1 질화막 34: 제 1 층간 절연막33: first nitride film 34: first interlayer insulating film

35: 비트 라인 36: 비트 라인 질화막35: bit line 36: bit line nitride film

37: 제 2 층간 절연막 38: 캐패시터37: second interlayer insulating film 38: capacitor

39: 캐패시터 질화막39: capacitor nitride film

본 발명의 반도체 소자의 제조 방법은 다수의 워드 라인들이 일 방향으로 배열되어 형성된 기판상에 제 1 식각 정지막을 형성하는 단계, 상기 제 1 식각 정지막상에 비트 라인 콘택홀을 갖는 제 1 층간 절연막을 형성하는 단계, 상기 비트 라인 콘택홀과 상기 비트 라인 콘택홀과 인접한 제 1 층간 절연막상에 비트 라인을 형성하는 단계, 상기 비트 라인 표면상에 제 2 식각 정지막을 형성하는 단계, 상기 제 2 식각 정지막과 제 1 층간 절연막상에 제 2 층간 절연막을 형성하는 단계, 상기 제 1, 제 2 층간 절연막과 제 1 식각 정지막을 선택 식각하여 캐패시터콘택홀을 형성하는 단계, 상기 캐패시터 콘택홀과 상기 캐패시터 콘택홀과 인접한 제 2 층간절연막상에 캐패시터를 형성하는 단계 및 상기 캐패시터 표면상에 제 3 식각 정지막을 형성하는 단계를 포함하여 이루어짐을 특징으로 한다.A method of manufacturing a semiconductor device of the present invention includes forming a first etch stop layer on a substrate formed by arranging a plurality of word lines in one direction, and forming a first interlayer insulating layer having a bit line contact hole on the first etch stop layer. Forming a bit line on the bit line contact hole and a first interlayer insulating layer adjacent to the bit line contact hole, forming a second etch stop layer on the bit line surface, and forming the second etch stop Forming a second interlayer insulating film on the film and the first interlayer insulating film, selectively etching the first and second interlayer insulating films and the first etch stop layer to form a capacitor contact hole, and the capacitor contact hole and the capacitor contact Forming a capacitor on a second interlayer dielectric film adjacent to the hole and forming a third etch stop layer on the capacitor surface; It is characterized by that.

상기와 같은 본 발명에 따른 반도체 소자의 제조 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.When described in detail with reference to the accompanying drawings a preferred embodiment of the method for manufacturing a semiconductor device according to the present invention as follows.

도 2a 내지 도 2d는 본 발명의 실시 예에 따른 반도체 소자의 제조 방법을 나타낸 공정 단면도이다.2A through 2D are cross-sectional views illustrating a method of manufacturing a semiconductor device in accordance with an embodiment of the present invention.

본 발명의 실시 예에 따른 반도체 소자의 제조 방법은 DRAM 제조 방법으로써 도 2a에서와 같이, 다수의 워드 라인(Word line)(32)들이 일 방향으로 배열되어 형성된 반도체 기판(31)상에 제 1 질화막(33), 제 1 층간 절연막(34) 및 제 1 감광막(도시하지 않음)을 순차적으로 형성한다.A method of manufacturing a semiconductor device according to an embodiment of the present invention is a DRAM manufacturing method, as shown in FIG. 2A, on a semiconductor substrate 31 formed by arranging a plurality of word lines 32 in one direction. The nitride film 33, the first interlayer insulating film 34, and the first photosensitive film (not shown) are sequentially formed.

여기서, 상기 제 1 질화막(33)을 10 ∼ 10000Å의 두께로 형성한다.Here, the first nitride film 33 is formed to a thickness of 10 to 10000 GPa.

그리고, 상기 제 1 감광막을 비트 라인(Bit line) 콘택홀이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막을 마스크로 상기 제 1 질화막(33)과 제 1 층간 절연막(34)을 선택적으로 식각하여 비트 라인 콘택홀을 형성한 다음, 상기 제 1 감광막을 제거한다.After selectively exposing and developing the first photoresist film so as to be removed only at a portion where a bit line contact hole is to be formed, the first nitride film 33 using the selectively exposed and developed first photoresist film as a mask. And the first interlayer insulating film 34 are selectively etched to form bit line contact holes, and then the first photoresist film is removed.

도 2b에서와 같이, 상기 비트 라인 콘택홀을 포함한 제 1 층간 절연막(34)상에 비트 라인 형성용 도전층과 제 2 감광막(도시하지 않음)을 순차적으로 형성한다.As shown in FIG. 2B, a bit line forming conductive layer and a second photosensitive layer (not shown) are sequentially formed on the first interlayer insulating layer 34 including the bit line contact hole.

그리고, 상기 제 2 감광막을 비트 라인이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막을 마스크로상기 비트 라인 형성용 도전층을 선택적으로 식각하여 비트 라인(35)을 형성한 다음, 상기 제 3 감광막을 제거한다.And selectively exposing and developing the second photoresist film so as to remain only at the portion where the bit line is to be formed, and selectively etching the bit line forming conductive layer using the selectively exposed and developed second photoresist film as a mask. 35 is formed, and then the third photosensitive film is removed.

여기서, 상기 비트 라인(35)을 상기 워드 라인(32)과 수직 방향으로 배열되어 형성한다.Here, the bit line 35 is formed to be aligned with the word line 32 in a vertical direction.

도 2c에서와 같이, 상기 비트 라인(35)을 포함한 제 1 층간 절연막(34)상에 제 2 질화막과 제 3 감광막(도시하지 않음)을 순차적으로 형성한다.As shown in FIG. 2C, a second nitride film and a third photosensitive film (not shown) are sequentially formed on the first interlayer insulating film 34 including the bit line 35.

여기서, 상기 제 2 질화막을 10 ∼ 10000Å의 두께로 형성한다.Here, the second nitride film is formed to a thickness of 10 to 10000 Pa.

그리고, 상기 제 3 감광막을 상기 비트 라인 질화막이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 3 감광막을 마스크로 상기 제 2 질화막을 선택적으로 식각하여 비트 라인 질화막(36)을 형성한 다음, 상기 제 3 감광막을 제거한다.And selectively exposing and developing the third photoresist film so as to remain only at a portion where the bit line nitride film is to be formed, and then selectively etching the second nitride film using the selectively exposed and developed third photoresist film as a mask to form a bit line nitride film. 36 is formed, and then the third photosensitive film is removed.

이어, 상기 비트 라인 질화막(36)을 포함한 제 1 층간 절연막(34)상에 제 2 층간 절연막(37)과 제 4 감광막(도시하지 않음)을 순차적으로 형성한다.Subsequently, a second interlayer insulating film 37 and a fourth photosensitive film (not shown) are sequentially formed on the first interlayer insulating film 34 including the bit line nitride film 36.

그리고, 상기 제 4 감광막을 캐패시터 콘택홀이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 4 감광막을 마스크로 상기 제 2 층간 절연막(37), 제 1 층간 절연막(34) 및 제 2 질화막(33)을 선택적으로 식각하여 캐패시터 콘택홀을 형성한 다음, 상기 제 4 감광막을 제거한다.And selectively exposing and developing the fourth photoresist film so as to be removed only at a portion where a capacitor contact hole is to be formed, and then using the selectively exposed and developed fourth photoresist film as a mask, the second interlayer insulating film 37 and the first interlayer. The insulating layer 34 and the second nitride layer 33 are selectively etched to form a capacitor contact hole, and then the fourth photoresist layer is removed.

도 2d에서와 같이, 상기 캐패시터 콘택홀을 포함하여 상기 제 2 층간 절연막(37)상에 하부 전극 형성용 도전층, 유전층, 상부 전극 형성용 도전층 및 제5 감광막을 순차적으로 형성한다.As shown in FIG. 2D, the lower electrode forming conductive layer, the dielectric layer, the upper electrode forming conductive layer, and the fifth photosensitive film are sequentially formed on the second interlayer insulating layer 37 including the capacitor contact hole.

그리고, 상기 제 5 감광막을 캐패시터가 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 5 감광막을 마스크로 상기 상부 전극 형성용 도전층, 유전층 및 하부 전극 형성용 도전층을 선택적으로 식각하여 캐패시터(38)를 형성한 다음, 상기 제 5 감광막을 제거한다.And selectively exposing and developing the fifth photoresist film so as to remain only at the site where the capacitor is to be formed, and then using the selectively exposed and developed fifth photoresist mask as a mask, the conductive layer for forming the upper electrode, the dielectric layer, and the lower electrode. The layer is selectively etched to form the capacitor 38, and then the fifth photoresist film is removed.

이어, 상기 캐패시터(38)를 포함한 제 2 층간 절연막(37)상에 제 3 질화막과 제 6 감광막(도시하지 않음)을 순차적으로 형성한다.Subsequently, a third nitride film and a sixth photosensitive film (not shown) are sequentially formed on the second interlayer insulating film 37 including the capacitor 38.

여기서, 상기 제 3 질화막을 10 ∼ 10000Å의 두께로 형성한다.Here, the third nitride film is formed to a thickness of 10 to 10000 Pa.

그리고, 상기 제 6 감광막을 상기 캐패시터 질화막이 형성될 부위에만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 6 감광막을 마스크로 상기 제 3 질화막을 선택적으로 식각하여 캐패시터 질화막(39)을 형성한 다음, 상기 제 6 감광막을 제거한다.After selectively exposing and developing the sixth photoresist film so as to remain only at a portion where the capacitor nitride film is to be formed, the third nitride film is selectively etched using the selectively exposed and developed sixth photoresist mask to form a capacitor nitride film 39. ), And then the sixth photosensitive film is removed.

그 후 공정에서 상기 워드 라인(32), 비트 라인(35) 및 캐패시터(38)에 각각 전기적으로 연결될 상부 금속 배선 콘택홀 형성 공정을 진행한다.Thereafter, the process of forming the upper metal wiring contact hole to be electrically connected to the word line 32, the bit line 35, and the capacitor 38, respectively.

여기서 상기 상부 금속 배선 콘택홀 형성 공정에 있어서, 20000Å 두께의 콘택 식각 공정을 C2F6/C4F8의 베이스(Base), 10000Å/min 및 50%인 공정 조건으로 식각하는 경우 상기 워드 라인과 같은 하부 단위 소자에 3000Å의 질화막을 형성하는 경우 20000Å의 주식각과 CH2F2/C2HF5를 주 식각 가스로 10000Å의 과도 식각이 진행되는 동안 상기 질화막은 1500Å만 손실되기 때문에 상기 하부 단위 소자의 플라즈마 유도 손상이 발생되지 않는다.Wherein said word lines when said in the upper metal wiring contact hole forming step, etching the contact etch process of 20000Å thick as C 2 F 6 / C 4 F 8 in the base (Base), 10000Å / min and 50% in the process conditions In the case of forming a nitride film of 3000 μs in a lower unit device such as a nitride film of 20000 μs and a transient etching of 10000 μs with CH 2 F 2 / C 2 HF 5 as the main etching gas, only 1500 μm of the nitride film is lost. No plasma induced damage of the device occurs.

본 발명의 반도체 소자의 제조 방법은 반도체 기판과 워드 라인, 비트 라인 및 캐패시터와 같은 단위 소자 표면상에 식각 정지막을 형성하므로, 반도체 기판과 워드 라인, 비트 라인 및 캐패시터와 같은 단위 소자와 상부 금속 배선을 전기적으로 연결하는 상부 금속 배선 콘택홀 형성 공정 시 과도 식각으로 발생되는 반도체 기판과 하부 단위 소자의 유도 손상을 방지하여 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.In the method of manufacturing a semiconductor device of the present invention, since an etch stop film is formed on a semiconductor substrate and surface of unit devices such as word lines, bit lines, and capacitors, unit devices such as semiconductor substrates, word lines, bit lines, and capacitors, and upper metal wirings are formed. In the process of forming the upper metal wiring contact hole for electrically connecting the circuits, the semiconductor substrate and the lower unit device are prevented from being induced by excessive etching, thereby improving the yield and reliability of the device.

Claims (4)

기판을 마련하는 단계;Preparing a substrate; 상기 기판 상측에 각각 그 표면상에 식각 정지막을 구비하는 다수개의 단위 소자들을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.And forming a plurality of unit devices each having an etch stop layer on a surface thereof on the substrate. 제 1 항에 있어서,The method of claim 1, 여기서, 상기 식각 정지막을 10 ∼ 10000Å 두께의 질화막으로 형성함을 특징으로 하는 반도체 소자의 제조 방법.Here, the etching stop film is a semiconductor device manufacturing method, characterized in that formed by a nitride film of 10 to 10000 ∼ thickness. 다수의 워드 라인들이 일 방향으로 배열되어 형성된 기판상에 제 1 식각 정지막을 형성하는 단계;Forming a first etch stop layer on a substrate on which word lines are arranged in one direction; 상기 제 1 식각 정지막상에 비트 라인 콘택홀을 갖는 제 1 층간 절연막을 형성하는 단계;Forming a first interlayer insulating layer having a bit line contact hole on the first etch stop layer; 상기 비트 라인 콘택홀과 상기 비트 라인 콘택홀과 인접한 제 1 층간 절연막상에 비트 라인을 형성하는 단계;Forming a bit line on the bit line contact hole and a first interlayer insulating layer adjacent to the bit line contact hole; 상기 비트 라인 표면상에 제 2 식각 정지막을 형성하는 단계;Forming a second etch stop layer on the bit line surface; 상기 제 2 식각 정지막과 제 1 층간 절연막상에 제 2 층간 절연막을 형성하는 단계;Forming a second interlayer insulating layer on the second etch stop layer and the first interlayer insulating layer; 상기 제 1, 제 2 층간 절연막과 제 1 식각 정지막을 선택 식각하여 캐패시터콘택홀을 형성하는 단계;Selectively etching the first and second interlayer insulating layers and the first etch stop layer to form a capacitor contact hole; 상기 캐패시터 콘택홀과 상기 캐패시터 콘택홀과 인접한 제 2 층간 절연막상에 캐패시터를 형성하는 단계;Forming a capacitor on the capacitor contact hole and a second interlayer insulating layer adjacent to the capacitor contact hole; 상기 캐패시터 표면상에 제 3 식각 정지막을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 제조 방법.And forming a third etch stop layer on the surface of the capacitor. 제 3 항에 있어서,The method of claim 3, wherein 상기 각 제 1, 제 2, 제 3 식각 정지막을 10 ∼ 10000Å 두께의 질화막으로 형성함을 특징으로 하는 반도체 소자의 제조 방법.Wherein each of the first, second, and third etch stop films is formed of a nitride film having a thickness of 10 to 10000 GPa.
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