KR20040008399A - Method for forming a fuse of semiconductor device - Google Patents

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Abstract

PURPOSE: A method for forming a fuse of a semiconductor device is provided to be capable of preventing a plate electrode from being punched, by using a tungsten layer as an etching stop layer. CONSTITUTION: After the first and second interlayer dielectric(33,35) are sequentially formed at the upper portion of a semiconductor substrate(31), a plate electrode(37) is formed at the upper portion of the resultant structure. A plurality of tungsten patterns(39) are formed at the predetermined portions of the plate electrode. The third interlayer dielectric(43) is formed on the entire surface of the resultant structure. After a plurality of contact holes are formed at the third interlayer dielectric for exposing each tungsten pattern, metal lines(45) are formed at the inner portion of the contact holes.

Description

반도체 소자의 퓨즈 형성 방법{Method for forming a fuse of semiconductor device}Method for forming a fuse of semiconductor device

본 발명은 반도체 소자의 퓨즈(Fuse) 형성 방법에 관한 것으로, 특히 금속배선용 콘택홀이 형성될 부위의 플레이트(Plate)전극 상에 식각 방지막 역할의 텅스텐(W)층을 형성하여 소자의 수율 및 신뢰성을 향상시키는 반도체 소자의 퓨즈 형성방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a fuse of a semiconductor device. In particular, a tungsten (W) layer serving as an etch stop layer is formed on a plate electrode of a portion where a metal wiring contact hole is to be formed. It relates to a method of forming a fuse of a semiconductor device to improve the.

DRAM(Dynamic Random Access Memory) 디자인 룰(Design rule)이 작아짐에 따라 컵(Cup) 구조의 캐패시터가 형성되고, 캐패시턴스의 확보를 위하여 캐패시터의 높이가 점점 높아지고 있는 추세이다.As the DRAM (Dynamic Random Access Memory) design rule becomes smaller, a capacitor having a cup structure is formed, and the height of the capacitor is gradually increasing to secure the capacitance.

또한, 캐패시터 하부의 게이트는 퓨즈의 리페어(Repair) 식각 공정 시 그 식각 깊이가 깊어 퓨즈로 사용하기 힘들기 때문에 게이트 대신에 캐패시터의 플레이트전극을 퓨즈로 사용하는 추세이다.In addition, since the gate of the capacitor is difficult to be used as a fuse during the repair etching process of the fuse because the etching depth is deep, the plate electrode of the capacitor is used as a fuse instead of the gate.

도 1a와 도 1b는 종래 기술에 따른 반도체 소자의 퓨즈 형성 방법을 도시한 단면도이다.1A and 1B are cross-sectional views illustrating a fuse forming method of a semiconductor device according to the prior art.

도 1a를 참조하면, DRAM 셀(Cell) 형성 공정과 동일한 공정 순서로 주변부에 퓨즈를 형성하는 공정에 있어서, 반도체 기판(11) 상에 제 1, 제 2 층간 절연막(13,35)을 형성한다.Referring to FIG. 1A, the first and second interlayer insulating layers 13 and 35 are formed on the semiconductor substrate 11 in the process of forming fuses in the periphery in the same process order as the DRAM cell forming process. .

그리고, 상기 DRAM 셀에 캐패시터 형성 공정으로 상기 주변부의 퓨즈 형성 영역에서 상기 제 2 층간 절연막(15) 상에 퓨즈 역할을 하는 캐패시터의 플레이트전극(17)을 형성한다.In the DRAM cell, a capacitor forming process forms a plate electrode 17 of a capacitor serving as a fuse on the second interlayer insulating layer 15 in the fuse forming region of the peripheral portion.

도 1b를 참조하면, 상기 플레이트전극(17) 상에 제 3 층간 절연막(19)을 형성한다.Referring to FIG. 1B, a third interlayer insulating layer 19 is formed on the plate electrode 17.

그리고, 금속배선 콘택용 마스크를 사용한 사진식각 공정으로 상기 제 3 층간 절연막(19)을 식각하여 금속배선용 콘택홀을 형성한다. 이때, 상기 제 3 층간 절연막(19)의 두께가 크기 때문에 상기 식각 공정 시 상기 플레이트전극(17)이 식각되고 상기 제 2 층간 절연막(15) 상부부위도 식각된다.The third interlayer insulating layer 19 is etched by a photolithography process using a metal wiring contact mask to form a metal wiring contact hole. At this time, since the thickness of the third interlayer insulating layer 19 is large, the plate electrode 17 is etched during the etching process, and the upper portion of the second interlayer insulating layer 15 is also etched.

이어, 상기 금속배선용 콘택홀을 포함한 제 3 층간 절연막(19) 상에 알루미늄(Al)층을 형성한다.Next, an aluminum (Al) layer is formed on the third interlayer insulating layer 19 including the metal wiring contact hole.

그리고, 금속배선용 마스크를 사용한 사진식각 공정으로 상기 알루미늄층을 식각하여 금속배선(21)을 형성한다.Then, the aluminum layer is etched by the photolithography process using the mask for metal wiring to form the metal wiring 21.

그러나, 종래의 반도체 소자의 퓨즈 형성 방법은 금속배선용 콘택홀 형성 공정 시 소자의 고집적화에 따라 플레이트전극 상부의 층간 절연막의 두께가 두껍기 때문에 상기 층간 절연막의 선택 식각 공정 시 상기 플레이트전극이 펀치(Punch)되어 상기 플레이트전극과 금속배선간의 접촉 면적이 작아짐으로 상기 플레이트전극과 전기적으로 연결되는 금속배선의 저항이 커짐으로 퓨즈의 역할을 하지 못하는 문제점이 있었다.However, in the conventional method of forming a fuse of a semiconductor device, the thickness of the interlayer insulating film on the plate electrode is thick due to the high integration of the device during the formation of the contact hole for the metal wiring. Thus, the plate electrode is punched during the selective etching process of the interlayer insulating film. As a result, the contact area between the plate electrode and the metal wiring is reduced, thereby increasing the resistance of the metal wiring electrically connected to the plate electrode, thereby failing to function as a fuse.

본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 금속배선용 콘택홀이 형성될 부위의 플레이트전극 상에 식각 방지막 역할의 텅스텐층을 형성한 후, 금속배선을 형성함으로써, 상기 텅스텐층의 식각 방지 역할로 상기 플레이트전극이 펀치되는 것을 방지하는 반도체 소자의 퓨즈 형성 방법을 제공하는데 그 목적이 있다.The present invention has been made in order to solve the above problems, and after forming a tungsten layer acting as an etch barrier layer on the plate electrode of the site where the contact hole for metal wiring is to be formed, by forming a metal wiring, the role of preventing the etching of the tungsten layer Another object of the present invention is to provide a fuse forming method of a semiconductor device which prevents the plate electrode from being punched.

도 1a와 도 1b는 종래 기술에 따른 반도체 소자의 퓨즈 형성 방법을 도시한 단면도.1A and 1B are cross-sectional views illustrating a fuse forming method of a semiconductor device according to the prior art.

도 2a 내지 도 2c는 본 발명의 실시 예에 따른 DRAM 셀의 제조 방법을 도시한 단면도.2A through 2C are cross-sectional views illustrating a method of manufacturing a DRAM cell according to an embodiment of the present invention.

< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>

11,31 : 반도체 기판13,33 : 제 1 층간 절연막11,31 semiconductor substrate 13,33 first interlayer insulating film

15,35 : 제 2 층간 절연막17,37 : 플레이트전극15,35: second interlayer insulating film 17,37: plate electrode

19,43 : 제 3 층간 절연막21,45 : 금속배선19,43: third interlayer insulating film 21,45: metal wiring

39 : 텅스텐층41 : 감광막 패턴39: tungsten layer 41: photosensitive film pattern

이상의 목적을 달성하기 위한 본 발명은,The present invention for achieving the above object,

기판 상에 제 1 층간 절연막과 퓨즈 역할을 하는 캐패시터의 플레이트전극을형성하는 단계와,Forming a plate electrode of a capacitor serving as a fuse and a first interlayer insulating film on the substrate;

상기 플레이트전극 상에 도전층을 형성하는 단계와,Forming a conductive layer on the plate electrode;

금속배선 콘택을 중심으로 그보다 넓은 영역에만 차광부를 갖는 마스크를 사용한 사진식각 공정으로 상기 도전층을 식각하는 단계와,Etching the conductive layer by a photolithography process using a mask having a light shielding portion only in a region wider than the metal wiring contact;

상기 도전층 포함한 플레이트전극 상에 제 2 층간 절연막을 형성하는 단계와,Forming a second interlayer insulating film on the plate electrode including the conductive layer;

금속배선 콘택용 마스크를 사용한 사진식각 공정으로 상기 도전층 상의 제 2 층간 절연막을 식각하여 금속배선용 콘택홀을 형성하는 단계와,Etching the second interlayer insulating film on the conductive layer by a photolithography process using a metal wiring contact mask to form a metal wiring contact hole;

상기 금속배선용 콘택홀을 매립하고 상기 금속배선용 콘택홀에 인접한 제 2 층간 절연막 상에 금속배선을 형성하는 단계를 포함하는 반도체 소자의 퓨즈 형성 방법을 제공하는 것과,Providing a method of forming a fuse of a semiconductor device, the method including filling the metal contact holes and forming metal wirings on the second interlayer insulating layer adjacent to the metal wiring contact holes;

상기 제 1 층간 절연막을 2000 ∼ 30000Å 두께로 형성하는 것과,Forming the first interlayer insulating film at a thickness of 2000 to 30000 GPa;

상기 제 1 층간 절연막을 PSG, BPSG 및 TEOS로 이루어지는 군에서 임으로 선택되는 하나 또는 둘 이상 적층된 구조의 산화막으로 형성하는 것과,Forming the first interlayer insulating film with an oxide film having at least one stacked structure selected from the group consisting of PSG, BPSG and TEOS;

상기 플레이트전극을 500 ∼ 4000Å의 두께로 형성하는 것과,Forming the plate electrode at a thickness of 500 to 4000 microns;

상기 플레이트전극을 금속층 또는 다결정 실리콘층으로 형성하는 것과,Forming the plate electrode with a metal layer or a polycrystalline silicon layer;

상기 도전층을 500 ∼ 4000Å의 두께로 형성하는 것과,Forming the conductive layer with a thickness of 500 to 4000 kPa,

상기 도전층을 텅스텐(W)층 또는 TiN층으로 형성하는 것과,Forming the conductive layer with a tungsten (W) layer or a TiN layer;

상기 제 2 층간 절연막을 500 ∼ 3000Å의 두께로 형성하는 것을 특징으로 한다.The second interlayer insulating film is formed to a thickness of 500 to 3000 kPa.

본 발명의 원리는 금속배선용 콘택홀이 형성될 부위의 플레이트전극 상에 식각 방지막 역할의 텅스텐층을 형성한 후, 금속배선을 형성함으로써, 상기 텅스텐층의 식각 방지 역할로 상기 금속배선용 콘택홀을 형성하기 위한 층간 절연막의 식각 공정은 상기 텅스텐층의 상부부위를 식각하면서 멈추게 되어 상기 플레이트전극이 펀치되지 않아 상기 플레이트전극과 전기적으로 연결되는 금속배선의 저항 증가를 방지함으로 퓨즈의 동작 페일(Fail)을 방지하기 위한 것이다.The principle of the present invention is to form a tungsten layer acting as an etch stop layer on the plate electrode of the site where the contact hole for the metal wiring is to be formed, and then forming a metal wiring, thereby forming the contact hole for the metal wiring to prevent the etching of the tungsten layer. The etching process of the interlayer dielectric layer is stopped while etching the upper portion of the tungsten layer, thereby preventing the plate electrode from being punched, thereby increasing the resistance of the metal wiring electrically connected to the plate electrode, thereby preventing the operation of the fuse. It is to prevent.

이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하면 다음과 같다.Hereinafter, the present invention will be described in detail with reference to the accompanying drawings.

도 2a 내지 도 2c는 본 발명의 실시 예에 따른 DRAM 셀의 제조 방법을 도시한 단면도이다.2A through 2C are cross-sectional views illustrating a method of manufacturing a DRAM cell according to an embodiment of the present invention.

도 2a를 참조하면, DRAM 셀 형성 공정과 동일한 공정 순서로 주변부에 퓨즈를 형성하는 공정에 있어서, 반도체 기판(31) 상에 제 1, 제 2 층간 절연막(33,35)을 형성한다. 이때, 상기 제 2 층간 절연막(35)을 2000 ∼ 30000Å 두께의 PSG(Phosphor Silicate Glass) 및 BPSG(Boron Phosphor Silicate Glass), TEOS(Tetra Ethyl Ortho Silicate)로 이루어지는 군에서 임으로 선택되는 하나 또는 둘 이상 적층된 구조의 산화막으로 형성한다.Referring to FIG. 2A, the first and second interlayer insulating films 33 and 35 are formed on the semiconductor substrate 31 in the process of forming fuses in the peripheral portion in the same process order as the DRAM cell forming process. In this case, one or two or more layers of the second interlayer insulating layer 35 are selected from the group consisting of Phosphor Silicate Glass (PSG), Boron Phosphor Silicate Glass (BPSG), and Tetra Ethyl Ortho Silicate (TEOS) having a thickness of 2000 to 30000 μs. It is formed of an oxide film having a structure.

그리고, 상기 DRAM 셀에 캐패시터 형성 공정으로 상기 주변부의 퓨즈 형성 영역에서 상기 제 2 층간 절연막(35) 상에 퓨즈 역할을 하는 캐패시터의 플레이트전극(37)을 500 ∼ 4000Å의 두께로 형성한다. 이때, 상기 플레이트전극(37)을 TiN층 등의 금속층 또는 다결정 실리콘층으로 형성한다.In the DRAM cell capacitor formation process, the plate electrode 37 of the capacitor serving as a fuse is formed on the second interlayer insulating layer 35 in the fuse formation region of the peripheral portion to a thickness of 500 to 4000 占 퐉. In this case, the plate electrode 37 is formed of a metal layer such as a TiN layer or a polycrystalline silicon layer.

도 2b를 참조하면, 상기 플레이트전극(37) 상에 텅스텐(W)층(39)과 감광막을형성한다. 이때, 상기 텅스텐층(39)을 500 ∼ 4000Å의 두께로 형성하고, 상기 텅스텐층(39) 대신에 TiN층으로 형성할 수 있다.Referring to FIG. 2B, a tungsten (W) layer 39 and a photoresist film are formed on the plate electrode 37. In this case, the tungsten layer 39 may be formed to a thickness of 500 to 4000 kPa, and may be formed of a TiN layer instead of the tungsten layer 39.

그리고, 상기 감광막을 금속배선 콘택을 중심으로 그보다 넓은 영역에만 남도록 선택적으로 노광하고 현상하여 감광막 패턴(41)을 형성한다.The photoresist film is selectively exposed and developed so as to remain only in a wider area around the metal wiring contact to form the photoresist pattern 41.

이어, 상기 감광막 패턴(41)을 마스크로 상기 텅스텐층(39)을 식각한다.Subsequently, the tungsten layer 39 is etched using the photoresist pattern 41 as a mask.

도 2c를 참조하면, 상기 감광막 패턴(41)을 제거하고, 상기 플레이트전극(37)과 텅스텐층(39) 상에 500 ∼ 3000Å 두께의 제 3 층간 절연막(43)을 형성한다.Referring to FIG. 2C, the photosensitive film pattern 41 is removed, and a third interlayer insulating film 43 having a thickness of 500 to 3000 상 에 is formed on the plate electrode 37 and the tungsten layer 39.

그리고, 금속배선 콘택용 마스크를 사용한 사진식각 공정으로 상기 제 3 층간 절연막(43)을 식각하여 금속배선용 콘택홀을 형성한다. 이때, 상기 텅스텐층(39)의 식각 방지 역할로 상기 식각 공정은 상기 텅스텐층(39)층의 상부부위를 식각하면서 멈추게 된다.The third interlayer insulating layer 43 is etched by a photolithography process using a metal wiring contact mask to form a metal wiring contact hole. At this time, the etching process serves to prevent the etching of the tungsten layer 39 is stopped while etching the upper portion of the tungsten layer 39 layer.

이어, 상기 금속배선용 콘택홀을 포함한 제 3 층간 절연막(43) 상에 알루미늄(Al)층을 형성한다.Subsequently, an aluminum (Al) layer is formed on the third interlayer insulating layer 43 including the metal wiring contact hole.

그리고, 금속배선용 마스크를 사용한 사진식각 공정으로 상기 알루미늄층을 식각하여 금속배선(45)을 형성한다.The aluminum layer is etched by the photolithography process using the mask for metal wiring to form the metal wiring 45.

본 발명의 반도체 소자의 퓨즈 형성 방법은 금속배선용 콘택홀이 형성될 부위의 플레이트전극 상에 식각 방지막 역할의 텅스텐층을 형성한 후, 금속배선을 형성함으로써, 상기 텅스텐층의 식각 방지 역할로 상기 금속배선용 콘택홀을 형성하기 위한 층간 절연막의 식각 공정은 상기 텅스텐층의 상부부위를 식각하면서 멈추게 되어 상기 플레이트전극이 펀치되지 않아 상기 플레이트전극과 전기적으로 연결되는 금속배선의 저항 증가를 방지함으로 퓨즈의 동작 페일을 방지하여 소자의 수율 및 신뢰성을 향상시키는 효과가 있다.In the method of forming a fuse of a semiconductor device according to the present invention, after forming a tungsten layer serving as an etch stop layer on a plate electrode of a portion where a metal wiring contact hole is to be formed, a metal wiring is formed to form a metal wiring, thereby preventing the metal from being etched. The etching process of the interlayer insulating film for forming a contact hole for wiring stops by etching the upper portion of the tungsten layer, thereby preventing the plate electrode from being punched and increasing the resistance of the metal wiring electrically connected to the plate electrode, thereby operating the fuse. There is an effect of preventing the fail to improve the yield and reliability of the device.

Claims (8)

기판 상에 제 1 층간 절연막과 퓨즈 역할을 하는 캐패시터의 플레이트전극을 형성하는 단계와,Forming a plate electrode of a capacitor serving as a fuse and a first interlayer insulating film on the substrate; 상기 플레이트전극 상에 도전층을 형성하는 단계와,Forming a conductive layer on the plate electrode; 금속배선 콘택을 중심으로 그보다 넓은 영역에만 차광부를 갖는 마스크를 사용한 사진식각 공정으로 상기 도전층을 식각하는 단계와,Etching the conductive layer by a photolithography process using a mask having a light shielding portion only in a region wider than the metal wiring contact; 상기 도전층 포함한 플레이트전극 상에 제 2 층간 절연막을 형성하는 단계와,Forming a second interlayer insulating film on the plate electrode including the conductive layer; 금속배선 콘택용 마스크를 사용한 사진식각 공정으로 상기 도전층 상의 제 2 층간 절연막을 식각하여 금속배선용 콘택홀을 형성하는 단계와,Etching the second interlayer insulating film on the conductive layer by a photolithography process using a metal wiring contact mask to form a metal wiring contact hole; 상기 금속배선용 콘택홀을 매립하고 상기 금속배선용 콘택홀에 인접한 제 2 층간 절연막 상에 금속배선을 형성하는 단계를 포함하는 반도체 소자의 퓨즈 형성 방법.Filling the contact hole for metal wiring and forming a metal wiring on a second interlayer insulating layer adjacent to the metal wiring contact hole. 제 1 항에 있어서,The method of claim 1, 상기 제 1 층간 절연막을 2000 ∼ 30000Å 두께로 형성함을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.And forming the first interlayer insulating film in a thickness of 2000 to 30000 kPa. 제 1 항에 있어서,The method of claim 1, 상기 제 1 층간 절연막을 PSG, BPSG 및 TEOS로 이루어지는 군에서 임으로 선택되는 하나 또는 둘 이상 적층된 구조의 산화막으로 형성함을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.And forming the first interlayer insulating film as an oxide film having one or more stacked structures selected from the group consisting of PSG, BPSG, and TEOS. 제 1 항에 있어서,The method of claim 1, 상기 플레이트전극을 500 ∼ 4000Å의 두께로 형성함을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.And the plate electrode is formed to a thickness of 500 to 4000 kV. 제 1 항에 있어서,The method of claim 1, 상기 플레이트전극을 금속층 또는 다결정 실리콘층으로 형성함을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.And the plate electrode is formed of a metal layer or a polycrystalline silicon layer. 제 1 항에 있어서,The method of claim 1, 상기 도전층을 500 ∼ 4000Å의 두께로 형성함을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.The conductive layer is a fuse forming method of a semiconductor device, characterized in that to form a thickness of 500 ~ 4000Å. 제 1 항에 있어서,The method of claim 1, 상기 도전층을 텅스텐(W)층 또는 TiN층으로 형성함을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.And the conductive layer is formed of a tungsten (W) layer or a TiN layer. 제 1 항에 있어서,The method of claim 1, 상기 제 2 층간 절연막을 500 ∼ 3000Å의 두께로 형성함을 특징으로 하는 반도체 소자의 퓨즈 형성 방법.The second interlayer insulating film is formed to a thickness of 500 to 3000 kV.
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