KR100346451B1 - Manufacturing method for capacitor of semiconductor device - Google Patents
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Abstract
본 발명은 반도체소자의 저장전극 제조방법에 관한 것으로, 소정의 하부구조물이 형성되어 있는 반도체기판 상부에 저장전극 콘택홀이 구비된 희생절연막패턴을 형성하고, 전체표면 상부에 제1도전층을 형성하여 상기 저장전극 콘택홀을 매립시킨 다음, 상기 제1도전층을 전면식각하여 제1저장전극을 형성한 후 상기 제1저장전극의 양쪽에 소정 두께 오버랩되고, 상기 제1저장전극에 소정 거리 비끼는 부분을 노출시키는 저장전극 마스크를 식각마스크로 상기 희생절연막 및 노출되는 제1저장전극을 식각하여 트렌치를 형성한 후, 전체표면 상부에 제2도전층을 형성하여 상기 트렌치를 매립시킨 다음, 상기 제2도전층을 전면식각하여 상기 제1저장전극에 소정 두께 오버랩되는 동시에 상기 제1저장전극의 양쪽에 소정 거리 비껴서 연결되는 제2저장전극을 형성함으로써 저장전극을 높게 형성하지 않고 표면적을 증가시키고, 셀영역과 주변회로영역간에 단차가 발생하는 것을 방지하여 후속공정을 용이하게 할 수 있게 하고, 반도체소자의 고집적화를 가능하게 하는 기술이다.The present invention relates to a method of manufacturing a storage electrode of a semiconductor device, wherein a sacrificial insulating film pattern having a storage electrode contact hole is formed on a semiconductor substrate on which a predetermined substructure is formed, and a first conductive layer is formed on the entire surface. By filling the storage electrode contact hole, and then etching the entire surface of the first conductive layer to form a first storage electrode, and overlapping a predetermined thickness on both sides of the first storage electrode. After forming a trench by etching the sacrificial insulating layer and the exposed first storage electrode using an etching mask as a storage electrode mask that exposes the sandwiched portion, a second conductive layer is formed on the entire surface to fill the trench. The second storage electrode which is formed by etching the entire surface of the second conductive layer and overlapping the first storage electrode by a predetermined distance and connected to both sides of the first storage electrode at a predetermined distance. Formed by increasing the surface area without forming a storage electrode and higher, able to facilitate the subsequent processing to prevent the level difference generated in the inter-region and the peripheral circuit cell region, and is a technology for enabling high integration of semiconductor devices.
Description
본 발명은 반도체소자의 저장전극 제조방법에 관한 것으로, 특히 저장전극을 3중으로 형성하여 측면으로 표면적을 증가시켜 단차를 감소시키고, 정전용량을 향상시키는 반도체소자의 저장전극 제조방법에 관한 것이다.The present invention relates to a method of manufacturing a storage electrode of a semiconductor device, and more particularly, to a method of manufacturing a storage electrode of a semiconductor device in which the storage electrode is tripled to increase the surface area on the side to reduce the step and improve the capacitance.
최근 반도체소자의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있으며, 특히 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 반도체기판 상에 세로 및 가로 방향으로 워드선들과 비트선들이 직교배치되어 있으며, 두개의 게이트에 걸쳐 캐패시터가 형성되어 있고, 상기 캐패시터의 중앙에 콘택홀이 형성되어 있다.Recently, due to the trend toward higher integration of semiconductor devices, it is difficult to form capacitors with sufficient capacitance due to a decrease in cell size. In particular, a DRAM device including one MOS transistor and a capacitor has a word in a vertical and horizontal direction on a semiconductor substrate. Lines and bit lines are orthogonally arranged, a capacitor is formed over two gates, and a contact hole is formed in the center of the capacitor.
이때, 상기 캐패시터는 주로 다결정실리콘을 도전체로 하여 산화막, 질화막또는 그 적층막인 오.엔.오.(oxide-nitride-oxide)막을 유전체로 사용하고 있는데, 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램소자의 고집적화에 중요한 요인이 된다.In this case, the capacitor mainly uses an oxide film, a nitride film, or an O-O-oxide (oxide-nitride-oxide) film as a dielectric, using polycrystalline silicon as a conductor, and the capacitance of the capacitor which occupies a large area in the chip. While reducing the area, reducing the area becomes an important factor in the high integration of the DRAM device.
따라서, C=(ε0 × εr × A) / T (여기서, ε0 은 진공 유전율(permitivity of vaccum), εr 은 유전막의 유전상수(dielectric constant), A 는 캐패시터의 표면적, T 는 유전막의 두께) 로 표시되는 캐패시터의 정전용량(C)을 증가시키기 위하여 유전상수가 높은 물질을 유전체로 사용하거나, 유전막을 얇게 형성하거나 또는 저장전극의 표면적을 증가시키는 증가시키는 등의 방법이 있다.Therefore, C = (ε0 × εr × A) / T (where ε0 is the permittivity of vaccum, εr is the dielectric constant of the dielectric film, A is the surface area of the capacitor, and T is the thickness of the dielectric film). In order to increase the capacitance C of the displayed capacitor, a material having a high dielectric constant may be used as the dielectric, a thin dielectric film may be formed, or the surface area of the storage electrode may be increased.
그러나, 이러한 방법들은 모두 각각의 문제점을 가지고 있다.However, these methods all have their problems.
즉, 높은 유전상수를 갖는 유전물질, 예를 들어 Ta2O5, TiO2또는 SrTiO3등이 연구되고 있으나, 이러한 물질들의 접합 파괴전압 등과 같은 신뢰도 및 박막특성 등이 확실하게 확인하게 확인되어 있지 않아 실제소자에 적용하기가 어렵고, 유전막 두께를 감소시키는 것은 소자 동작시 유전막이 파괴되어 캐패시터의 신뢰도에 심각한 영향을 준다.In other words, dielectric materials having high dielectric constants, such as Ta 2 O 5 , TiO 2 or SrTiO 3 , have been studied, but reliability and thin film characteristics such as junction breakdown voltage of these materials have not been confirmed with certainty. Therefore, it is difficult to apply to a real device, and reducing the thickness of the dielectric film seriously affects the reliability of the capacitor because the dielectric film is destroyed during operation of the device.
더욱이, 캐패시터의 저장전극의 표면적을 증가시키기 위하여, 다결정실리콘층을 다층으로 형성한 후, 이들을 관통하여 서로 연결시키는 핀(pin)구조로 형성하거나, 콘택의 상부에 실린더형의 저장전극을 형성하는 등의 방법을 사용하기도 한다.Furthermore, in order to increase the surface area of the storage electrode of the capacitor, a polysilicon layer is formed in a multi-layer and then formed into a pin structure through which they are connected to each other, or a cylindrical storage electrode is formed on the contact. Other methods may be used.
이하, 첨부된 도면을 참고로 하여 종래기술에 따른 반도체소자의 저장전극 제조방법을 설명한다.Hereinafter, a method of manufacturing a storage electrode of a semiconductor device according to the related art will be described with reference to the accompanying drawings.
도 1a 는 종래기술에 따른 반도체소자의 제조방법에 의한 저장전극의 평면로서, 콘택플러그 양측으로 저장전극이 구비되는 것을 도시한다.1A illustrates a planar surface of a storage electrode according to a method of manufacturing a semiconductor device according to the related art, in which storage electrodes are provided at both sides of a contact plug.
도 1b 는 종래기술에 따른 반도체소자의 제조방법에 의한 스택형 저장전극의 사시도이고, 도 1c 는 종래기술에 따른 반도체소자의 제조방법에 의한 실린더형 저장전극의 사시도로서, 이너실린더(inner cylinder) 또는 아우터실린더(outer cylinder)구조이다.FIG. 1B is a perspective view of a stacked storage electrode according to a method of manufacturing a semiconductor device according to the prior art, and FIG. 1C is a perspective view of a cylindrical storage electrode according to a method of manufacturing a semiconductor device according to the prior art, and includes an inner cylinder. Or an outer cylinder structure.
도 1d 는 도 1a 의 선A-A' 에 따른 단면도로서, 소자분리절연막(13)이 구비되어 있는 반도체기판(11) 상부에 게이트절연막패턴(15), 게이트전극(17) 및 마스크절연막패턴(19)의 적층구조를 형성하고, 전체표면 상부에 저장전극 콘택으로 예정되는 부분을 노출시키는 저장전극 콘택홀이 구비되는 질화막패턴(21) 및 층간절연막(23)을 형성한 다음, 상기 저장전극 콘택홀을 매립하는 콘택플러그(25)를 형성한 후, 상기 콘택플러그(25)에 접속되는 저장전극(27)을 형성하고, 유전체막(도시안됨) 및 플레이트전극(29)을 형성하여 캐패시터를 형성한 것을 도시한다.FIG. 1D is a cross-sectional view taken along the line AA ′ of FIG. 1A and includes a gate insulating film pattern 15, a gate electrode 17, and a mask insulating film pattern 19 on the semiconductor substrate 11 having the device isolation insulating film 13. A nitride layer pattern 21 and an interlayer insulating layer 23 having a storage electrode contact hole for exposing a portion intended as a storage electrode contact on an entire surface thereof, and then forming the storage electrode contact hole. After the buried contact plug 25 is formed, a storage electrode 27 connected to the contact plug 25 is formed, and a dielectric film (not shown) and a plate electrode 29 are formed to form a capacitor. Illustrated.
상기와 같이 종래기술에 따른 반도체소자의 저장전극 제조방법은, 반도체소자가 고집적화되어 감에 따라 칩의 면적이 감소하고 그에 따라 만족되는 정전용량을 얻는 데는 한계가 있다. 따라서, 정전용량을 확보하기 위하여 저장전극을 높게 형성하거나, 준안정다결정실리콘층(meta-stable polysilicon, MPS)을 저장전극의 표면에 형성하는 등의 방법을 사용하지만, 저장전극이 높게 형성되면 셀부와 주변회로부 사이에 단차를 크게 발생시켜 후속 금속배선을 형성하기 위한 사진공정시 미스얼라인 등으로 인하여 정확한 패턴을 형성하기 어렵고, 떨어져 나가기 쉽기 때문에 소자간에 브리지(bridge)를 발생시킬 수도 있다.As described above, the method of manufacturing a storage electrode of a semiconductor device according to the related art has a limitation in that the area of the chip decreases as the semiconductor device becomes more integrated and thus, the capacitance is satisfied. Therefore, in order to secure capacitance, a method of forming a storage electrode high or forming a metastable polysilicon layer (MPS) on the surface of the storage electrode is used. It is difficult to form an accurate pattern due to misalignment or the like during the photolithography process for forming a subsequent metal wiring by largely generating a step between the circuit part and the peripheral circuit part, and thus, a bridge may be generated between devices.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 실린더형 저장전극을 형성하는 공정에서 희생절연막을 사용하여 실린더형 저장전극의 내부에 스택형 저장전극을 형성하여 간단한 공정으로 저장전극의 표면적을 증가시키는 반도체소자의 저장전극 제조방법을 제공하는데 그 목적이 있다.The present invention is to solve the problems of the prior art, in the process of forming a cylindrical storage electrode by using a sacrificial insulating film to form a stacked storage electrode inside the cylindrical storage electrode in a simple process to reduce the surface area of the storage electrode; It is an object of the present invention to provide a method for manufacturing a storage electrode of a semiconductor device to increase.
도 1a 는 종래기술에 따른 반도체소자의 제조방법에 의한 저장전극의 평면도.1A is a plan view of a storage electrode according to a method of manufacturing a semiconductor device according to the prior art.
도 1b 는 종래기술에 따른 반도체소자의 제조방법에 의한 스택형 저장전극의 사시도.Figure 1b is a perspective view of a stacked storage electrode according to the method of manufacturing a semiconductor device according to the prior art.
도 1c 는 종래기술에 따른 반도체소자의 제조방법에 의한 실린더형 저장전극의 사시도.Figure 1c is a perspective view of a cylindrical storage electrode according to the method of manufacturing a semiconductor device according to the prior art.
도 1d 는 도 1a 의 선A-A' 에 따른 단면도.1D is a cross-sectional view taken along the line A-A 'of FIG. 1A;
도 2a 는 본 발명에 따른 반도체소자의 제조방법에 의한 평면도.Figure 2a is a plan view by a method of manufacturing a semiconductor device according to the present invention.
도 2b 는 본 발명에 따른 반도체소자의 제조방법에 의한 스택형 저장전극의 사시도.Figure 2b is a perspective view of a stacked storage electrode by a method of manufacturing a semiconductor device according to the present invention.
도 2c 는 본 발명에 따른 반도체소자의 제조방법에 의한 실린더형 저장전극의 사시도.Figure 2c is a perspective view of a cylindrical storage electrode according to the method of manufacturing a semiconductor device according to the present invention.
도 3a 내지 도 3d 는 도 2a 의 선A-A' 에 따른 공정순서를 도시한 단면도.3A to 3D are sectional views showing the process sequence taken along line A-A 'of FIG. 2A.
<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>
11, 31 : 반도체 기판 13, 33 : 소자분리절연막11, 31: semiconductor substrate 13, 33: device isolation insulating film
15, 35 : 게이트절연막패턴 17, 37 : 게이트전극15, 35: gate insulating film pattern 17, 37: gate electrode
19, 39 : 마스크절연막패턴 21, 41 : 질화막패턴19, 39: mask insulating film pattern 21, 41: nitride film pattern
23, 43 : 층간절연막 25 : 콘택플러그23, 43: interlayer insulating film 25: contact plug
27 : 저장전극 29, 57 : 플레이트전극27: storage electrode 29, 57: plate electrode
40 : 질화막 45 : 식각방지막40: nitride film 45: etching prevention film
47 : 희생절연막 49 : 제1감광막패턴47: sacrificial insulating film 49: the first photosensitive film pattern
51 : 제1저장전극 53 : 제2감광막패턴51: first storage electrode 53: second photosensitive film pattern
55 : 제2저장전극55: second storage electrode
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 저장전극 제조방법은,소정의 하부구조물이 형성되어 있는 반도체기판 상부에 저장전극 콘택홀이 구비된 희생절연막패턴을 형성하는 공정과,전체표면 상부에 상기 저장전극 콘택홀을 매립하는 제1도전층을 형성하는 공정과,상기 희생절연막패턴을 식각장벽으로 상기 제1도전층을 전면식각하여 제1저장전극을 형성하는 공정과,전체표면 상부에 상기 제1저장전극의 양쪽을 노출시키는 동시에 저장전극으로 예정되는 부분을 노출시키는 감광막패턴을 형성하는 공정과,상기 감광막패턴을 식각마스크로 상기 노출된 제1저장전극과 희생절연막패턴을 식각하여 트렌치를 형성하는 공정과,상기 감광막패턴을 제거하고, 전체표면 상부에 상기 트렌치를 매립시키는 제2도전층을 형성하는 공정과,상기 희생절연막패턴을 식각장벽으로 상기 제2도전층을 전면식각하여 상기 제1저장전극과 제2저장전극의 접합면이 일정크기 만큼만 상기 제1저장전극의 양측으로 접함으로써 제1저장전극과 계단형태를 이루는 제2저장전극을 형성하는 공정을 포함하는 것을 특징으로 한다.In order to achieve the above object, a method of manufacturing a storage electrode of a semiconductor device according to the present invention includes: forming a sacrificial insulating film pattern having a storage electrode contact hole on an upper surface of a semiconductor substrate on which a predetermined lower structure is formed; Forming a first conductive layer in which the storage electrode contact hole is buried in the first conductive layer, etching the entire surface of the first conductive layer using the sacrificial insulating layer pattern as an etch barrier, and forming a first storage electrode in the upper surface of the entire surface Forming a photoresist pattern for exposing both sides of the first storage electrode and exposing a portion intended as a storage electrode, and etching the exposed first storage electrode and the sacrificial insulating pattern using the photoresist pattern as an etch mask; Forming a second conductive layer for removing the photoresist pattern and filling the trench over the entire surface; The entire surface of the second conductive layer is etched by using the sacrificial insulating layer pattern as an etch barrier, and thus the junction surface of the first storage electrode and the second storage electrode is contacted to both sides of the first storage electrode only by a predetermined size so that the first storage electrode and the staircase And forming a second storage electrode having a shape.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 2a 는 본 발명에 따른 반도체소자의 제조방법에 의한 평면도이고, 도 2b 는 본 발명에 따른 반도체소자의 제조방법에 의한 스택형 저장전극의 사시도이고, 도 2c 는 본 발명에 따른 반도체소자의 제조방법에 의한 저장전극 표면에 플레이트전극을 도시한 사시도이다.Figure 2a is a plan view by a method of manufacturing a semiconductor device according to the present invention, Figure 2b is a perspective view of a stacked storage electrode according to the method of manufacturing a semiconductor device according to the present invention, Figure 2c is a manufacturing of a semiconductor device according to the present invention It is a perspective view which shows the plate electrode on the storage electrode surface by the method.
도 3a 내지 도 3d 는 도 2a 의 선A-A' 에 따른 공정순서를 도시한 단면도로서, 스택형 저장전극을 도시한다.3A to 3D are sectional views showing the process sequence taken along the line A-A 'of FIG. 2A, showing a stacked storage electrode.
먼저, 반도체기판(31)에서 소자분리영역으로 예정되는 부분에 소자분리절연막(33)을 형성하고, 전체표면 상부에 게이트절연막패턴(35), 게이트전극(37) 및 마스크절연막패턴(39)의 적층구조를 형성하고, 소오스/드레인영역을 형성하여 모스 전계효과 트랜지스터(도시안됨)를 형성한다.First, a device isolation insulating film 33 is formed on a portion of the semiconductor substrate 31 that is intended as a device isolation region, and the gate insulating film pattern 35, the gate electrode 37, and the mask insulating film pattern 39 are formed over the entire surface of the semiconductor substrate 31. A stacked structure is formed, and source / drain regions are formed to form a MOS field effect transistor (not shown).
다음, 전체표면 상부에 소정 두께의 질화막(40)을 형성하고, 상기 질화막(40) 상부에 층간절연막(43), 식각방지막(45) 및 희생절연막(47)을 순차적으로 형성한다. 이때, 상기 희생절연막(47)은 저장전극의 형상을 형성하기 위한 박막으로 형성하고자 하는 저장전극의 높이보다 높게 형성한다.Next, a nitride film 40 having a predetermined thickness is formed on the entire surface, and an interlayer insulating film 43, an etch stop 45, and a sacrificial insulating film 47 are sequentially formed on the nitride film 40. In this case, the sacrificial insulating layer 47 is formed higher than the height of the storage electrode to be formed as a thin film for forming the shape of the storage electrode.
그 다음, 상기 희생절연막(47) 상부에 저장전극 콘택으로 예정되는 부분을노출시키는 제1감광막패턴(49)을 형성한다. (도 3a 참조)Next, a first photoresist layer pattern 49 is formed on the sacrificial insulating layer 47 to expose a portion of the sacrificial insulating layer 47. (See Figure 3A)
다음, 상기 제1감광막패턴(49)을 식각마스크로 상기 희생절연막(47), 식각방지막(45), 층간절연막(43) 및 질화막(40)을 식각하여 저장전극 콘택홀을 형성한다.Next, the sacrificial insulating layer 47, the etch stop layer 45, the interlayer insulating layer 43, and the nitride layer 40 are etched using the first photoresist layer pattern 49 as an etch mask to form a storage electrode contact hole.
그 다음, 상기 제1감광막패턴(49)을 제거하고, 전체표면 상부에 제1도전층을 형성하여 상기 저장전극 콘택홀을 매립시킨다.Next, the first photoresist layer pattern 49 is removed, and a first conductive layer is formed on the entire surface of the first electrode to fill the storage electrode contact hole.
그 후, 상기 희생절연막(47)을 식각장벽으로 상기 제1도전층을 전면식각하여 상기 저장전극 콘택홀을 매립시키는 제1저장전극(51)을 형성한다.Thereafter, the first conductive layer is etched entirely using the sacrificial insulating layer 47 as an etch barrier to form a first storage electrode 51 filling the storage electrode contact hole.
다음, 전체표면 상부에 상기 제1저장전극(51)의 양측에서 저장전극으로 예정되는 부분을 노출시키는 제2감광막패턴(53)을 형성한다. 이때, 상기 제2감광막패턴(53)은 상기 제1저장전극(51)의 양측을 얼마간 노출시킨다.Next, a second photoresist pattern 53 is formed on the entire surface of the first storage electrode 51 to expose a portion of the first storage electrode 51 to be a storage electrode. In this case, the second photoresist pattern 53 exposes both sides of the first storage electrode 51 for a while.
그 다음, 상기 제2감광막패턴(53)을 식각마스크로 상기 희생절연막(47) 및 노출된 제1저장전극(51)을 식각하되, 상기 식각방지막(45)을 식각장벽으로 사용하여 저장전극으로 예정되는 부분을 노출시키는 트렌치를 형성하고, 상기 제2감광막패턴(53)을 제거한다.Subsequently, the sacrificial insulating layer 47 and the exposed first storage electrode 51 are etched using the second photoresist pattern 53 as an etch mask, and the etch barrier 45 is used as an etch barrier as a storage electrode. A trench is formed to expose a predetermined portion, and the second photoresist pattern 53 is removed.
그 후, 전체표면 상부에 제2도전층(도시안됨)을 형성한 다음, 상기 희생절연막(47)을 식각장벽으로 전면식각공정을 실시하여 상기 트렌치를 매립하는 제2저장전극(55)을 형성한다. 상기 공정으로 상기 제2저장전극(55)은 상기 제1저장전극(51)의 양측에 오버랩(overlap)되도록 형성된다. 이때, 상기 제1저장전극(51)과 제2저장전극(55)의 오버랩정도는 상기 제2저장전극(55) 크기의 1 ∼ 10%로 하고, 상기 제1저장전극(51)과 제2저장전극(55) 접합면의 40 ∼ 60 % 만 접하여 상기 제1저장전극(51)의 양측으로 제2저장전극(55)이 구비되는 계단형태로 오버랩된 것이다. (도 3c 참조)Thereafter, a second conductive layer (not shown) is formed over the entire surface, and then the second storage electrode 55 filling the trench is formed by performing an entire surface etching process using the sacrificial insulating layer 47 as an etch barrier. do. In the process, the second storage electrode 55 is formed to overlap both sides of the first storage electrode 51. In this case, the overlapping degree between the first storage electrode 51 and the second storage electrode 55 is 1 to 10% of the size of the second storage electrode 55, and the first storage electrode 51 and the second storage electrode 55 are overlapped. Only 40 to 60% of the bonding surface of the storage electrode 55 is overlapped in a stepped manner in which the second storage electrode 55 is provided at both sides of the first storage electrode 51. (See Figure 3c)
다음, 상기 구조 상부에 유전체막(도시안됨) 및 플레이트전극(57)을 형성하여 캐패시터를 형성한다. (도 3d 참조)Next, a dielectric film (not shown) and a plate electrode 57 are formed on the structure to form a capacitor. (See FIG. 3D)
다른 실시예로 도 2c 에 도시되어 있는 바와 같이 실린더형 저장전극을 형성할 수도 있으며, 스택형 저장전극에 비하여 표면적이 더 넓다. 이때, 실린더형 저장전극을 구성하는 제1저장전극과 제2저장전극은 상기 제2저장전극 크기의 20 ∼ 40% 두께를 갖는 도전층을 사용하여 형성한다.Alternatively, as shown in FIG. 2C, a cylindrical storage electrode may be formed, and the surface area is larger than that of the stacked storage electrode. In this case, the first storage electrode and the second storage electrode constituting the cylindrical storage electrode are formed using a conductive layer having a thickness of 20 to 40% of the size of the second storage electrode.
상기 스택형 저장전극 및 실린더형 저장전극은 도 2a 의 점선안에 도시된 ⓧ부분 만큼 표면적이 증가된다.The stacked storage electrode and the cylindrical storage electrode have an increased surface area by the portion shown in the dotted line in FIG. 2A.
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 저장전극 제조방법은, 소정의 하부구조물이 형성되어 있는 반도체기판 상부에 저장전극 콘택홀이 구비된 희생절연막패턴을 형성하고, 전체표면 상부에 제1도전층을 형성하여 상기 저장전극 콘택홀을 매립시킨 다음, 상기 제1도전층을 전면식각하여 제1저장전극을 형성한 후 상기 제1저장전극의 양쪽에 소정 두께 오버랩되고, 상기 제1저장전극에 소정 거리 비끼는 부분을 노출시키는 저장전극 마스크를 식각마스크로 상기 희생절연막 및 노출되는 제1저장전극을 식각하여 트렌치를 형성한 후, 전체표면 상부에 제2도전층을 형성하여 상기 트렌치를 매립시킨 다음, 상기 제2도전층을 전면식각하여 상기 제1저장전극에 소정 두께 오버랩되는 동시에 상기 제1저장전극의 양쪽에 소정 거리 비껴서 연결되는 제2저장전극을 형성함으로써 저장전극을 높게 형성하지 않고 표면적을 증가시키고, 셀영역과 주변회로영역간에 단차가 발생하는 것을 방지하여 후속공정을 용이하게 할 수 있게 하고, 반도체소자의 고집적화를 가능하게 하는 이점이 있다.As described above, in the method of manufacturing a storage electrode of a semiconductor device according to the present invention, a sacrificial insulating film pattern having a storage electrode contact hole is formed on a semiconductor substrate on which a predetermined substructure is formed, and the first surface is formed on the entire surface of the first electrode. After forming a conductive layer to fill the storage electrode contact hole, and then etching the entire surface of the first conductive layer to form a first storage electrode, the first storage electrode overlaps a predetermined thickness on both sides of the first storage electrode. A trench is formed by etching the sacrificial insulating layer and the exposed first storage electrode by using a storage electrode mask that exposes a storage electrode mask that exposes a predetermined distance to the trench, and then a second conductive layer is formed on the entire surface to fill the trench. After etching the entire surface of the second conductive layer, the second conductive layer overlaps the first storage electrode at a predetermined thickness and is spaced apart at a predetermined distance from both sides of the first storage electrode. By forming the second storage electrode to be connected, the surface area can be increased without forming the storage electrode high, and a step difference can be prevented from occurring between the cell region and the peripheral circuit region, thereby facilitating subsequent processes, and high integration of semiconductor devices can be achieved. There is an advantage to this.
Claims (4)
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990063488A KR100346451B1 (en) | 1999-12-28 | 1999-12-28 | Manufacturing method for capacitor of semiconductor device |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990063488A KR100346451B1 (en) | 1999-12-28 | 1999-12-28 | Manufacturing method for capacitor of semiconductor device |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010061013A KR20010061013A (en) | 2001-07-07 |
| KR100346451B1 true KR100346451B1 (en) | 2002-07-27 |
Family
ID=19630817
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990063488A KR100346451B1 (en) | 1999-12-28 | 1999-12-28 | Manufacturing method for capacitor of semiconductor device |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100346451B1 (en) |
-
1999
- 1999-12-28 KR KR1019990063488A patent/KR100346451B1/en not_active IP Right Cessation
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|---|---|
| KR20010061013A (en) | 2001-07-07 |
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