KR20030033696A - Forming method for capacitor of semiconductor device - Google Patents
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Abstract
Description
본 발명은 반도체소자의 캐패시터 형성방법에 관한 것으로, 보다 상세하게 실린더형 저장전극의 중심부에 저장전극 콘택 코아를 추가로 형성시킴으로써 폭 및 높이의 증가 없이 저장전극의 표면적을 증가시켜 캐패시터의 정전용량을 증가시키는 방법에 관한 것이다.The present invention relates to a method for forming a capacitor of a semiconductor device, and more particularly, by forming a storage electrode contact core at the center of a cylindrical storage electrode to increase the surface area of the storage electrode without increasing the width and height, thereby increasing the capacitance of the capacitor. It is about increasing.
최근 반도체소자의 고집적화 추세에 따라 셀 크기가 감소되어 충분한 정전용량을 갖는 캐패시터를 형성하기가 어려워지고 있으며, 특히 하나의 모스 트랜지스터와 캐패시터로 구성되는 디램 소자는 반도체기판 상에 세로 및 가로 방향으로 워드선들과 비트선들이 직교배치되어 있으며, 두개의 게이트에 걸쳐 캐패시터가 형성되어 있고, 상기 캐패시터의 중앙에 콘택홀이 형성되어 있다.Recently, due to the trend toward higher integration of semiconductor devices, it is difficult to form capacitors with sufficient capacitance due to a decrease in cell size. In particular, a DRAM device including one MOS transistor and a capacitor has a word in a vertical and horizontal direction on a semiconductor substrate. Lines and bit lines are orthogonally arranged, a capacitor is formed over two gates, and a contact hole is formed in the center of the capacitor.
이때, 상기 캐패시터는 주로 다결정실리콘을 도전체로 하여 산화막, 질화막 또는 그 적층막인 오.엔.오.(oxide-nitride-oxide)막을 유전체로 사용하고 있다. 그리고, 칩에서 많은 면적을 차지하는 캐패시터의 정전용량을 크게 하면서, 면적을 줄이는 것이 디램 소자의 고집적화에 중요한 요인이 된다.In this case, the capacitor mainly uses an oxide film, a nitride film, or an O-O-oxide (oxide-nitride-oxide) film as a dielectric, using polycrystalline silicon as a conductor. In addition, reducing the area while increasing the capacitance of a capacitor, which occupies a large area of the chip, is an important factor for high integration of the DRAM device.
따라서, C=(ε0 × εr × A) / T (여기서, ε0 은 진공 유전율(permitivity of vaccum), εr 은 유전막의 유전상수(dielectric constant), A 는 캐패시터의 표면적, T 는 유전막의 두께) 로 표시되는 캐패시터의 정전용량(C)을 증가시키기 위하여 유전상수가 높은 물질을 유전체로 사용하거나, 유전막을 얇게 형성하거나 또는 캐패시터의 표면적을 증가시키는 등의 방법이 있다.Therefore, C = (ε0 × εr × A) / T (where ε0 is the permittivity of vaccum, εr is the dielectric constant of the dielectric film, A is the surface area of the capacitor, and T is the thickness of the dielectric film). In order to increase the capacitance C of the displayed capacitor, a material having a high dielectric constant is used as the dielectric, a thin dielectric film is formed, or the surface area of the capacitor is increased.
그러나, 이러한 방법들은 모두 각각의 문제점을 가지고 있다.However, these methods all have their problems.
즉, 높은 유전상수를 갖는 유전물질, 예를 들어 Ta2O5, TiO2또는 SrTiO3등이 연구되고 있으나, 이러한 물질들의 접합 파괴전압 등과 같은 신뢰도 및 박막특성 등이 확실하게 확인되어 있지 않아 실제소자에 적용하기가 어렵고, 유전막 두께를 감소시키는 것은 소자 동작 시 유전막이 파괴되어 캐패시터의 신뢰도에 심각한 영향을 준다.That is, dielectric materials having high dielectric constants, such as Ta 2 O 5 , TiO 2, or SrTiO 3 , have been studied, but reliability and thin film characteristics such as junction breakdown voltage of these materials have not been confirmed. Difficult to apply to the device, and reducing the thickness of the dielectric film seriously affects the reliability of the capacitor by breaking the dielectric film during device operation.
더욱이, 캐패시터의 저장전극의 표면적을 증가시키기 위하여, 다결정실리콘층을 다층으로 형성한 후, 이들을 관통하여 서로 연결시키는 핀(pin)구조로 형성하거나, 콘택의 상부에 실린더형의 저장전극을 형성하는 등의 방법을 사용하기도 한다.Furthermore, in order to increase the surface area of the storage electrode of the capacitor, a polysilicon layer is formed in a multi-layer and then formed into a pin structure through which they are connected to each other, or a cylindrical storage electrode is formed on the contact. Other methods may be used.
그러나, 상기 캐패시터를 삼차원적 구조로 형성하는 경우는, 셀부의 단차가 다른 부분보다 높게 형성되어 후속공정을 어렵게 한다. 특히, 메탈 콘택 공정 시 단차가 낮은 부분의 콘택 크기가 다르게 형성되거나, 콘택이 형성되지 않는 경우가 발생하는 단점이 있다.However, in the case where the capacitor is formed in a three-dimensional structure, the step of the cell portion is formed higher than that of other portions, which makes subsequent processing difficult. In particular, there is a disadvantage in that the contact size is formed differently or the contact is not formed in the low step portion during the metal contact process.
이하, 첨부된 도면을 참고로 하여 종래기술에 따른 반도체소자의 캐패시터 형성방법에 대하여 설명한다.Hereinafter, a method of forming a capacitor of a semiconductor device according to the prior art will be described with reference to the accompanying drawings.
도 1a 내지 도 1h 는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 공정 단면도이다.1A to 1H are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device according to the prior art.
먼저,반도체기판(10)에 활성영역을 정의하는 소자분리절연막(11)을 형성한다.First, an element isolation insulating film 11 defining an active region is formed on the semiconductor substrate 10.
다음, 상기 반도체기판(10) 상부에 워드라인(12)을 형성하고, 전체표면 상부에 제1층간절연막(13)을 형성한다.Next, the word line 12 is formed on the semiconductor substrate 10, and the first interlayer insulating layer 13 is formed on the entire surface of the semiconductor substrate 10.
그 다음, 상기 반도체기판(10)의 활성영역에서 비트라인 콘택으로 예정되는 부분에 접속되는 비트라인(14)을 형성한다.Next, a bit line 14 is formed in the active region of the semiconductor substrate 10 to be connected to a portion intended as a bit line contact.
다음, 전체표면 상부에 제2층간절연막(15)을 형성한다.Next, a second interlayer insulating film 15 is formed over the entire surface.
그 다음, 저장전극 콘택 마스크를 이용한 사진식각공정으로 상기 제2층간절연막(15) 및 제1층간절연막(13)을 식각하여 저장전극 콘택홀(17)을 형성한다.Next, the second interlayer insulating layer 15 and the first interlayer insulating layer 13 are etched by a photolithography process using a storage electrode contact mask to form a storage electrode contact hole 17.
다음, 상기 저장전극 콘택홀(17)의 측벽에 절연막 스페이서(16)를 형성한다. (도 1a 참조)Next, an insulating layer spacer 16 is formed on sidewalls of the storage electrode contact hole 17. (See Figure 1A)
그 다음, 전체표면 상부에 제1도전층(18)을 형성한다. 이때, 상기 제1도전층(18)은 상기 저장전극 콘택홀(17)이 완전히 매립되도록 형성된다.Next, the first conductive layer 18 is formed over the entire surface. In this case, the first conductive layer 18 is formed to completely fill the storage electrode contact hole 17.
다음, 상기 제1도전층(18) 상부에 코아절연막(20)을 형성한다. (도 1b 참조)Next, a core insulating layer 20 is formed on the first conductive layer 18. (See FIG. 1B)
그 다음, 상기 코아절연막(20) 상부에 저장전극으로 예정되는 부분을 보호하는 감광막패턴(22)을 형성한다. (도 1c 참조)Next, a photoresist pattern 22 is formed on the core insulation layer 20 to protect a portion of the core insulation layer 20 as a storage electrode. (See Figure 1C)
다음, 상기 감광막패턴(22)을 식각마스크로 상기 코아절연막(20) 및 제1도전층(18)을 식각하여 코아절연막패턴(21) 및 제1도전층패턴(19)을 형성한다.Next, the core insulation layer 20 and the first conductive layer 18 are etched using the photoresist pattern 22 as an etch mask to form the core insulation layer pattern 21 and the first conductive layer pattern 19.
그 다음, 상기 감광막패턴(22)을 제거한다. (도 1d 참조)Next, the photoresist pattern 22 is removed. (See FIG. 1D)
다음, 전체표면 상부에 제2도전층(23)을 소정 두께 형성한다. (도 1e 참조)Next, a second thickness of the second conductive layer 23 is formed on the entire surface. (See Figure 1E)
그 다음, 상기 제2도전층(23)을 전면식각하여 상기 코아절연막패턴(21)의 측벽에 상기 제1도전층패턴(19)과 접속되는 제2도전층스페이서(24)를 형성한다. (도 1f 참조)Next, the second conductive layer 23 is etched entirely to form a second conductive layer spacer 24 connected to the first conductive layer pattern 19 on the sidewall of the core insulating layer pattern 21. (See Figure 1f)
다음, 상기 코아절연막패턴(21)을 제거하여 실린더형 저장전극을 형성한다. 이때, 상기 코아절연막패턴(21)은 습식식각공정에 의해 제거된다. (도 1g 참조)Next, the core insulating layer pattern 21 is removed to form a cylindrical storage electrode. In this case, the core insulating layer pattern 21 is removed by a wet etching process. (See Figure 1g)
그 다음, 전체표면 상부에 유전체막 및 제3도전층을 형성한다.Then, a dielectric film and a third conductive layer are formed over the entire surface.
다음, 플레이트전극 마스크를 이용한 사진식각공정으로 상기 제3도전층과 유전체막을 식각하여 플레이트전극(26) 및 유전체막패턴(25)을 형성한다. (도 1h 참조)Next, the third conductive layer and the dielectric layer are etched by the photolithography process using the plate electrode mask to form the plate electrode 26 and the dielectric layer pattern 25. (See Figure 1H)
상기와 같이 종래기술에 따른 반도체소자의 캐패시터 형성방법은, 저장전극의 높이나 폭을 증가시키면 캐패시터의 정전용량을 증가되지만 반도체소자가 고집적화되어 감에 따라 저장전극의 폭을 증가시켜 표면적을 증가시키는데 한계가 있고, 저장전극의 높이를 증가시키는 경우 저장전극의 스페이서가 떨어져나가는 등 공정 상의 어려움이 있다.As described above, the method of forming a capacitor of a semiconductor device according to the prior art increases the capacitance of the capacitor when the height or width of the storage electrode is increased, but as the semiconductor device becomes more integrated, the width of the storage electrode is increased to increase the surface area. In addition, when the height of the storage electrode is increased, there is a difficulty in the process such as the spacer of the storage electrode is separated.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 실린더형 저장전극의 중심부에 저장전극 콘택 코아를 추가로 형성함으로써 저장전극의 표면적을 확보하여 캐패시터의 정전용량을 증가시키고, 그에 따른 반도체소자의 동작 특성 및 신뢰성을 향상시킬 수 있는 반도체소자의 캐패시터의 형성방법을 제공하는데 그 목적이 있다.The present invention to solve the above problems of the prior art, by forming a storage electrode contact core in the center of the cylindrical storage electrode to ensure the surface area of the storage electrode to increase the capacitance of the capacitor, accordingly It is an object of the present invention to provide a method of forming a capacitor of a semiconductor device capable of improving operating characteristics and reliability.
도 1a 내지 도 1h 는 종래기술에 따른 반도체소자의 캐패시터 형성방법을 도시한 공정 단면도.1A to 1H are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device according to the prior art.
도 2a 내지 도 2j 는 본 발명에 따른 반도체소자의 캐패시터 형성방법을 도시한 공정 단면도.2A to 2J are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device according to the present invention.
< 도면의 주요부분에 대한 부호의 설명 ><Description of Symbols for Major Parts of Drawings>
10, 30 : 반도체기판 11, 31 : 소자분리절연막10, 30: semiconductor substrate 11, 31: device isolation insulating film
12, 32 : 워드라인 13, 33 : 제1층간절연막12, 32: word line 13, 33: first interlayer insulating film
14, 34 : 비트라인 15, 35 : 제2층간절연막14, 34: bit line 15, 35: second interlayer insulating film
16, 36 : 절연막 스페이서 17, 37 : 저장전극 콘택홀16 and 36 insulating film spacers 17 and 37 storage electrode contact holes
18, 38 : 제1도전층 19, 39 : 제1도전층패턴18, 38: first conductive layer 19, 39: first conductive layer pattern
20, 40 : 코아절연막 21 : 코아절연막패턴20, 40: core insulation film 21: core insulation film pattern
22 : 감광막패턴 23, 45 : 제2도전층22: photosensitive film pattern 23, 45: second conductive layer
24 : 제2도전층 스페이서 25, 48 : 유전체막패턴24: second conductive layer spacer 25, 48: dielectric film pattern
26, 49 : 플레이트전극 41 : 콘택홀26, 49: plate electrode 41: contact hole
42 : 코아절연막 스페이서 43 : 제1감광막패턴42 core insulation film spacer 43 first photosensitive film pattern
44 : 제2감광막패턴 46 : 제2도전층 스페이서44 second photosensitive film pattern 46 second conductive layer spacer
47 : 저장전극 콘택 코아47: storage electrode contact core
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 캐패시터의 형성방법은,In order to achieve the above object, a method of forming a capacitor of a semiconductor device according to the present invention,
반도체기판에 접속되는 제1도전층을 형성하고 그 상부에 저장전극마스크를 이용한 사진식각공정으로 코아절연막을 형성하는 공정과,Forming a core insulating film by forming a first conductive layer connected to the semiconductor substrate and performing a photolithography process using a storage electrode mask thereon;
저장전극 콘택마스크를 이용한 사진식각공정으로 상기 코아절연막을 식각하여 상기 제1도전층을 노출시키는 콘택홀을 형성하는 공정과,Forming a contact hole exposing the first conductive layer by etching the core insulating layer by a photolithography process using a storage electrode contact mask;
상기 저장전극 마스크를 이용한 사진식각공정으로 상기 코아절연막 및 제1도전층을 식각하여 코아절연막패턴과 제1도전층패턴을 형성하는 공정과,Forming a core insulation layer pattern and a first conductive layer pattern by etching the core insulation layer and the first conductive layer by a photolithography process using the storage electrode mask;
상기 제1도전층패턴과 코아절연막패턴 측벽에 제2도전층 스페이서를 형성하는 동시에 상기 콘택홀을 매립하는 제2도전층 코아를 형성하는 공정과,Forming a second conductive layer core on the sidewalls of the first conductive layer pattern and the core insulating layer pattern and simultaneously forming a second conductive layer core filling the contact hole;
상기 코아절연막패턴을 제거하고 유전체막 및 플레이트전극을 형성하는 공정을 포함하는 것을 특징으로 한다.And removing the core insulating film pattern and forming a dielectric film and a plate electrode.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.Hereinafter, with reference to the accompanying drawings will be described in detail the present invention.
도 2a 내지 도 2j 는 본 발명에 따른 반도체소자의 캐패시터 형성방법을 도시한 공정 단면도이다.2A to 2J are cross-sectional views illustrating a method of forming a capacitor of a semiconductor device according to the present invention.
먼저, 반도체기판(30)에 활성영역을 정의하는 소자분리절연막(31)을 형성한다.First, an isolation layer 31 is formed on the semiconductor substrate 30 to define an active region.
다음, 상기 반도체기판(30) 상부에 워드라인(32)을 형성하고, 전체표면 상부에 제1층간절연막(33)을 형성한다.Next, a word line 32 is formed on the semiconductor substrate 30, and a first interlayer insulating layer 33 is formed on the entire surface.
그 다음, 상기 반도체기판(30)의 활성영역에서 비트라인 콘택으로 예정되는 부분에 접속되는 비트라인(34)을 형성한다.Next, a bit line 34 is formed in the active region of the semiconductor substrate 30 to be connected to a portion intended as a bit line contact.
다음, 전체표면 상부에 제2층간절연막(35)을 형성한다.Next, a second interlayer insulating film 35 is formed over the entire surface.
그 다음, 저장전극 콘택 마스크를 이용한 사진식각공정으로 상기 제2층간절연막(35) 및 제1층간절연막(33)을 식각하여 저장전극 콘택홀(37)을 형성한다.Next, the second interlayer insulating layer 35 and the first interlayer insulating layer 33 are etched by a photolithography process using a storage electrode contact mask to form a storage electrode contact hole 37.
다음, 상기 저장전극 콘택홀(37)의 측벽에 절연막 스페이서(36)를 형성한다. (도 2a 참조)Next, an insulating layer spacer 36 is formed on sidewalls of the storage electrode contact hole 37. (See Figure 2A)
그 다음, 전체표면 상부에 제1도전층(38)을 형성하되, 상기 저장전극 콘택홀(37)을 통하여 상기 반도체기판(30)의 활성영역에 접속되게 한다.Next, a first conductive layer 38 is formed on the entire surface of the first conductive layer 38, and is connected to the active region of the semiconductor substrate 30 through the storage electrode contact hole 37.
다음, 상기 제1도전층(38) 상부에 코아절연막(40)을 형성한다. (도 2b 참조)Next, a core insulating layer 40 is formed on the first conductive layer 38. (See Figure 2b)
그 다음, 상기 코아절연막(40) 상부에 저장전극 콘택 코아로 예정되는 부분을 노출시키는 제1감광막패턴(43)을 형성한다. 이때, 상기 제1감광막패턴(43)은 저장전극 콘택마스크를 이용한 노광 및 현상공정으로 형성한 것이다. (도 2c 참조)Next, a first photoresist layer pattern 43 is formed on the core insulation layer 40 to expose a portion of the core insulating layer 40 to be a storage electrode contact core. In this case, the first photoresist pattern 43 is formed by an exposure and development process using a storage electrode contact mask. (See Figure 2c)
다음, 상기 제1감광막패턴(43)을 식각마스크로 상기 코아절연막(40)을 식각하여 상기 제1도전층(38)을 노출시키는 콘택홀(41)을 형성한다.Next, the core insulation layer 40 is etched using the first photoresist pattern 43 as an etch mask to form a contact hole 41 exposing the first conductive layer 38.
그 다음, 상기 제1감광막패턴(43)을 제거한다. (도 2d 참조)Next, the first photoresist pattern 43 is removed. (See FIG. 2D)
다음, 전체표면 상부에 저장전극으로 예정되는 부분을 보호하는 제2감광막패턴(44)을 형성한다. 이때, 상기 제2감광막패턴(44)은 저장전극 마스크를 이용한 노광 및 현상공정으로 형성한 것으로서, 상기 콘택홀(41)을 매립하며 상기 콘택홀(41)을 중심으로 상기 코아절연막(40)의 소정 거리를 보호하도록 형성된 것이다. (도 2e 참조)Next, a second photoresist pattern 44 is formed on the entire surface to protect a portion intended as the storage electrode. In this case, the second photoresist layer pattern 44 is formed by an exposure and development process using a storage electrode mask. The second photoresist layer pattern 44 is filled with the contact hole 41 and the core insulation layer 40 is formed around the contact hole 41. It is formed to protect a predetermined distance. (See Figure 2E)
그 다음, 상기 제2감광막패턴(44)을 식각마스크로 상기 코아절연막(40) 및 제1도전층(38)을 식각하여 코아절연막 패턴(42) 및 제1도전층패턴(39)을 형성한다.Next, the core insulation layer 40 and the first conductive layer 38 are etched using the second photoresist layer pattern 44 as an etch mask to form the core insulation layer pattern 42 and the first conductive layer pattern 39. .
다음, 상기 제2감광막패턴(44)을 제거한다. (도 2f 참조)Next, the second photoresist pattern 44 is removed. (See Figure 2f)
그 다음, 전체표면 상부에 제2도전층(45)을 형성한다. 이때, 상기 제2도전층(45)은 상기 콘택홀(41)에 매립되도록 형성된다. (도 2g 참조)Next, the second conductive layer 45 is formed on the entire surface. In this case, the second conductive layer 45 is formed to be filled in the contact hole 41. (See Figure 2g)
다음, 상기 제2도전층(45)을 전면식각하여 상기 코아절연막 스페이서(42)의 측벽에 제2도전층 스페이서(46)를 형성하는 동시에 상기 콘택홀(41)을 통하여 상기 제1도전층패턴(39)에 접속되는 저장전극 콘택 코아(47)를 형성한다. (도 2h 참조)Next, the second conductive layer 45 is entirely etched to form a second conductive layer spacer 46 on the sidewall of the core insulating layer spacer 42, and the first conductive layer pattern is formed through the contact hole 41. A storage electrode contact core 47 connected to 39 is formed. (See Figure 2H)
그 다음, 상기 제2도전층 스페이서(46)와 저장전극 콘택 코아(47) 사이의 코아절연막 패턴(42)을 제거한다. 이때, 상기 코아절연막 패턴(42)은 습식식각방법으로 제거한다. (도 2i 참조)Next, the core insulating layer pattern 42 between the second conductive layer spacer 46 and the storage electrode contact core 47 is removed. In this case, the core insulation layer pattern 42 is removed by a wet etching method. (See Figure 2i)
다음, 전체표면 상부에 유전체막 및 제3도전층을 형성한다.Next, a dielectric film and a third conductive layer are formed over the entire surface.
그 다음, 플레이트전극 마스크를 이용한 사진식각공정으로 상기 유전체막 및 제3도전층을 식각하여 유전체막패턴(48) 및 플레이트전극(49)을 형성한다. (도 2j 참조)Next, the dielectric film and the third conductive layer are etched by a photolithography process using a plate electrode mask to form the dielectric film pattern 48 and the plate electrode 49. (See Figure 2J)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 캐패시터 형성방법은, 실린더형 저장전극의 중심부에 저장전극 콘택 코아를 추가로 형성하여 캐패시터의 폭 및 높이를 증가 없이 표면적을 증가시킴으로써 캐패시터의 정전용량을 증가시키고 반도체소자의 고집적화를 유리하게 하는 이점이 있다.As described above, in the method of forming a capacitor of a semiconductor device according to the present invention, a capacitor of the capacitor is formed by additionally forming a storage electrode contact core at the center of the cylindrical storage electrode to increase the surface area without increasing the width and height of the capacitor. There is an advantage to increase and advantageously high integration of the semiconductor device.
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| KR1020010065785A KR20030033696A (en) | 2001-10-24 | 2001-10-24 | Forming method for capacitor of semiconductor device |
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Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100724249B1 (en) * | 2005-09-15 | 2007-05-31 | 매그나칩 반도체 유한회사 | Method for fabricating semiconductor device |
-
2001
- 2001-10-24 KR KR1020010065785A patent/KR20030033696A/en not_active Application Discontinuation
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