KR20020013123A - Fuse box and method for forming the same - Google Patents
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Abstract
Description
본 발명은 퓨즈 박스(Fuse Box) 형성 방법에 관한 것으로, 특히 게이트 전극에 콘택되어 퓨즈 오픈(Fuse open) 영역에 형성된 다결정 실리콘층이 퓨즈 역할을하여 소자의 집적화, 신뢰성 및 수율을 향상시키는 퓨즈 박스 및 그의 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of forming a fuse box, and more particularly, a fuse box in which a polycrystalline silicon layer contacted to a gate electrode and formed in a fuse open region serves as a fuse to improve device integration, reliability, and yield. And a method for forming the same.
일반적인 미세 패턴(Pattern) 형성기술의 발달로 반도체 소자가 고집적화되어 감에 따라 디램(Dynamic Random Access Memory:DRAM) 소자의 경우에는 메모리 용량이 4배 증가되면, 칩(Chip)의 크기도 대략 2배정도 증가된다.As semiconductor devices are becoming highly integrated due to the development of general pattern forming technology, in the case of DRAM (Dynamic Random Access Memory (DRAM)) devices, the memory capacity is increased by four times, and the size of the chip is also approximately doubled. Is increased.
따라서, 부분적인 불량 발생의 비율이 증가되므로 제조된 칩에 불량이 전혀 없는 완전한 칩의 수율은 감소하게 되어 생산성이 떨어지므로 칩내에 여분의 메모리 셀을 형성하여 제조 과정 중 불량이 발생된 셀과 교환하여 사용함으로써 칩의 수율을 증가시킨다.Therefore, since the rate of partial defects increases, the yield of a complete chip having no defects in the manufactured chip is reduced, resulting in a decrease in productivity. Thus, an extra memory cell is formed in the chip to replace the defective cell during the manufacturing process. In order to increase the yield of the chip.
반도체 소자를 완성한 다음, 불량이 발생된 회로를 리페어 시키기 위하여 퓨즈 박스를 오픈(Open)시킨 다음, 해당되는 퓨즈를 레이저(laser)를 이용하여 절단해주게 된다.After the semiconductor device is completed, the fuse box is opened to repair the circuit in which the defect is generated, and then the corresponding fuse is cut by using a laser.
이러한 상황에서 레이저 퓨즈 블로잉(Blowing) 방법을 사용하는 리페어 방법은 퓨즈박스 위에 산화막을 제거, 레이저가 투과하여 퓨즈를 끊어줄 정도의 산화막 두께로 제어하여야 하는 식각상의 문제점이 있고, 로트(Lot)별, 웨이퍼(Wafer)별 발생할 수밖에 없는 퓨즈 박스 오픈전 산화막 두께 변화로 인한 퓨즈 박스 오픈을 위한 산화막 식각 공정 시 남아있는 산화막 두께 변화는 리페어 시 퓨즈 블로잉에 안정성을 떨어뜨리는 요인이 되고 있다.In such a situation, the repair method using the laser fuse blowing method has an etching problem in that the oxide film is removed from the fuse box to control the oxide film thickness to the extent that the laser penetrates and blows the fuse. In addition, the remaining oxide thickness change during the oxide etching process for opening the fuse box due to the oxide thickness change before opening the fuse box, which is inevitable for each wafer, causes deterioration in fuse blowing during repair.
종래의 퓨즈 박스는 도 1에서와 같이, 퓨즈 오픈 영역(23)이 정의된 반도체 기판(11), 상기 퓨즈 오픈 영역(23)을 포함한 반도체 기판(11)상에 게이트 절연막을 개재하며 형성되는 퓨즈 역할의 다수 개의 게이트 전극(12)들, 상기 게이트 전극(12)들을 포함한 반도체 기판(11)상에 형성되는 제 1 층간 절연막(13), 상기 퓨즈 오픈 영역(23) 이외의 제 1 층간 절연막(13)상에 순차적으로 적층되어 형성되는 제 2 다결정 실리콘층(14), 제 1 절연막(15) 및 제 1 금속층(16), 상기 제 1 금속층(16)상에 가드링(Guard Ring)(20)을 갖으며 형성되는 제 2 층간 절연막(17) 및 상기 제 2 층간 절연막(17)상에 순차적으로 적층되어 형성되는 제 2 금속층(21)과 패시베이션(Passivation)층(22)으로 구성된다.In the conventional fuse box, as illustrated in FIG. 1, a fuse formed through a gate insulating layer on a semiconductor substrate 11 having a fuse open region 23 defined therein and a semiconductor substrate 11 including the fuse open region 23. A plurality of gate electrodes 12 having a role, a first interlayer insulating layer 13 formed on the semiconductor substrate 11 including the gate electrodes 12, and a first interlayer insulating layer other than the fuse open region 23. 13, a second polycrystalline silicon layer 14, a first insulating layer 15, a first metal layer 16, and a guard ring 20 formed on the first metal layer 16. The second interlayer insulating film 17 and the second metal layer 21 and the passivation layer 22 are sequentially formed on the second interlayer insulating film 17.
그러나 종래의 퓨즈 박스 및 그의 형성 방법은 퓨즈 오픈 영역에 형성된 게이트 전극이 퓨즈 역할을 하므로 셀 지역에 형성되는 캐패시터 등과 같이 높은 구조에 의해 리페어 식각량이 증가하기 때문에 퓨즈 영역에 잔재하는 제 1 층간 절연막의 두께 균일도 확보가 어려워 퓨즈 블로잉이 되지 않아 에프티에이(Fixed To Attempt Ratio : FTA)가 나빠지므로 소자의 집적화, 신뢰성 및 수율이 저하되는 문제점이 있었다.However, in the conventional fuse box and its formation method, since the gate etching formed in the fuse open region acts as a fuse, the repair etching amount is increased due to a high structure such as a capacitor formed in the cell region. Since the uniformity of the thickness is difficult to secure and the fuse is not blown, the FTA becomes worse, resulting in deterioration of device integration, reliability, and yield.
본 발명은 상기의 문제점을 해결하기 위해 안출한 것으로 퓨즈 오픈 영역 이외의 부위에 게이트 전극을 형성하고 상기 게이트 전극에 콘택되어 상기 퓨즈 오픈 영역에 형성된 다결정 실리콘층이 퓨즈 역할을 하므로 퓨즈 영역에 잔재하는 층간 절연막의 두께 균일도를 확보하는 퓨즈 박스 및 그의 형성 방법을 제공하는데 그 목적이 있다.The present invention has been made in order to solve the above problems, and a gate electrode is formed in a portion other than the fuse open region, and the polycrystalline silicon layer formed on the fuse open region by contacting the gate electrode serves as a fuse, thus remaining in the fuse region. It is an object of the present invention to provide a fuse box and a method of forming the fuse box for securing the thickness uniformity of the interlayer insulating film.
도 1은 종래의 퓨즈 박스를 나타낸 구조 단면도1 is a structural cross-sectional view showing a conventional fuse box
도 2는 본 발명의 실시 예에 따른 퓨즈 박스를 나타낸 구조 단면도2 is a structural cross-sectional view showing a fuse box according to an embodiment of the present invention.
도 3a 내지 도 3c는 본 발명의 실시 예에 따른 퓨즈 박스의 형성 방법을 나타낸 공정 단면도3A to 3C are cross-sectional views illustrating a method of forming a fuse box according to an exemplary embodiment of the present invention.
<도면의 주요부분에 대한 부호의 설명><Description of the symbols for the main parts of the drawings>
31 : 반도체 기판 32 : 게이트 전극31 semiconductor substrate 32 gate electrode
33 : 제 1 층간 절연막 34 : 제 1 가드링33: first interlayer insulating film 34: first guard ring
35 : 제 3 다결정 실리콘층 36 : 제 2 층간 절연막35: third polycrystalline silicon layer 36: second interlayer insulating film
37 : 제 1 금속층 38 : 제 3 층간 절연막37: first metal layer 38: third interlayer insulating film
39 : 제 2 가드링 40 : 제 2 금속층39: second guard ring 40: second metal layer
41 : 패시베이션층 42 : 퓨즈 오픈 영역41: passivation layer 42: fuse open area
본 발명의 퓨즈 박스는 퓨즈 절단 부위인 퓨즈 오픈 영역이 정의된 기판, 상기 퓨즈 오픈 영역 양측의 기판 상에 형성되는 다수 개의 게이트 전극들, 전면에 형성되며 상기 퓨즈 오픈 영역 양측 인접 부위의 게이트 전극 상에 형성되는 제 1 콘택홀을 포함한 제 1 층간 절연막, 상기 제 1 콘택홀내에 형성되며 외부의 수분 침투를 방지하는 도전성의 제 1 가드링, 상기 퓨즈 오픈 영역과 그 인접한 부위의 제 1 층간 절연막상에 형성되되, 상기 제 1 가드링을 통하여 게이트 전극과 전기적으로 연결되는 퓨즈층, 전면에 형성되는 제 2 층간 절연막, 상기 퓨즈 오픈 영역에 인접한 부위의 제 2 층간 절연막상에 형성되는 제 1 금속층, 상기 제 1 금속층상에 형성되며 상기 퓨즈 오픈 영역 양측 인접 부위의 제 1 금속층 상에 형성되는 제 2 콘택홀을 포함한 제 3 층간 절연막, 상기 제 2 콘택홀내에 형성되며 외부의 수분 침투를 방지하는 도전성의 제 2 가드링 및 상기 제 3 층간 절연막상에 순차적으로 적층되어 형성되는 제 2 금속층과 패시베이션층을 포함하여 구성됨을 특징으로 한다.The fuse box of the present invention includes a substrate in which a fuse open region, which is a fuse cutting region, is defined, a plurality of gate electrodes formed on substrates on both sides of the fuse open region, and formed on a front surface and on the gate electrodes on both sides of the fuse open region. A first interlayer insulating film including a first contact hole formed in the first contact hole, a conductive first guard ring formed in the first contact hole to prevent external moisture from penetrating, and a first interlayer insulating film on a portion adjacent to the fuse open region A fuse layer electrically connected to the gate electrode through the first guard ring, a second interlayer insulating layer formed on a front surface, a first metal layer formed on a second interlayer insulating layer adjacent to the fuse open region, A third interlayer section formed on the first metal layer and including a second contact hole formed on a first metal layer adjacent to both sides of the fuse open region; And a second metal layer and a passivation layer, which are formed in the second contact hole and are electrically stacked on the third interlayer insulating layer, and the second guard ring is formed in the second contact hole to prevent external moisture penetration. do.
그리고, 본 발명의 퓨즈 박스의 형성 방법은 퓨즈 절단 부위인 퓨즈 오픈 영역이 정의된 기판을 마련하는 단계, 상기 퓨즈 오픈 영역 양측의 기판 상에 다수 개의 게이트 전극들을 형성하는 단계, 전면에 상기 퓨즈 오픈 영역 양측 인접 부위의 게이트 전극 상에 형성되는 제 1 콘택홀을 포함한 제 1 층간 절연막을 형성하는 단계, 상기 제 1 콘택홀내에 제 1 도전층을 형성하는 단계, 상기 퓨즈 오픈 영역과 그 인접한 부위의 제 1 층간 절연막 상에 상기 제 1 도전층을 통하여 게이트 전극과 전기적으로 연결되는 퓨즈층을 형성하는 단계, 전면에 제 2 층간 절연막, 제 1금속층 및 제 3 층간 절연막을 순차적으로 형성하는 단계, 상기 제 3 층간 절연막을 선택 식각하여 상기 퓨즈 오픈 영역 양측 인접 부위의 제 1 금속층 상에 제 2 콘택홀을 형성하는 단계, 상기 제 2 콘택홀내에 제 2 도전층을 형성하는 단계, 전면에 제 2 금속층과 패시베이션층을 형성하는 단계 및 상기 퓨즈 오픈 영역의 패시베이션층, 제 2 금속층, 제 3 층간 절연막 및 제 1 금속층을 식각하는 단계를 포함하여 이루어짐을 특징으로 한다.In addition, the method of forming a fuse box according to the present invention may include providing a substrate in which a fuse open region, which is a fuse cutting region, is defined, forming a plurality of gate electrodes on a substrate on both sides of the fuse open region, and opening the fuse on a front surface thereof. Forming a first interlayer insulating film including a first contact hole formed on a gate electrode at adjacent portions of the region, forming a first conductive layer in the first contact hole, and forming a first conductive layer in the first contact hole, Forming a fuse layer electrically connected to the gate electrode through the first conductive layer on the first interlayer insulating film, sequentially forming a second interlayer insulating film, a first metal layer, and a third interlayer insulating film on a front surface thereof; Selectively etching a third interlayer insulating layer to form a second contact hole on a first metal layer adjacent to both sides of the fuse open region; Forming a second conductive layer in a second contact hole, forming a second metal layer and a passivation layer on the front surface, and etching a passivation layer, a second metal layer, a third interlayer insulating film, and a first metal layer in the fuse open region. Characterized in that comprises a.
상기와 같은 본 발명에 따른 퓨즈 박스 및 그의 형성 방법의 바람직한 실시 예를 첨부된 도면을 참조하여 상세히 설명하면 다음과 같다.A preferred embodiment of a fuse box and a method of forming the same according to the present invention as described above will be described in detail with reference to the accompanying drawings.
도 2는 본 발명의 실시 예에 따른 퓨즈 박스를 나타낸 구조 단면도이고, 도 3a 내지 도 3c는 본 발명의 실시 예에 따른 퓨즈 박스의 형성 방법을 나타낸 공정 단면도이다.2 is a cross-sectional view illustrating a fuse box according to an exemplary embodiment of the present invention, and FIGS. 3A to 3C are cross-sectional views illustrating a method of forming a fuse box according to an exemplary embodiment of the present invention.
본 발명의 실시 예에 따른 퓨즈 박스는 도 2에서와 같이, 퓨즈 절단 부위인 퓨즈 오픈 영역(42)이 정의된 반도체 기판(31), 상기 퓨즈 오픈 영역(42) 이외의 반도체 기판(31)상에 게이트 절연막을 개재하며 형성되는 다수 개의 게이트 전극(32), 상기 게이트 전극(32)들을 포함한 반도체 기판(31)상에 형성되며 상기 퓨즈 오픈 영역(42) 양측에 인접하여 형성된 게이트 전극(32)상에 형성되는 외부 수분 침투 방지용 제 1 가드링(34)을 갖는 제 1 층간 절연막(33), 상기 퓨즈 오픈 영역(42)과 그 양측에 인접한 부위의 제 1 층간 절연막(33)상에 형성되며 상기 게이트 전극(32)과 제 1 가드링(34)을 통하여 전기적으로 연결되어 퓨즈 역할을 하는 제 3 다결정 실리콘층(35), 상기 제 3 다결정 실리콘층(35)을 포함한 제 1 층간 절연막(33)상에 형성되는 제 2 층간 절연막(36), 상기 퓨즈 오픈 영역(42)에 인접한 제 2 층간 절연막(36)상에 형성되는 제 1 금속층(37), 상기 제 1 금속층(37)상에 외부 수분 침투 방지용 제 2 가드링(39)을 갖으며 형성되는 제 3 층간 절연막(38) 및 상기 제 3 층간 절연막(38)상에 순차적으로 적층되어 형성되는 제 2 금속층(40)과 패시베이션층(41)으로 구성된다.As shown in FIG. 2, the fuse box according to the embodiment of the present invention has a semiconductor substrate 31 having a fuse open region 42 defined as a fuse cutting region, and a semiconductor substrate 31 other than the fuse open region 42. A plurality of gate electrodes 32 formed on the semiconductor substrate 31 including the gate electrodes 32 and the gate electrodes 32 formed through the gate insulating layer, and adjacent to both sides of the fuse open region 42. Is formed on the first interlayer insulating film 33 having the first guard ring 34 for preventing external moisture infiltration, and on the fuse open region 42 and the first interlayer insulating film 33 at the portions adjacent to both sides thereof. A first interlayer insulating layer 33 including a third polycrystalline silicon layer 35 and a third polycrystalline silicon layer 35 electrically connected to each other through the gate electrode 32 and the first guard ring 34 to serve as a fuse. The second interlayer insulating film 36 formed on the The first metal layer 37 is formed on the second interlayer insulating layer 36 adjacent to the open region 42 and the second guard ring 39 is formed on the first metal layer 37 to prevent external moisture penetration. A second metal layer 40 and a passivation layer 41 are formed by being sequentially stacked on the third interlayer insulating film 38 and the third interlayer insulating film 38.
본 발명의 실시 예에 따른 퓨즈 박스의 형성 방법은 도 3a에서와 같이, 퓨즈 절단 부위인 퓨즈 오픈 영역이 정의된 반도체 기판(31)을 마련한다.In the method of forming a fuse box according to an exemplary embodiment of the present invention, as shown in FIG. 3A, a semiconductor substrate 31 having a fuse open region defined as a fuse cutting portion is provided.
그리고, 상기 퓨즈 오픈 영역 이외의 반도체 기판(31)상에 게이트 절연막을 개재한 다수 개의 게이트 전극(32)들을 형성한다.A plurality of gate electrodes 32 are formed on the semiconductor substrate 31 other than the fuse open region through the gate insulating layer.
여기서, 상기 게이트 전극(32)을 제 1 다결정 실리콘층으로 형성한다.Here, the gate electrode 32 is formed of a first polycrystalline silicon layer.
이어, 상기 다수 개의 게이트 전극(32)들을 포함한 반도체 기판(31)상에 제 1 층간 절연막(33)과 제 1 감광막(R1)을 순차적으로 형성한 후, 상기 제 1 감광막(R1)을 상기 퓨즈 오픈 영역의 양측에 인접한 게이트 전극(32)에 형성되는 제 1 콘택홀이 형성될 부위에서만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 1 감광막(R1)을 마스크로 상기 제 1 층간 절연막(33)을 선택 식각하여 제 1 콘택홀을 형성한다.Subsequently, a first interlayer insulating layer 33 and a first photoresist layer R1 are sequentially formed on the semiconductor substrate 31 including the plurality of gate electrodes 32, and then the first photoresist layer R1 is fused. After selectively exposing and developing the first contact hole formed in the gate electrode 32 adjacent to both sides of the open area to be removed only, the selectively exposed and developed first photoresist R1 is masked. The first interlayer insulating layer 33 is selectively etched to form a first contact hole.
도 3b에서와 같이, 상기 제 1 감광막(R1)을 제거한 다음, 전면에 제 2 다결정 실리콘층을 형성하고 에치 백(Etch Back)하여 상기 제 1 콘택홀을 매립하므로 제 1 가드링(34)을 형성한다.As shown in FIG. 3B, after the first photoresist layer R1 is removed, a second polycrystalline silicon layer is formed on the entire surface and etched back to fill the first contact hole so that the first guard ring 34 is formed. Form.
그리고, 상기 게이트 전극(32)과 제 1 콘택홀을 통하여 전기적으로 연결되어퓨즈 역할을 하는 제 3 다결정 실리콘층(35)을 상기 제 1 가드링(34)을 포함한 제 1 층간 절연막(33)상에 형성한다.The third polycrystalline silicon layer 35 electrically connected to the gate electrode 32 through the first contact hole serves as a fuse on the first interlayer insulating layer 33 including the first guard ring 34. To form.
그리고, 상기 제 3 다결정 실리콘층(35)상에 제 2 감광막(R2)을 도포하고, 상기 제 2 감광막(R2)을 상기 퓨즈 오픈 영역과 그 양측의 인접 부위에서만 남도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 2 감광막(R2)을 마스크로 상기 제 3 다결정 실리콘층(35)을 선택 식각한다.After the second photosensitive film R2 is coated on the third polycrystalline silicon layer 35, the second photosensitive film R2 is selectively exposed and developed to remain only in the fuse open region and adjacent portions on both sides thereof. The third polycrystalline silicon layer 35 is selectively etched using the selectively exposed and developed second photosensitive film R2 as a mask.
도 3c에서와 같이, 상기 제 2 감광막(R2)을 제거한 후, 상기 제 3 다결정 실리콘층(35)을 포함한 제 1 층간 절연막(33)상에 제 2 층간 절연막(36), 제 1 금속층(37), 제 3 층간 절연막(38) 및 제 3 감광막을 형성한다.As shown in FIG. 3C, after the second photosensitive film R2 is removed, the second interlayer insulating film 36 and the first metal layer 37 are formed on the first interlayer insulating film 33 including the third polycrystalline silicon layer 35. ), A third interlayer insulating film 38 and a third photosensitive film are formed.
여기서, 상기 제 1, 제 3 층간 절연막(33,38)을 비피에스지(Boron Phosphrus Silicate Glass:BPSG), 피에스지(Phospho Silicate Glass:PSG), 에이치디피(High Density Plasma:HDP)-산화막 및 유에스지(Undoped Silicate Glass:USG) 중 하나로 형성한다.Here, the first and third interlayer insulating films 33 and 38 may be made of BPSG, Phospho Silicate Glass (PSG), HD Density Plasma (HDP) -oxide film, and UES. It is formed of one of Undoped Silicate Glass (USG).
그리고, 상기 제 3 감광막을 상기 퓨즈 오픈 영역에 인접한 부위의 제 2 콘택홀이 형성될 부위에서만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 3 감광막을 마스크로 상기 제 3 층간 절연막(38)을 선택적으로 식각하여 제 2 콘택홀을 형성한 후, 상기 제 3 감광막을 제거한다.And selectively exposing and developing the third photoresist film so as to be removed only at a portion where a second contact hole in a portion adjacent to the fuse open region is to be formed, and then using the selectively exposed and developed third photoresist film as a mask. After the interlayer insulating layer 38 is selectively etched to form a second contact hole, the third photoresist layer is removed.
이어, 전면에 제 4 다결정 실리콘층을 형성하고 에치 백하여 상기 제 2 콘택홀을 매립하여 제 2 가드링(39)을 형성한다.Next, a fourth polycrystalline silicon layer is formed on the entire surface and etched back to fill the second contact hole to form a second guard ring 39.
그리고, 상기 제 2 가드링(39)을 포함한 제 3 층간 절연막(38)상에 제 2 금속층(40), 패시베이션층(41) 및 제 4 감광막을 순차적으로 형성한 후, 상기 제 4 감광막을 퓨즈 오픈 영역이 형성될 부위에만 제거되도록 선택적으로 노광 및 현상한 후, 상기 선택적으로 노광 및 현상된 제 4 감광막을 마스크로 상기 패시베이션층(41), 제 2 금속층(40) 및 제 3 층간 절연막(38)을 선택적으로 식각하여 퓨즈 오픈 영역(42)을 형성한 후, 상기 제 4 감광막을 제거한다.After the second metal layer 40, the passivation layer 41, and the fourth photoresist film are sequentially formed on the third interlayer insulating film 38 including the second guard ring 39, the fourth photoresist film is fused. After selectively exposing and developing to remove only the region where the open region is to be formed, the passivation layer 41, the second metal layer 40, and the third interlayer insulating film 38 using the selectively exposed and developed fourth photoresist film as a mask. ) Is selectively etched to form the fuse open region 42, and then the fourth photoresist layer is removed.
여기서, 상기 패시베이션층(41)을 습식 식각에 대한 내식각성이 우수한 HDP-산화막, 피이(Plasma Enhanced:PE)-질화막 및 PE-산화막 중 하나로 형성한다.The passivation layer 41 is formed of one of an HDP-oxide film, a Plasma Enhanced (PE) -nitride film, and a PE-oxide film having excellent etching resistance to wet etching.
본 발명의 퓨즈 박스 및 그의 형성 방법은 퓨즈 오픈 영역 이외의 부위에 게이트 전극을 형성하고 상기 게이트 전극에 콘택되어 상기 퓨즈 오픈 영역에 형성된 다결정 실리콘층이 퓨즈 역할을 하므로, 종래 보다 리페어 식각량이 감소되기 때문에 퓨즈 오픈 영역에 잔재하는 층간 절연막의 두께 균일도 확보가 용이하여 퓨즈 블로잉의 불량을 방지하므로 FTA가 양호하여 소자의 집적화, 신뢰성 및 수율을 향상시키는 효과가 있다.The fuse box and the method of forming the same according to the present invention form a gate electrode at a portion other than the fuse open region, and the polycrystalline silicon layer formed on the fuse open region by contacting the gate electrode serves as a fuse, thereby reducing the amount of repair etching. Therefore, it is easy to secure the uniformity of the thickness of the interlayer insulating film remaining in the fuse open area, and thus prevents the defect of the fuse blowing, so that the FTA is good, thereby improving the integration, reliability, and yield of the device.
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KR1020000046563A KR20020013123A (en) | 2000-08-11 | 2000-08-11 | Fuse box and method for forming the same |
Country Status (1)
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KR (1) | KR20020013123A (en) |
-
2000
- 2000-08-11 KR KR1020000046563A patent/KR20020013123A/en not_active Application Discontinuation
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Legal Events
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WITN | Withdrawal due to no request for examination |