KR20030049184A - Method for fabricating semiconductor device - Google Patents

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류현규
조윤석
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    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks

Abstract

PURPOSE: A method for manufacturing a semiconductor device is provided to be capable of obtaining margins of contact processing with high aspect ratio and reducing contact resistance of a plate electrode. CONSTITUTION: A plate electrode(16) is formed on the first insulating layer(14a) having storage nodes(15). The second insulating layer(14b) is formed on the resultant structure including the plate electrode(16). The first opening part(18) is formed to expose a bit line(11) by selectively etching the second and first insulating layer(14b,14a) using the first photoresist pattern as a mask. After removing the first photoresist pattern, the second opening part(20) is formed to expose the plate electrode(16) by selectively etching the second insulating layer(14b) using the second photoresist pattern as a mask.

Description

반도체 소자 제조 방법{Method for fabricating semiconductor device}Method for fabricating semiconductor device

본 발명은 반도체 소자 제조 방법에 관한 것으로, 특히 콘택 형성 방법에 관한 것으로 더욱 상세하게는 비트라인 및 플레이트 전극의 금속배선 형성을 위한 콘택 형성 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method for manufacturing a semiconductor device, and more particularly, to a contact forming method, and more particularly, to a contact forming method for forming metal wiring of a bit line and a plate electrode.

0.16㎛ 이하의 설계규칙(Design rule)을 가지는 소자의 경우에 상부의 플레이트 전극은 금속배선으로쿠터 신호전달 및 리페어(Repair) 공정에서 퓨즈(Fuse) 용도로 사용되고 있는 등 매우 중요한 위치를 차지하고 있다. 그러므로, 금속배선으로부터 신호를 받아들이는 금속배선과 플레이트전극 사이의 콘택 저항은 매우 중요하다 할 수 있다.In the case of a device having a design rule of 0.16 μm or less, the upper plate electrode occupies a very important position, such as being used for fuse in the cue signal transmission and repair process by metal wiring. Therefore, the contact resistance between the metal wiring and the plate electrode which receives a signal from the metal wiring can be very important.

한편, 고집적화에 따라 좁은 영역에서 보다 많은 정전용량을 확보하기 위해 캐패시터의 경우도 단순적층형이 아닌 원통형 또는오목(Concave)형 등 3차원적인 다양한 형태로 그 구조를 설계하고 있는 바, 특히 오목형 구조에서 플레이트 전극과 비트라인은 공정 단계에 다라 다르겠지만 통상적인 경우 그 위치에 의해 수직단차가 크게 발생한다. 예컨대, 플레이트 전극은 ILD3 밑에 형성되지만, 비트라인의 경우 ILD1 형성 후 형성되므로 산화막 기준으로 대략 18000Å 이상의 차이가 나게 된다.On the other hand, in order to secure more capacitance in a narrow area due to high integration, capacitors are also designed in various three-dimensional shapes such as cylindrical or concave types, rather than simple laminations. In the plate electrode and the bit line, depending on the process step, but the vertical step is large due to its position in the normal case. For example, the plate electrode is formed under the ILD3, but since the bit line is formed after the formation of the ILD1, the plate electrode has a difference of about 18000 GPa or more based on the oxide film.

따라서, 비트라인과 금속배선을 연결하기 위한 콘택 공정을 수행하다보면, 플레이트 전극 위로 형성되는 콘택은 플레이트 전극을 뚫고 들어가는 현상인 펀치-스루(Punch-through)이 자주 발생하는 바, 이로인해 콘택 저항이 증가하며 높은 수직 단차에 따른 공정 마진을 확보하는 것이 힘들게 된다.Therefore, when performing the contact process for connecting the bit line and the metal wiring, the contact formed on the plate electrode is often a punch-through occurs through the plate electrode, which causes contact resistance This increases and makes it difficult to secure process margins due to high vertical steps.

본 발명은 상기와 같은 종래의 문제점을 해결하기 위한 것으로서, 종횡비가 큰 콘택 공정의 마진을 확보하며, 플레이트 전극의 금속 콘택 저항을 감소시키기에적합한 반도체 소자 제조 방법을 제공하는데 그 목적이 있다.SUMMARY OF THE INVENTION The present invention has been made in view of the above-described problems, and an object thereof is to provide a method of manufacturing a semiconductor device suitable for securing a margin of a contact process having a high aspect ratio and reducing metal contact resistance of a plate electrode.

도 1a 내지 도 1e는 본 발명의 일실시예에 따른 반도체 소자의 콘택 형성 공정을 도시한 단면도.1A to 1E are cross-sectional views illustrating a process for forming a contact of a semiconductor device according to an embodiment of the present invention.

* 도면의 주요부분에 대한 부호의 설명 *Explanation of symbols on the main parts of the drawings

11 : 비트라인12 : 하드마스크11: bit line 12: hard mask

13 : 식각방지막14a, 14b : 절연막13: etching prevention film 14a, 14b: insulating film

15 : 스토리지노드16 : 플레이트 전극15: storage node 16: plate electrode

18 : 제1 오픈부20 : 제2 오픈부18: first open portion 20: second open portion

상기 목적을 달성하기 위하여 본 발명은, 하부의 비트라인과 소정의 단차를 갖고 제1 절연막을 그 사이에 개재하여 배치된 플레이트 전극을 형성하는 단계; 상기 플레이트 전극을 포함한 전체 구조 상부에 평탄화된 제2 절연막을 형성하는 단계; 상기 제2 절연막 상에 비트라인의 금속배선을 위한 콘택 형성용 제1 포토레지스트 패턴을 형성하는 단계; 상기 제1 포토레지스트 패턴을 식각마스크로 해서 상기 제1 및 제2 절연막을 선택적으로 식각하여 상기 비트라인 표면을 노출시키는 제1오픈부를 형성하는 단계; 상기 제1포토레지스트 패턴을 제거하는 단계; 상기 제2 절연막 상에 상기 플레이트 전극의 금속배선을 위한 콘택 형성용 제2 포토레지스트 패턴을 형성하는 단계; 상기 제2 포토레지스트 패턴을 식각마스크로 해서 상기 제2 절연막을 선택적으로 식각하여 상기 플레이트 전극 표면을 노출시키는 제2 오픈부를 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제공한다.In order to achieve the above object, the present invention includes the steps of forming a plate electrode having a predetermined step with a lower bit line interposed between the first insulating film; Forming a planarized second insulating layer on the entire structure including the plate electrode; Forming a first photoresist pattern for forming a contact for metal wiring of the bit line on the second insulating layer; Selectively etching the first and second insulating layers using the first photoresist pattern as an etching mask to form a first open part exposing the surface of the bit line; Removing the first photoresist pattern; Forming a second photoresist pattern for forming a contact for metal wiring of the plate electrode on the second insulating film; And forming a second open portion to selectively expose the surface of the plate electrode by selectively etching the second insulating layer using the second photoresist pattern as an etching mask.

본 발명은 금속배선과 플레이트 전극을 연결시켜주는 콘택 공정을 두 번의 마스크를 사용하여 먼저, 비트라인과 연결되는 콘택 식각 공정을 수행하고 이후에 플레이트 부분을 형성하는 콘택 공정을 수행함으로써 종횡비가 큰 콘택 공정의 마진을 확보하며, 플레이트 전극의 콘택 저항을 일정하게 유지하도록 하는 것을 기술적 특징으로 한다.According to the present invention, the contact process for connecting the metal wiring and the plate electrode is performed by using two masks. First, a contact aspect having a high aspect ratio is performed by performing a contact etching process connected to the bit line and then forming a plate portion. It is a technical feature to ensure a margin of the process and to maintain a constant contact resistance of the plate electrode.

이하, 본 발명이 속하는 기술분야에서 통상의 기술을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부한 도면을 참조하여 설명하는 바, 도 1a 내지 도 1e는 본 발명의 일실시예에 따른 반도체 소자 제조 공정을 도시한 단면도로서, 이를 참조하여 상세히 후술한다.DETAILED DESCRIPTION Hereinafter, exemplary embodiments of the present invention will be described with reference to the accompanying drawings in order that the present invention may be easily implemented by those skilled in the art. 1A to 1E are cross-sectional views illustrating a semiconductor device manufacturing process according to an embodiment of the present invention, which will be described later in detail.

먼저, 도 1a에 도시된 바와 같이 반도체 소자를 이루기 여러 요소 예컨대, 트랜지스터 등이 형성진 반도체 기판(도시하지 않음) 상에 소스/드레인 등의 불순물 확산영역(도시하지 않음)에 콘택된 비트라인(11)을 형성한 다음, 비트라인 상에 후속 공정에 따른 비트라인(11)의 손실을 방지하기 위해 비트라인 하드마스크(12)를 형성한 다음, 후속 스토리지노드 콘택 형성시 비트라인 하드마스크(12) 등의 손실을 방지하기 위해 질화막 등을 이용하여 식각방지막(13)을 형성한다.First, as shown in FIG. 1A, a bit line (not shown) contacting an impurity diffusion region (not shown) such as a source / drain on a semiconductor substrate (not shown) in which various elements constituting a semiconductor element, for example, a transistor, are formed ( 11), then a bitline hardmask 12 is formed on the bitline to prevent loss of the bitline 11 in subsequent processes, and then the bitline hardmask 12 when forming subsequent storage node contacts. In order to prevent the loss of the ()) or the like to form an etching prevention film 13 by using a nitride film.

이어서, 셀영역(A)에 절연막(14a)을 관통하여 소스/드레인에 콘택된 스토리지노드(15)를 형성하는 바, 절연막(14a)는 산화막 계열의 물질을 이용하여 다층으로 구성된 것을 포함하며, 주변영역(B)에서는 최상부에 절연막(14a)이 존재한다.Subsequently, the storage node 15 penetrates the insulating film 14a in the cell region A to form a storage node 15 contacted to the source / drain. The insulating film 14a includes a multilayer structure using an oxide-based material. In the peripheral region B, the insulating film 14a is present at the top.

계속해서, 셀영역에 캐패시터용 유전체막(도시하지 않음) 등을 형성한 다음, 전체 상부에 폴리실리콘, TiN 또는 Ru 등을 이용하여 플레이트 전극(16)을 형성한다.Subsequently, a capacitor dielectric film (not shown) or the like is formed in the cell region, and then the plate electrode 16 is formed using polysilicon, TiN, or Ru over the whole.

다음으로, 도 1b에 도시된 바와 같이 상부가 평탄화된 절연막(14b)을 형성하여, 후속 사진식각 공정시 마진을 확보한 다음, 포토레지스트를 소정의 두께가 되도록 도포한 후, 소정의 노광원(도시하지 않음)과 소정의 레티클(도시하지 않음)을이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정을 통해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 비트라인(12) 금속배선을 위한 콘택용 포토레지스트 패턴(17)을 형성한다.Next, as shown in FIG. 1B, an insulating film 14b having a flattened upper portion is formed to secure a margin during a subsequent photolithography process, and then a photoresist is applied to a predetermined thickness, and then a predetermined exposure source ( (Not shown) and a predetermined reticle (not shown) to selectively expose a predetermined portion of the photoresist, and leave the exposed or unexposed portions through the exposure process through the developing process, and then the post-cleaning process. The photoresist pattern 17 for contacting the metal line of the bit line 12 is formed by removing the etching residues and the like.

다음으로, 도 1c에 도시된 바와 같이 포토레지스트 패턴(17)을 식각마스크로 해서 절연막(14b, 14a)과 식각방지막(13) 및 비트라인 하드마스크(12)을 선택적으로 식각하여 비트라인(11) 표면을 노출시키는 오픈부(18)를 형성하는 바, 식각되는 수직 두께를 감안하여 식각 가스의 양 및 시간을 적절히 조절하며, 포토레지스트 스트립을 실시한 후 별도의 세정 공정을 생략하고 후속 플레이트 전극(16) 콘택 식각 후 실시하는 세정 공정만으로 대체할 수 있다.Next, as illustrated in FIG. 1C, the insulating layers 14b and 14a, the etch stop 13, and the bit line hard mask 12 are selectively etched using the photoresist pattern 17 as an etch mask, thereby forming the bit line 11. In order to form an open portion 18 exposing the surface, the amount and time of the etching gas are appropriately adjusted in consideration of the vertical thickness to be etched, and after the photoresist strip, a separate cleaning process is omitted and subsequent plate electrodes ( 16) It can be replaced only by the cleaning process performed after contact etching.

다음으로, 도 1d에 도시된 바와 같이 포토레지스트를 소정의 두께가 되도록 도포한 후, 소정의 노광원(도시하지 않음)과 소정의 레티클(도시하지 않음)을 이용하여 포토레지스트의 소정 부분을 선택적으로 노광하고, 현상 공정을 통해 노광 공정을 통해 노광되거나 혹은 노광되지 않은 부분을 잔류시킨 다음, 후세정 공정 등을 통해 식각 잔유물 등을 제거함으로써 플레이트 전극(16) 금속배선을 위한 콘택용 포토레지스트 패턴(19)을 형성한다.Next, as shown in FIG. 1D, the photoresist is coated to a predetermined thickness, and then a predetermined portion of the photoresist is selectively selected using a predetermined exposure source (not shown) and a predetermined reticle (not shown). The photoresist pattern for contact for the metallization of the plate electrode 16 by removing the residue after exposure by the exposure process, the exposure process through the development process or the unexposed part through the development process, and the like. (19) is formed.

다음으로, 도 1e에 도시된 바와 같이 포토레지스트 패턴(19)을 식각마스크로 해서 절연막(14b)을 선택적으로 식각하여 플레아트 전극(16) 표면을 노출시키는 오픈부(20)를 형성하는 바, 식각되는 수직 두께가 전술한 비트라인 금속배선을 위한 오픈부(18) 형성시의 두께에 비해 얇으므로 이를 감안하여 식각 가스의 양 및 시간을 적절히 조절하며, 포토레지스트 스트립을 실시한 후 세정 공정을 실시하여 식각시 발생한 부산물과 전술한 비트라인 금속배선 콘택 형성시에 발생한 부산물을 동시에 제거한다.Next, as shown in FIG. 1E, the insulating layer 14b is selectively etched using the photoresist pattern 19 as an etch mask to form an open portion 20 exposing the surface of the plate electrode 16. Since the vertical thickness to be etched is thinner than the thickness at the time of forming the open part 18 for the bit line metal interconnection described above, the amount and time of the etching gas are appropriately adjusted and the cleaning process is performed after performing the photoresist strip. As a result, by-products generated during etching and by-products generated during the formation of the above-described bit line metal interconnect contact are simultaneously removed.

따라서, 서로 식각하는 두께가 다른 콘택 형성 공정을 분리실시함으로써, 하나의 마스크 및 일련의 공정이 추가되더라도 후속 공정에 대한 마진을 높일 수 있으며, 양호한 식각 프로파일을 얻을 수 있어 콘택 저항을 감소시킬 수 있어, 오히려 더 향상된 수율을 기대할 수 있다.Therefore, by separating contact forming processes having different thicknesses to be etched from each other, even if one mask and a series of processes are added, the margin for subsequent processes can be increased, and a good etching profile can be obtained to reduce contact resistance. Rather, better yields can be expected.

전술한 본 발명은, 서로 수직단차를 갖는 플레이트 전극과 비트라인 금속배선을 위한 콘택 형성 공정을 각각 다른 마스크 공정으로 분리하여 실시함으로써, 소자의 전기적 특성 향상시킬 수 있으며 불량 발생 확률을 감소시킬 수 있음을 실시예를 통해 알아 보았다.According to the present invention, a plate electrode having a vertical step and a contact forming process for a bit line metal wiring are separated by different mask processes, thereby improving the electrical characteristics of the device and reducing the probability of failure. It was found through the examples.

이상에서 본 발명의 기술 사상을 바람직한 실시예에 따라 구체적으로 기술하였으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.Although the technical spirit of the present invention has been described in detail according to a preferred embodiment, it should be noted that the above-described embodiment is for the purpose of description and not of limitation. In addition, those skilled in the art will understand that various embodiments are possible within the scope of the technical idea of the present invention.

상기와 같이 이루어지는 본 발명은, 콘택 형성에 따른 소자의 전기적 특성열화를 방지할 수 있어, 궁극적으로 반도체 소자의 수율을 향상시킬 수 있는 탁월한 효과를 기대할 수 있다.The present invention made as described above can prevent the deterioration of the electrical characteristics of the device due to contact formation, it can be expected to have an excellent effect that can ultimately improve the yield of the semiconductor device.

Claims (3)

하부의 비트라인과 소정의 단차를 갖고 제1 절연막을 그 사이에 개재하여 배치된 플레이트 전극을 형성하는 단계;Forming a plate electrode having a predetermined step with a lower bit line and having a first insulating film interposed therebetween; 상기 플레이트 전극을 포함한 전체 구조 상부에 평탄화된 제2 절연막을 형성하는 단계;Forming a planarized second insulating layer on the entire structure including the plate electrode; 상기 제2 절연막 상에 비트라인의 금속배선을 위한 콘택 형성용 제1 포토레지스트 패턴을 형성하는 단계;Forming a first photoresist pattern for forming a contact for metal wiring of the bit line on the second insulating layer; 상기 제1 포토레지스트 패턴을 식각마스크로 해서 상기 제1 및 제2 절연막을 선택적으로 식각하여 상기 비트라인 표면을 노출시키는 제1오픈부를 형성하는 단계;Selectively etching the first and second insulating layers using the first photoresist pattern as an etching mask to form a first open part exposing the surface of the bit line; 상기 제1포토레지스트 패턴을 제거하는 단계;Removing the first photoresist pattern; 상기 제2 절연막 상에 상기 플레이트 전극의 금속배선을 위한 콘택 형성용 제2 포토레지스트 패턴을 형성하는 단계;Forming a second photoresist pattern for forming a contact for metal wiring of the plate electrode on the second insulating film; 상기 제2 포토레지스트 패턴을 식각마스크로 해서 상기 제2 절연막을 선택적으로 식각하여 상기 플레이트 전극 표면을 노출시키는 제2 오픈부를 형성하는 단계Selectively etching the second insulating layer using the second photoresist pattern as an etching mask to form a second open part exposing the surface of the plate electrode; 를 포함하는 반도체 소자 제조 방법.Semiconductor device manufacturing method comprising a. 제 1 항에 있어서,The method of claim 1, 상기 제1 포토레지스트 패턴을 제거하는 단계 후 세정하는 단계를 생략하는 것을 특징으로 하는 반도체 소자 제조 방법.And removing the cleaning step after removing the first photoresist pattern. 제 1 항에 있어서,The method of claim 1, 상기 제2 오픈부를 형성하는 단계 후,After forming the second open portion, 상기 제2 포토레지스트 패턴을 제거하는 단계; 및Removing the second photoresist pattern; And 세정하는 단계Washing step 를 더 포함하는 반도체 소자 제조 방법.A semiconductor device manufacturing method further comprising.
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* Cited by examiner, † Cited by third party
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CN107924900A (en) * 2015-09-25 2018-04-17 英特尔公司 Via for the lithographic definition of organic packages substrate scaling

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