KR20040048039A - Method of manufacturing a semiconductor device - Google Patents

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Abstract

PURPOSE: A method for manufacturing a semiconductor device is provided to improve the reliability of a metal line by flatly forming the metal line with a desired thickness. CONSTITUTION: A nitride layer(207) and the first interlayer dielectric(208) are sequentially formed on a semiconductor substrate(201) including a polysilicon layer(204) and a junction region(206). The first and second contact hole are formed through the first interlayer dielectric and the nitride layer for exposing the junction region and the polysilicon layer, respectively. The first and second contact plug(211,212) are formed by filling the contact holes with a conductive layer. At this time, a metal line(213) is flatly formed on the resultant structure for locally connecting the contact plugs.

Description

반도체 소자의 제조 방법{Method of manufacturing a semiconductor device}Method of manufacturing a semiconductor device

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 국부 연결을 위한 금속 배선을 층간 절연막의 식각된 부분에 콘택 플러그와 동시에 형성함으로써 국부 연결을 위한 금속 배선을 두껍게 형성하면서도 평탄화 측면에서 문제를 발생시키지 않는 반도체 소자의 제조 방법에 관한 것이다.BACKGROUND OF THE INVENTION 1. Field of the Invention The present invention relates to a method of manufacturing a semiconductor device, and in particular, by forming a metal wiring for local connection at the same time as a contact plug in an etched portion of an interlayer insulating film, a metal wiring for local connection is formed thick, while not causing problems in terms of planarization. The present invention relates to a method for manufacturing a semiconductor device.

SRAM은 6개의 트랜지스터(NMOS 트랜지스터 4개와 PMOS 트랜지스터 2개) 또는 4개의 트랜지스터(NMOS 트랜지스터 4개와 저항 2개)로 구성되어 있으며, 1비트를 저장하기 위해 DRAM에 비해 상대적으로 많은 수의 트랜지스터가 필요하므로 집적도면에서 떨어지게 된다. SRAM의 집적도를 향상시키기 위하여 트랜지스터 자체는 DRAM과 동일하지만 핀 구성은 SRAM과 같이 구성하는 의사(pseudo) SRAM 등과 같은 방법이나 도 1에 도시된 바와 같이 노드의 트랜지스터를 제 1 금속 배선 이전에 국부적으로 연결시켜주는 방법등이 있다.An SRAM consists of six transistors (four NMOS transistors and two PMOS transistors) or four transistors (four NMOS transistors and two resistors), which require a relatively large number of transistors to store one bit. As a result, it is dropped from the level of integration. In order to improve the density of the SRAM, the transistor itself is the same as the DRAM, but the pin configuration is the same as a pseudo SRAM, which is configured like the SRAM, but as shown in FIG. There are ways to connect.

도 1은 종래의 집적도를 향상시키기 위한 SRAM의 제조 방법을 설명하기 위해 도시한 단면도이다.1 is a cross-sectional view illustrating a conventional method of manufacturing an SRAM for improving the degree of integration.

반도체 기판(101)상의 소정 영역에 소자 분리막(102)을 형성하여 액티브 영역과 소자 분리 영역을 확정한다. 액티브 영역은 다시 소정의 공정을 통하여 셀 영역과 주변 회로 영역으로 확정된다. 전체 구조 상부에 게이트 산화막(103) 및 폴리실리콘막(104)을 형성한다. 소정의 마스크를 이용한 리소그라피 공정 및 식각 공정으로 폴리실리콘막(104) 및 게이트 산화막(103)을 패터닝하여 게이트를 형성한다. 이 공정에 의해 주변 회로 영역에는 인접 셀과의 연결을 위한 배선이 형성된다. 저농도 불순물 이온 주입 공정을 실시하여 반도체 기판(101)상에 저농도 불순물 영역을 형성한다. 그리고, 게이트 및 인접 셀과의 연결을 위한 배선 측벽에 스페이서(105)를 형성한 후 고농도 불순물 이온 주입 공정을 실시하여 반도체 기판(101)상에 LDD 구조의 접합 영역(106)을 형성한다. 전체 구조 상부에 제 1 층간 절연막(107)을 형성한다. 제 1 층간 절연막(109)의 소정 영역을 식각하여 접합 영역(106)의 소정 영역, 즉 드레인 영역을 노출시키는 제 1 콘택홀과 인접 셀과의 연결을 위한 배선을 노출시키는 제 2 콘택홀을 형성한다. 제 1 및 제 2 콘택홀이 매립되도록 도전층을 형성하여 제 1 콘택 플러그(108) 및 제 2 콘택 플러그(109)를 형성한다. 그리고, 전체 구조 상부에 Ti막 및 TiN막을 적층한 후 제 1 및 제 2 콘택 플러그(108 및 109)가 연결되도록 패터닝하여 제 1 금속 배선(110)을 형성한다. 전체 구조 상부에 제 2 층간 절연막(111)을 형성한 후 제 2 및 제 1 층간 절연막(111 및 107)의 소정 영역을 식각하여 접합 영역(106)의 다른 영역, 즉 소오스 영역을 노출시키는 제 3 콘택홀을 형성한다. 제 3 콘택홀이 매립되도록 도전층을 형성하여 제 3 콘택 플러그(112)를 형성한다. 전체 구조 상부에 금속층을 형성한 후 패터닝하여 제 2 금속 배선(113)을 형성한다.An element isolation film 102 is formed in a predetermined region on the semiconductor substrate 101 to determine an active region and an element isolation region. The active region is again determined as a cell region and a peripheral circuit region through a predetermined process. A gate oxide film 103 and a polysilicon film 104 are formed over the entire structure. The polysilicon film 104 and the gate oxide film 103 are patterned by a lithography process and an etching process using a predetermined mask to form a gate. By this process, wiring for connection with adjacent cells is formed in the peripheral circuit region. A low concentration impurity ion implantation process is performed to form a low concentration impurity region on the semiconductor substrate 101. The spacer 105 is formed on the sidewall of the wiring for connecting the gate and the adjacent cell, and then a high concentration impurity ion implantation process is performed to form the junction region 106 of the LDD structure on the semiconductor substrate 101. The first interlayer insulating film 107 is formed over the entire structure. A predetermined region of the first interlayer insulating layer 109 is etched to form a first contact hole exposing a predetermined region of the junction region 106, that is, a drain region, and a second contact hole exposing wiring for connection between adjacent cells. do. A conductive layer is formed to fill the first and second contact holes to form the first contact plug 108 and the second contact plug 109. After the Ti film and the TiN film are stacked on the entire structure, the first metal wiring 110 is formed by patterning the first and second contact plugs 108 and 109 to be connected. After forming the second interlayer insulating film 111 over the entire structure, a third region for exposing other regions of the junction region 106, that is, a source region by etching certain regions of the second and first interlayer insulating films 111 and 107. A contact hole is formed. The third contact plug 112 is formed by forming a conductive layer to fill the third contact hole. The metal layer is formed on the entire structure and then patterned to form the second metal wiring 113.

상기와 같이 제 1 및 제 2 콘택 플러그를 연결시키기 위해 Ti막 및 TiN막을적층하여 금속 배선을 형성하는 국부 연결(local interconnection) 방법의 경우 다음과 같은 문제점을 가지고 있다. 즉, 소오스 영역과 연결되는 금속 배선을 형성하기 이전에 국부 연결을 위한 금속 배선을 추가적으로 형성하기 때문에 국부 연결을 위한 금속 배선이 두꺼운 경우 단차를 유발하여 평탄화 측면에서 불리하게 된다. 또한, 국부 연결을 위한 금속 배선이 두꺼울 경우 소오스 영역과 연결되는 금속 배선과의 신호 지연 현상을 유발할 수 있으므로 상대적으로 얇게 사용해야 하기 때문에 금속 배선 형성시 EPD(End Point Detection)을 설정하기 어렵다. 그리고, 얇은 금속 배선을 이용해야 하기 때문에 신뢰성이 떨어지게 된다.As described above, the local interconnection method of forming a metal wiring by stacking a Ti film and a TiN film to connect the first and second contact plugs has the following problems. That is, since the metal wires for local connection are additionally formed before the metal wires connected to the source region are formed, when the metal wires for the local connection are thick, a step is caused to be disadvantageous in terms of planarization. In addition, when the metal wiring for local connection is thick, it may cause a signal delay with the metal wiring connected to the source region, and thus it is difficult to set the end point detection (EPD) when forming the metal wiring because it should be used relatively thinly. And since thin metal wiring must be used, reliability falls.

본 발명의 목적은 국부 연결을 위한 금속 배선을 종래에 비해 두껍게 형성하여 금속 배선의 신뢰성을 향상시킬 수 있는 반도체 소자의 제조 방법을 제공하는데 있다.An object of the present invention is to provide a method for manufacturing a semiconductor device that can form a metal wiring for local connection thicker than the conventional to improve the reliability of the metal wiring.

본 발명의 다른 목적은 국부 연결을 위한 금속 배선을 종래에 비해 두껍게 형성하면서도 평탄화 측면에서 문제점을 갖지 않는 반도체 소자의 제조 방법을 제공하는데 있다.Another object of the present invention is to provide a method of manufacturing a semiconductor device, which has a thicker metal wiring for local connection than in the prior art but does not have a problem in terms of planarization.

도 1은 종래의 SRAM의 집적도를 향상시키기 위한 반도체 소자의 제조 방법을 설명하기 위해 도시한 소자의 단면도.BRIEF DESCRIPTION OF THE DRAWINGS Fig. 1 is a cross-sectional view of a device for explaining a method of manufacturing a semiconductor device for improving the integration degree of a conventional SRAM.

도 2(a) 내지 도 2(d)는 본 발명에 따른 SRAM의 집적도를 향상시키기 위한 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도.2 (a) to 2 (d) are cross-sectional views of devices sequentially shown to explain a method of manufacturing a semiconductor device for improving the degree of integration of an SRAM according to the present invention.

<도면의 주요 부분에 대한 부호의 설명><Explanation of symbols for the main parts of the drawings>

201 : 반도체 기판202 : 소자 분리막201: semiconductor substrate 202: device isolation film

203 : 게이트 산화막204 : 폴리실리콘막203: gate oxide film 204: polysilicon film

205 : 스페이서206 : 접합 영역205: spacer 206: junction area

207 : 질화막208 : 제 1 층간 절연막207: nitride film 208: first interlayer insulating film

209 : 제 1 콘택홀210 : 제 2 콘택홀209: first contact hole 210: second contact hole

211 : 제 1 콘택 플러그212 : 제 2 콘택 플러그211: first contact plug 212: second contact plug

213 : 제 1 금속 배선214 : 제 2 층간 절연막213: first metal wiring 214: second interlayer insulating film

215 : 제 3 콘택 플러그216 : 제 2 금속 배선215: third contact plug 216: second metal wiring

본 발명에 따른 반도체 소자의 제조 방법은 반도체 기판 상부의 소정 영역에 게이트, 접합 영역 및 인접 셀과의 연결을 위한 배선을 형성한 후 전체 구조 상부에 질화막을 형성하는 단계와, 전체 구조 상부에 제 1 층간 절연막을 형성한 후 상기 제 1 층간 절연막의 소정 영역을 식각하여 상기 접합 영역의 소정 영역 및 상기 인접 셀과의 연결을 위한 배선 상부에 형성된 상기 질화막을 각각 노출시키는 제 1 및 제 2 콘택홀을 형성하는 단계와, 상기 제 1 및 제 2 콘택홀이 포함되는 상기 제 1 층간 절연막의 소정 영역을 식각하는 동시에 상기 제 1 및 제 2 콘택홀에 의해 노출된 상기 질화막을 제거하는 단계와, 상기 제 1 및 제 2 콘택홀이 매립되도록 도전층을 형성한 후 연마 공정을 실시하여 제 1 및 제 2 콘택 플러그, 그리고 제 1 및 제 2 콘택 플러그를 국부적으로 연결시키는 제 1 금속 배선을 형성하는 단계와, 전체 구조 상부에 제 2 층간 절연막을 형성한 후 상기 제 2 및 제 1 층간 절연막의 소정 영역을 식각하여 상기 접합 영역의 소정 영역을 노출시키는 제 3 콘택홀을 형성하는 단계와, 상기 제 3 콘택홀이 매립되도록 도전층을 형성하여 제 3 콘택 플러그를 형성한 후 금속층을 형성하고 패터닝하여 제 2 금속 배선을 형성하는 단계를 포함하여 이루어진 것을 특징으로 한다.A method of manufacturing a semiconductor device according to the present invention includes forming a nitride film on an entire structure after forming a wiring for connecting a gate, a junction region, and an adjacent cell in a predetermined region on a semiconductor substrate, and forming a nitride film on the entire structure. First and second contact holes exposing the nitride film formed on the wiring line for connection to the predetermined region of the junction region and the adjacent cell by etching a predetermined region of the first interlayer insulating layer after forming the first interlayer insulating layer Forming a portion of the first interlayer insulating layer including the first and second contact holes and removing the nitride film exposed by the first and second contact holes; After forming the conductive layer so that the first and second contact holes are filled, the polishing process is performed to locally connect the first and second contact plugs and the first and second contact plugs. Forming a first interlayer insulating film to form a second interlayer insulating film over the entire structure, and etching a predetermined region of the second and first interlayer insulating layers to expose a predetermined region of the junction region. Forming a contact hole, forming a conductive layer to fill the third contact hole, forming a third contact plug, and then forming and patterning a metal layer to form a second metal wiring; do.

이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시 예를 설명함으로써 본 발명을 상세히 설명한다. 그러나, 본 발명은 이하에서 개시되는 실시 예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시 예는 본 발명의 개시가 완전하도록 하며, 이 기술 분야에서 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 또한, 도면상에서 동일 부호는 동일 요소를 지칭한다.Hereinafter, exemplary embodiments of the present invention will be described in detail with reference to the accompanying drawings. However, the present invention is not limited to the embodiments disclosed below, but may be implemented in various forms, and only the present embodiments are intended to complete the present disclosure and to those skilled in the art. It is provided to fully inform the scope of the invention. In addition, in the drawings, like reference numerals refer to like elements.

도 2(a) 내지 도 2(d)는 본 발명에 따른 SRAM의 집적도를 향상시키기 위한 반도체 소자의 제조 방법을 설명하기 위해 순서적으로 도시한 소자의 단면도이다.2 (a) to 2 (d) are cross-sectional views of devices sequentially shown to explain a method of manufacturing a semiconductor device for improving the degree of integration of an SRAM according to the present invention.

도 2(a)를 참조하면, 반도체 기판(201)상의 소정 영역에 소자 분리막(202)을 형성하여 액티브 영역과 소자 분리 영역을 확정한다. 액티브 영역은 다시 소정의 공정을 통하여 셀 영역과 주변 회로 영역으로 확정된다. 전체 구조 상부에 게이트 산화막(203) 및 폴리실리콘막(204)을 형성한다. 소정의 마스크를 이용한 리소그라피 공정 및 식각 공정으로 폴리실리콘막(204) 및 게이트 산화막(203)을 패터닝하여 게이트를 형성한다. 이 공정에 의해 주변 회로 영역에는 인접 셀과의 연결을 위한 배선이 형성된다. 저농도 불순물 이온 주입 공정을 실시하여 반도체 기판(201)상에 저농도 불순물 영역을 형성한다. 그리고, 게이트 및 인접 셀과의 연결을 위한 배선 측벽에 스페이서(205)를 형성한 후 고농도 불순물 이온 주입 공정을 실시하여 반도체 기판(201)상에 LDD 구조의 접합 영역(206)을 형성한다. 그리고, 전체 구조 상부에 식각 정지막으로서 질화막(207)을 형성한다.Referring to FIG. 2A, the device isolation film 202 is formed in a predetermined region on the semiconductor substrate 201 to determine the active region and the device isolation region. The active region is again determined as a cell region and a peripheral circuit region through a predetermined process. A gate oxide film 203 and a polysilicon film 204 are formed over the entire structure. The polysilicon layer 204 and the gate oxide layer 203 are patterned by a lithography process and an etching process using a predetermined mask to form a gate. By this process, wiring for connection with adjacent cells is formed in the peripheral circuit region. A low concentration impurity ion implantation process is performed to form a low concentration impurity region on the semiconductor substrate 201. The spacer 205 is formed on the sidewall of the wiring for connecting the gate and the adjacent cell, and then a high concentration impurity ion implantation process is performed to form the junction region 206 of the LDD structure on the semiconductor substrate 201. Then, the nitride film 207 is formed as an etch stop film on the entire structure.

도 2(b)를 참조하면, 전체 구조 상부에 제 1 층간 절연막(208)을 BPSG막 또는 PE-TEOS막을 이용하여 형성한다. 제 1 층간 절연막(208)의 소정 영역을 식각하여 접합 영역(206)의 소정 영역, 즉 드레인 영역 상부에 형성된 질화막(207)을 노출시키는 제 1 콘택홀(209)과 인접 셀과의 연결을 위한 배선 상부에 형성된 질화막(207)을 노출시키는 제 2 콘택홀(210)을 형성한다.Referring to FIG. 2B, a first interlayer insulating film 208 is formed on the entire structure by using a BPSG film or a PE-TEOS film. Etching a predetermined region of the first interlayer insulating layer 208 to expose the nitride layer 207 formed on the junction region 206, that is, the drain region, and the first contact hole 209 and the adjacent cell. A second contact hole 210 exposing the nitride film 207 formed over the wiring is formed.

도 2(c)를 참조하면, 리소그라피 공정 및 식각 공정을 실시하여 국부 연결을 위한 금속 배선을 형성하기 위해 제 1 층간 절연막(208)의 소정 영역을 제거한다.여기서, 제 1 층간 절연막(208)은 제 1 및 제 2 콘택홀(209 및 210)이 포함되는 영역을 제거하며, 이때, 제 1 및 제 2 콘택홀(209 및 210)에 의해 노출된 질화막(207)도 제거되어 접합 영역(206)의 소정 영역, 즉 드레인 영역과 인접 셀과의 연결을 위한 배선 상부가 노출된다. 제 1 및 제 2 콘택홀(209 및 210)이 매립되록 도전층을 형성한 후 연마 공정을 실시하여 제 1 및 제 2 콘택 플러그(211 및 212), 그리고 제 1 및 제 2 콘택 플러그(211 및 212)를 국부적으로 연결시키는 제 1 금속 배선(213)을 형성한다. 이때, 제 1 금속 배선(213)은 Ti막 및 TiN막을 적층하는 확산 방지막으로 형성할 수 있고, 여기에 텅스텐막을 적층하여 형성할 수도 있다. 또한, 제 1 금속 배선(213)은 국부 연결을 위해 제 1 층간 절연막(208)이 식각된 부분에 형성되기 때문에 단차로 인한 평탄화에 아무런 영향을 미치지 않는다.Referring to FIG. 2C, a predetermined region of the first interlayer insulating layer 208 is removed to form a metal wiring for local connection by performing a lithography process and an etching process. Here, the first interlayer insulating layer 208 is removed. Removes an area including the first and second contact holes 209 and 210, and at this time, the nitride film 207 exposed by the first and second contact holes 209 and 210 is also removed to form a junction region 206. The upper portion of the wiring for connecting the predetermined region, that is, the drain region and the adjacent cell is exposed. After the conductive layer is formed so that the first and second contact holes 209 and 210 are filled, the polishing process is performed to first and second contact plugs 211 and 212 and the first and second contact plugs 211 and A first metal wiring 213 is formed to locally connect 212. At this time, the first metal wiring 213 may be formed as a diffusion barrier film in which a Ti film and a TiN film are stacked, and a tungsten film may be stacked thereon. In addition, since the first interlayer insulating layer 208 is formed in the portion where the first interlayer insulating layer 208 is etched for local connection, the first metal wiring 213 has no influence on the planarization due to the step difference.

도 2(d)를 참조하면, 전체 구조 상부에 제 2 층간 절연막(214)을 형성한 후 제 2 및 제 1 층간 절연막(214 및 208)의 소정 영역을 식각하여 접합 영역(206)의 다른 영역, 즉 소오스 영역을 노출시키는 제 3 콘택홀을 형성한다. 제 3 콘택홀이 매립되도록 도전층을 형성하여 제 3 콘택 플러그(215)를 형성한다. 전체 구조 상부에 금속층을 형성한 후 패터닝하여 제 2 금속 배선(216)을 형성한다.Referring to FIG. 2 (d), after forming the second interlayer insulating film 214 on the entire structure, predetermined regions of the second and first interlayer insulating films 214 and 208 are etched to form other regions of the junction region 206. That is, a third contact hole for exposing the source region is formed. The conductive layer is formed to fill the third contact hole, thereby forming the third contact plug 215. The metal layer is formed on the entire structure and then patterned to form the second metal wiring 216.

상술한 바와 같이 본 발명에 의하면 국부 연결을 위한 금속 배선을 매립하는 방식으로 형성함으로써 상대적으로 두꺼운 금속 배선을 형성할 수 있어 배선 신뢰성을 높일 수 있을 뿐만 아니라 평탄화 측면에서도 우수한 특성을 가지고 있다. 또한, 콘택홀을 형성할 때 하부의 질화막을 제거하지 않고 국부 연결을 위한 금속 배선을 형성하기 위해 제 1 층간 절연막을 식각할 때 질화막을 제거함으로써 과도 식각을 줄일 수 있고, 그로 인해 폴리머가 잔류하는 것을 방지할 수 있다. 한편, 본 발명은 SRAM 소자의 제작하는데 적용할 수 있을 뿐만 아니라 고집적도를 요구하는 모든 소자에 적용할 수 있다.As described above, according to the present invention, by forming the metal wiring for local connection in a buried manner, a relatively thick metal wiring can be formed, thereby improving wiring reliability and having excellent characteristics in terms of planarization. In addition, the transient etching can be reduced by removing the nitride film when the first interlayer insulating film is etched to form a metal interconnect for local connection without removing the lower nitride film when forming the contact hole, thereby reducing the excess etching. Can be prevented. On the other hand, the present invention can be applied not only to the fabrication of SRAM devices but also to all devices requiring high integration.

Claims (4)

반도체 기판 상부의 소정 영역에 게이트, 접합 영역 및 인접 셀과의 연결을 위한 배선을 형성한 후 전체 구조 상부에 식각 정지막을 형성하는 단계;Forming an etch stop layer on the entire structure after forming a wiring for connecting the gate, the junction region, and the adjacent cell in a predetermined region of the semiconductor substrate; 전체 구조 상부에 제 1 층간 절연막을 형성한 후 상기 제 1 층간 절연막의 소정 영역을 식각하여 상기 접합 영역의 소정 영역 및 상기 인접 셀과의 연결을 위한 배선 상부에 형성된 상기 식각 정지막을 각각 노출시키는 제 1 및 제 2 콘택홀을 형성하는 단계;A first interlayer insulating film is formed over the entire structure, and then a predetermined region of the first interlayer insulating film is etched to expose the etch stop layer formed on the wiring for connection to the predetermined region and the adjacent cell, respectively. Forming first and second contact holes; 상기 제 1 및 제 2 콘택홀이 포함되는 상기 제 1 층간 절연막의 소정 영역을 식각하는 동시에 상기 제 1 및 제 2 콘택홀에 의해 노출된 상기 식각 정지막을 제거하는 단계;Etching the predetermined region of the first interlayer insulating layer including the first and second contact holes and removing the etch stop layer exposed by the first and second contact holes; 상기 제 1 및 제 2 콘택홀이 매립되도록 도전층을 형성한 후 연마 공정을 실시하여 제 1 및 제 2 콘택 플러그, 그리고 제 1 및 제 2 콘택 플러그를 국부적으로 연결시키는 제 1 금속 배선을 형성하는 단계;Forming a conductive layer to fill the first and second contact holes, and then performing a polishing process to form first and second contact plugs and first metal wires locally connecting the first and second contact plugs. step; 전체 구조 상부에 제 2 층간 절연막을 형성한 후 상기 제 2 및 제 1 층간 절연막의 소정 영역을 식각하여 상기 접합 영역의 소정 영역을 노출시키는 제 3 콘택홀을 형성하는 단계; 및Forming a third contact hole exposing a predetermined region of the junction region by etching a predetermined region of the second and first interlayer insulating layers after forming a second interlayer insulating layer on the entire structure; And 상기 제 3 콘택홀이 매립되도록 도전층을 형성하여 제 3 콘택 플러그를 형성한 후 금속층을 형성하고 패터닝하여 제 2 금속 배선을 형성하는 단계를 포함하여 이루어진 것을 특징으로 하는 반도체 소자의 제조 방법.And forming a conductive layer so that the third contact hole is filled to form a third contact plug, and then forming and patterning a metal layer to form a second metal wiring. 제 1 항에 있어서, 상기 식각 정지막은 질화막을 이용하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of claim 1, wherein the etch stop layer is formed using a nitride film. 제 1 항에 있어서, 상기 제 1 금속 배선은 Ti막 및 TiN막을 적층하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of manufacturing a semiconductor device according to claim 1, wherein the first metal wiring is formed by stacking a Ti film and a TiN film. 제 1 항에 있어서, 상기 제 1 금속 배선은 Ti막, TiN막 및 텅스텐막을 적층하여 형성하는 것을 특징으로 하는 반도체 소자의 제조 방법.The method of manufacturing a semiconductor device according to claim 1, wherein the first metal wiring is formed by stacking a Ti film, a TiN film, and a tungsten film.
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