KR20020002912A - 반도체 소자의 제조방법 - Google Patents
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Abstract
본 발명은 상전이에 따른 박막 체적 감소를 최소화하여 박막 수축(Shrinkage) 현상을 완화하고 하부 층간 절연막과의 인장변형력을 감소시켜 박막 밴드 현상을 제거하도록 한 반도체 소자의 제조방법에 관한 것으로서, 반도체 기판상에 절연막을 형성하는 단계와, 상기 절연막상에 폴리 실리콘막을 형성하는 단계와, 상기 폴리 실리콘막상에 DCS를 사용하여 텅스텐 실리사이드막을 증착하는 단계와, 상기 텅스텐 실리사이드막 및 폴리 실리콘막을 선택적으로 제거하여 전도성 라인을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
Description
본 발명은 반도체 소자의 제조방법에 관한 것으로, 특히 비트라인의 체적 감소 및 인장변형력(Tensile Stress)을 줄이는데 적당한 반도체 소자의 전도라인 형성방법에 관한 것이다.
일반적으로 소자의 고집적화에 따른 신호처리 속도를 개성하기 위하여 폴리 실리콘막 상에 텅스텐 실리사이드막을 형성하는 폴리사이드(Polycide) 구조의 전도라인을 워드라인 및 비트라인으로 사용하고 있다.
현재 양산되는 고집적 DRAM 소자의 게이트 전극은 MS(MonoSilane) WSix 박막을 증착한 폴리사이드(Polycide) 구조로 형성하고 있다. 기존 집적소자는 후속 열공정을 거치는 동안 MS WSix 박막의 결정질 상전이에 대한 공정 마진(Margin)이 충분히 있었다.
그러나 게이트 길이(Gate Length)가 급격히 축소되는 고집적 DRAM 소자에서는 후속 열공정에 따라 WSix 박막 상전이에 따른 체적감소가 차지하는 비율이 증가하고 있으며 이는 트랜지스터(Transistor) 특성에도 큰 영향을 미칠 수 있다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1b는 종래 기술에 따른 폴리사이드 구조를 갖는 게이트 전극을 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 실리콘 기판(11)상에 게이트 산화막(12)을 형성하고, 상기 게이트 산화막(12)상에 도프트(Doped) 폴리 실리콘막(13)과 텅스텐 실리사이드(WSix)막(14)을 차례로 형성한다.
여기서 상기 텅스텐 실리사이드막(14)은 고집적 소자의 RC 딜레이를 완화하기 위하여 비트 라인으로 트랜지션 메탈 실리사이드(Transition Metal Silicide) 계열의 모노실란(MonoSilane; MS) WSix 박막을 LPCVD 방식으로 증착하여 폴리사이드(Polycide) 구조를 형성한다.
도 1b에 도시한 바와 같이, 상기 폴리사이드 구조를 갖는 텅스텐 실리사이드막(14)과 폴리 실리콘막(13)을 포토 및 식각공정으로 선택적으로 제거하여 게이트 전극(15)을 형성한다.
도 2a 내지 도 2c는 종래 기술에 따른 폴리사이드 구조를 갖는 비트라인의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 실리콘 기판(21)상에 일정한 간격을 갖는 게이트 전극(22)을 형성하고, 상기 게이트 전극(22)을 포함한 실리콘 기판(21)의 전면에IPO(Inter Poly Oxide)막과 같은 층간 절연막(23)을 형성한다.
이어, 상기 게이트 전극(22) 사이의 실리콘 기판(21)의 표면이 소정부분 노출되도록 상기 층간 절연막(23)을 선택적으로 제거하여 콘택홀(24)을 형성한다.
도 2b에 도시한 바와 같이, 상기 콘택홀(24)을 포함한 실리콘 기판(21)의 전면에 폴리사이드 구조를 형성하기 위해 인 도프트(Phosphorous Doped) 폴리 실리콘막(25)과 텅스텐 실리사이드막(26)을 차례로 형성한다.
여기서 상기 텅스텐 실리사이드막(26)은 고집적 소자의 RC 딜레이를 완화하기 위하여 비트 라인으로 트랜지션 메탈 실리사이드(Transition Metal Silicide) 계열의 모노실란(MonoSilane; MS) WSix 박막을 LPCVD 방식으로 증착하여 폴리사이드(Polycide) 구조를 형성한다.
도 2c에 도시한 바와 같이, 상기 텅스텐 실리사이드막(26) 및 폴리 실리콘막(25)을 선택적으로 제거하여 비트라인(27)을 형성한다.
한편, 도 3은 종래 기술에서 증착온도에 따른 MS WSix 박막의 스트레스 관계를 나타낸 그래프이다.
도 3에 도시한 바와 같이, 증착온도인 390~430℃에서는 불규칙망목구조의 아모포스(Amorphous) WSix가 증착된다. 후속 열공정에 따라 실리콘(Silicon) 원자의 최외각전자 3s & 3p 궤도와 텅스텐(Tungsten) 원자의 최외각전자 5d 궤도간 d-s-p 잡종 전자궤도(Hybridization Orbital)가 형성되어 결정질로 상전이가 발생하는데, 600℃부근까지 (111) 육방정계(Hexagonal) WSix가 급격히 증가하며 아모포스는 소멸된다.
그리고 상전이가 발생함에 따라 WSix 박막은 결정화되며 또한 박막 총체적이 감소한다. 이때 층간 절연막에 대한 체적 변화 차이가 커지므로 인장변형력(Tensile Stress)도 급격히 증가한다. (111) 육방정계 WSix 박막은 층간 절연막 및 평탄화막인 BPSG(Boron Phosphorus Silicate Glass) 플로우(Flow)의 고온공정까지의 써멀 사이클(Thermal Cycle)에 의해 (101) 정방정계(Tetragonal)로 상전이가 발생하여 육방정계는 완전히 소멸하며 다양한 화학양론비를 갖는 WSix 박막 중 열역학적으로 가장 안정하고 비저항이 가장 낮은 WSi2박막으로 상전이가 완료된다.
그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
즉, 아모포스에서 (111) 육방정계, 그리고 (101) 정방정계로의 2차에 걸친 상전이 과정에서 MS WSix 박막은 총 체적 변화차이가 커지므로 인장변형력(Tensile Stress)이 급격히 증가하여 하부 층간 절연막과의 접착력을 초과할 때 WSix 박막 밴드(Bending) 현상이 발생한다.
본 발명은 상기와 같은 종래의 문제점을 해결하기 위해 안출한 것으로 상전이에 따른 박막 체적 감소를 최소화하여 박막 수축(Shrinkage) 현상을 완화하고 하부 층간 절연막과의 인장변형력을 감소시켜 박막 밴드 현상을 제거하도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1b는 종래 기술에 따른 폴리사이드 구조를 갖는 게이트 전극을 제조방법을 나타낸 공정단면도
도 2a 내지 도 2c는 종래 기술에 따른 폴리사이드 구조를 갖는 비트라인의 제조방법을 나타낸 공정단면도
도 3은 종래 기술에서 증착온도에 따른 MS WSix 박막의 스트레스 관계를 나타낸 그래프
도 4a 내지 도 4b는 본 발명에 의한 폴리사이드 구조를 갖는 게이트 전극의 제조방법을 나타낸 공정단면도
도 5a 내지 도 5c는 본 발명에 따른 폴리사이드 구조를 갖는 비트라인의 제조방법을 나타낸 공정단면도
도 6은 본 발명에서 증착온도에 따른 DCS WSix 박막의 스트레스 관계를 나타낸 그래프
도 7a는 종래의 DS WSix 박막 증착시 발생한 박막 수축 현상 및 밴딩 현상을 나타낸 도면
도 7b는 본 발명의 DCS WSix 박막 증착시 박막 수축 현상 및 밴딩 현상이 발생하지 않는 상태를 나타낸 도면
- 도면의 주요 부분에 대한 부호의 설명 -
31 : 실리콘 기판 32 : 게이트 산화막
33 : 폴리 실리콘막 34 : 텅스텐 실리사이드막
35 : 게이트 전극
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 반도체 기판상에 절연막을 형성하는 단계와, 상기 절연막상에 폴리 실리콘막을 형성하는 단계와, 상기 폴리 실리콘막상에 DCS를 사용하여 텅스텐 실리사이드막을 증착하는 단계와, 상기 텅스텐 실리사이드막 및 폴리 실리콘막을 선택적으로 제거하여 전도성 라인을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 4a 내지 도 4b는 본 발명에 의한 폴리사이드 구조를 갖는 게이트 전극의 제조방법을 나타낸 공정단면도이다.
도 4a에 도시한 바와 같이, 실리콘 기판(31)상에 게이트 산화막(32)을 형성하고, 상기 게이트 산화막(32)상에 폴리사이드 구조를 형성하기 위해 인 도프트(Phosphorous Doped) 폴리 실리콘막(33)을 550~580℃ 온도영역에서 LPCVD 방식으로 400~800Å 증착한다.
한편, 상기 폴리 실리콘막(33)의 두께는 비트-라인 전극의 RC-딜레이에 큰 영향을 미치지는 않는다.
이어, 상기 폴리 실리콘막(33) 표면의 자연산화막과 불순물을 제거하여 이후에 형성되는 텅스텐 실리사이드막과의 접착력과 계면특성을 향상시키기 위하여 묽은(Diluted) HF로 세정공정을 실시한다.
그리고 상기 폴리 실리콘막(33)상에 LPCVD법으로 텅스텐 실리사이드막(34)을 형성한다.
여기서 상기 텅스텐 실리사이드막(34)을 형성하기 위한 반응기체는 WF6과 DCS(DiChloroSilane ; SiH2Cl2)를 사용하고, 균일한 막질의 텅스텐 실리사이막(34) 의 증착을 위해 저압의 0.5~1.0 Torr을 유지하며 580~600℃ 온도영역에서 증착한다.
도 4b에 도시한 바와 같이, 상기 텅스텐 실리사이드막(34) 및 폴리 실리콘막(33)을 선택적으로 제거하여 게이트 전극(35)을 형성한다.
도 5a 내지 도 5c는 본 발명에 따른 폴리사이드 구조를 갖는 비트라인의 제조방법을 나타낸 공정단면도이다.
도 5a에 도시한 바와 같이, 실리콘 기판(41)상에 일정한 간격을 갖는 게이트 전극(42)을 형성하고, 상기 게이트 전극(42)을 포함한 실리콘 기판(41)의 전면에 IPO(Inter Poly Oxide)막과 같은 층간 절연막(43)을 형성한다.
이어, 상기 게이트 전극(42) 사이의 실리콘 기판(41)의 표면이 소정부분 노출되도록 상기 층간 절연막(43)을 선택적으로 제거하여 콘택홀(44)을 형성한다.
도 5b에 도시한 바와 같이, 상기 콘택홀(44)을 포함한 실리콘 기판(41)의 전면에 폴리사이드 구조를 형성하기 위해 인 도프트(Phosphorous Doped) 폴리 실리콘막(45)을 550~580℃ 온도영역에서 LPCVD 방식으로 400~800Å 증착한다.
한편, 상기 폴리 실리콘막(45)의 두께는 비트-라인 전극의 RC-딜레이에 큰영향을 미치지는 않는다.
이어, 상기 폴리 실리콘막(45) 표면의 자연산화막과 불순물을 제거하여 이후에 형성되는 텅스텐 실리사이드막과의 접착력과 계면특성을 향상시키기 위하여 묽은(Diluted) HF로 세정공정을 실시한다.
그리고 상기 폴리 실리콘막(45)상에 LPCVD법으로 텅스텐 실리사이드막(46)을 형성한다.
여기서 상기 텅스텐 실리사이드막(46)을 형성하기 위한 반응기체는 WF6과 DCS(DiChloroSilane ; SiH2Cl2)를 사용하고, 균일한 막질의 텅스텐 실리사이드막(46) 증착을 위해 저압의 0.5~1.0 Torr을 유지하며 580~600℃ 온도영역에서 증착한다.
도 5c에 도시한 바와 같이, 상기 텅스텐 실리사이드막(46) 및 폴리 실리콘막(45)을 선택적으로 제거하여 비트라인(47)을 형성한다.
도 6은 본 발명에서 증착온도에 따른 DCS WSix 박막의 스트레스 관계를 나타낸 그래프이다.
도 6에 도시한 바와 같이, 종래의 DS WSix 박막은 390~430℃ 저온증착으로 인해 불규칙망목구조의 아모포스가 증착되어 후속 열공정 중 600℃ 온도영역대에서 실리콘 원자의 최외각전자 3s & 3p 궤도와 텅스텐 원자의 최외각전자 5d 궤도간 d-s-p 잡종 전자궤도(Hybridization Orbital)가 형성되어 (111) 육방정계(Hexagonal)의 결정질로 상전이가 일어나면서 WSix박막의 체적 감소로 인해 하부 층간 절연막과의 인장변형력(Tensile Stress)이 급격히 증가하는 양상을 나타낸다.
그러나 본 발명의 DCS WSix 박막은 580~600℃ 온도영역에서 분해되어 기판으로 이동한 실리콘 원자의 최외각전자 3s & 3p 궤도와 텅스텐 원자의 최외각전자 5d 궤도간 d-s-p 잡종 전자궤도(Hybridation Orbital)가 형성되면서 아모포스가 일부 존재하는 (111) 육방정계의 결정질이 형성된다.
이를 통해 종래의 MS WSix 박막이 아모포스에서 (111) 육방정계로의 상전이 과정 중 겪는 박막 체적 감소 및 인장변형력(Tensile Stress) 증가현상을 본 발명의 DCS WSix 박막은 최소화할 수 있다.
현재 양산되는 고집적 DRAM 소자의 게이트 전극은 MS WSix 박막을 증착한 폴리사이드(Polycide) 구조로 형성하고 있다. 기존 집적소자는 후속 열공정을 거치는 동안 상기 기술한 WSix 박막의 결정질 상전이에 대한 공정 마진(Margin)이 충분히 있었다.
그러나 게이트 길이(Gate Length)가 급격히 축소되는 고집적 DRAM 소자에서는 후속 열공정에 따라 WSix 박막 상전이에 따른 체적감소가 차지하는 비율이 증가하고 있으며 이는 트랜지스터(Transistor) 특성에도 큰 영향을 미칠 수 있다. 즉 인버젼 모드에서 전자가 이동하는 기판에 인가되는 전기장이 변화하여 문턱전압(Thershold Voltage)을 변화시키는 등 게이트 열화현상을 야기할 수 있다. 이를 개선하기 위하여 DCS WSix 박막을 580~600℃ 온도영역에서 일부 아모포스 페이스가 존재하는 (111) 육방정계(Hexagonal)를 증착한다면 게이트 산화(Gate Oxidation) 공정중 써멀싸이클(Thermal Cycle)에 의해 (101) 정방정계(Tetragonal)로 박막 체적 변화없이 상전이를 유도할 수 있다.
도 7a는 종래의 DS WSix 박막 증착시 발생한 박막 수축 현상 및 밴딩 현상을 나타낸 도면이고, 도 7b는 본 발명의 DCS WSix 박막 증착시 박막 수축 현상 및 밴딩 현상이 발생하지 않는 상태를 나타낸 도면이다.
도 7a에서와 같이 종래에는 MS WSix 박막이 2차 상전이를 격는 반면, 본 발명은 도 7b에서와 같이, 1차 상전니만 겪으므로 WSix 박막 체적 감소에 의한 박막 수축 현상이 없으며, 하부 게이트 산화막과의 박막 체적 변화차에 의해 유발되는 인장변형력도 없으므로 박막 밴딩 현상도 없다.
이를 통해 트랜지스터가 작동하는 인버젼 모드(Inversion Mode)에서 인가되는 전기장을 균일하게 유지하여 문턱전압 변화 등의 게이트 열화현상을 사전에 예방할 수 있다. 도한 반응기체의 열분해과정 중 플루인(Fluorine) 부분압이 매우 낮아 흡수열 공정중 게이트 산화막으로 확산되는 농도가 매우 낮아서 게이트 산환막 열화현상을 MS WSix 박막에 비하여 크게 개선할 수 있다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
첫째, DCS WSix 박막을 증착함으로서 아모포스가 일부 존재하는 (111) 육방정계 결정질을 증착한 후, BPSG 박막 플로우 공정 중 (101) 정방정계로의 1차 상전이만 발생시켜 박막 체적 감소를 완화하여 박막 수축(Shrinkage) 현상을 제거하고,하부 층간절연막과의 체적 변화차이에 의해 발생하는 인장 변형력(Tensile Stress)을 제거하여 박막 밴딩(Bending) 현상을 방지할 수 있다.
둘째, DCS WSix 박막 증착공정은 MS WSix 박막 증착공정에 비해 반응기체의 열분해 온도가 150~210℃ 높은 고온공정이므로 기판으로 이동한 반응종의 표면반응이 활성화되어 표면 도포성을 향상할 수 있다.
Claims (3)
- 반도체 기판상에 절연막을 형성하는 단계;상기 절연막상에 폴리 실리콘막을 형성하는 단계;상기 폴리 실리콘막상에 DCS를 사용하여 텅스텐 실리사이드막을 증착하는 단계;상기 텅스텐 실리사이드막 및 폴리 실리콘막을 선택적으로 제거하여 전도성 라인을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 텅스텐 실리사이드막을 형성하기 위한 반응기체는 WF6과 DCS(SiH2Cl2)를 사용하고, 균일한 막질의 텅스텐 실리사이드막 증착을 위해 저압의 0.5~1.0 Torr을 유지하면서 580~600℃ 온도영역에서 증착하는 것을 특징으로 하는 반도체 소자의 제조방법.
- 제 1 항에 있어서, 상기 폴리 실리콘막은 인 도프트 폴리 실리콘막을 550~580℃ 온도영역에서 LPCVD 방식으로 400~800Å 두께로 형성하는 것을 특징으로 하는 반도체 소자의 제조방법.
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