KR20020002911A - 반도체소자의 금속배선 형성방법 - Google Patents

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Abstract

본 발명은 이중 데머신(Damascene) 공정을 이용하여 반도체소자의 금속배선을 형성하는 방법에 관한 것으로, ILD층에 비아 및 트랜치를 형성하고, ILD층 중에서 FSG막의 표면을 질화처리하여, 방습 및 구리이온의 확산을 방지하는 역할을 하는 장벽층으로서의 질화막을 형성한다. 본 발명은 질화막을 형성시켜 구리원자의 확산을 막는 베리어 특성을 높이고, FSG막의 흡습을 방지할 수 있기 때문에, 흡습 방지를 위하여 신속히 후속공정을 진행할 필요가 없고 또한 흡습으로 인하여 소자의 성능(RC 시간지연)과 신뢰성(EM,SM)이 저하되는 것을 방지할 수 있다.

Description

반도체소자의 금속배선 형성방법{Method for forming metal line of semiconductor device}
본 발명은 반도체소자의 금속배선에 관한 것으로, 특히 이중 데머신(Damascene) 공정을 이용하여 반도체소자의 금속배선을 형성하는 방법에 관한 것이다.
일반적으로 반도체 소자의 고집적화, 고속화를 실현하기 위하여 배선공정에서는 RC 시간지연을 감소시켜야 하며,금속 플러그의 스텝 커러리지와 매립특성을 향상시켜야 한다.
그런데, 종래에는 SiOF(silicon oxyfluoride, 이하 FSG라 칭함)막과 구리배선을 사용하였는데, 이 FSG막(k~3.5)을 층간절연(inter layer dielectric, 이하 ILD라 칭함)층으로 사용하는 경우, 비아(via)가 형성된 FSG막에 습기가 흡수되어 비아저항이 증가하는 문제점이 발생하며, 비아 단락(fail)의 직접적인 원인이 되기도 하였다. 또한, 구리 플러그의 형성전에 미리 증착하는 장벽메탈(barrier matal)층의 스텝 커버리지가 좋지 않을 경우에도 장벽 특성이 나빠져서 비아 저항을 증가시키며, 비아 단락을 일이키기도 한다. 그 밖에, RC 시간지연이 증가하여 반도체소자의 동작속도가 느려지고, 제품의 신뢰성이 떨어지며, 구리배선 사이에 누설전류가 증가하고, 수율이 감소하는 문제점을 유발한다.
따라서, FSG막과 구리배선을 사용하여 금속배선공정을 완성하려면, FSG막의 방습과 구리 플러그의 장벽특성 및 매립특성을 향상시키기 위한 기술이 요구되고 있다.
따라서, 본 발명은 이와 같은 종래의 문제점을 해결하기 위해 안출한 것으로서, FSG막의 방습과 구리 플러그의 장벽특성 및 매립특성을 향상시킬 수 있는 반도체소자의 금속배선을 형성하는 방법을 제공함을 목적으로 한다.
본 발명의 다른 목적은 FSG막의 표면을 질화처리하여, 방습 및 구리이온의 확산을 방지하는 역할을 하는 장벽층을 형성하는 반도체소자의 금속배선을 형성하는 방법을 제공함을 목적으로 한다.
도 1a 및 도 1b는 본 발명에 있어서 ILD층에 비아 홀과 트렌치를 동시에 형성하는 공정을 나타낸 단면도이다.
도 2는 도 1b의 일부 표면을 질화시키는 공정을 나타낸 단면도이다.
도 3은 도 2의 구조물 상부전면에 장벽층을 형성하는 공정을 나타낸 단면도이다.
도 4 및 도 5는 도 3의 장벽층 위에 금속 플러그 및 배선을 형성하는 공정을 나타낸 단면도이다.
도 6은 금속 플러그 및 배선의 형성 후 확산 방지층을 형성한 것을 나타낸 단면도이다.
*도면의 주요 부분에 대한 부호의 설명*
10: 반도체기판 11: 절연막
13: 하부 FSG막 14: SiN막
15: 상부 FSG막 17: 질화막
18: TaN막 19: 구리층
20: 캡핑층
이와 같은 목적을 달성하기 위한 본 발명은 반도체기판 위에 형성된 ILD층에 비아 및 트랜치를 형성하는 단계; 탈가스 공정과 전자 빔 처리공정을 진행하여 상기 ILD층의 상부와 상기 비아 및 트랜치의 일부분에 질화막을 형성하는 단계; 고주파 스퍼터링에 의한 세정공정을 실시하는 단계; 접착층 및 베리어 역할을 하는 메탈층을 상기 질화막이 형성된 구조물 전면에 형성하는 단계; 상기 메탈층 위에 구리를 매립한 후, 구리 플러그 및 배선부분을 제외한 나머지 부분을 제거하여 평탄화하는 단계; 및 상기 구리 플러그 및 배선부분이 형성된 구조물 전면에 캡핑층을 형성하는 단계로 구성되는 것을 특징으로 한다.
이하, 본 발명의 실시예를 첨부 도면을 참조하여 설명하면 다음과 같다.
먼저, 도 1a 및 도 1b를 참조하면, 트랜지스터가 형성된 반도체기판(10) 위에 절연막(11)을 증착한 후, 절연막(11)의 소정부분에 하부 구리배선(12)을 형성한다. 그 다음, 하부 FSG막(13)과 SiN막(14) 그리고 상부 FSG막(15)을 PECVD 방법으로 순차적으로 증착하여 ILD층을 형성한다. 그 다음, 노광 및 식각 공정에 의하여 비아(14b)와 트랜치(16)를 동시에 형성한다. 즉, 비아(14b)가 형성될 부분(14a)에 SiN막(14)을 노광 및 식각공정에 의하여 제거하고, 상부 FSG막(15)을 증착한 다음, 트랜치 식각하면 비아(14b)와 트랜치(16)가 동시에 형성되는데, 이때 SiN막(14)은 식각정지층(etch stop layer) 역할을 한다.
그 다음, 도 2에 도시된 바와 같이, 웨이퍼를 300℃~500℃에서 약 100초 이내로 유지하여 탈가스(degas)시킨 후, 질소(N2)의 분위기에서 전자 빔(electron beam) 처리하여 하부 FSG막(13) 및 상부 FSG막(15)의 노출된 표면을 질화처리시킨다. 이때, 상부 FSG막(15)의 표면과 비아(14b) 및 트랜치(16)의 측벽이 질화되어, 질화막(17)이 형성된다. FSG막(15)을 질화처리하여 형성된 질화막(17)은 방습특성과 구리원자의 확산을 막는 베리어(barrier) 역할을 한다. 상기 전자 빔 처리공정의 경우 처리온도가 300℃~400℃이며, 처리시간이 10분 이내이다. 이는 다른 공정의 진행온도와 비슷한 수준이므로, 웨이퍼에 써멀 스트레스(thermal stress)에 의한 열충격을 유발하지 않는다.
그 다음, 고주파(RF) 스퍼터링에 의한 세정공정을 실시하여, 질화막(17) 및 하부 구리배선(12)의 표면을 세정한다. 그 다음, 도 3에 도시된 바와 같이, 상기 결과물 전면에 접착층 및 베리어 매탈층 역할을 하는 TaN막(18)을 스퍼터링 방법으로 300Å~1000Å의 두께로 증착한다. 여기서, 질화막(17)에 의하여 베리어 특성이 이미 강화되었기 때문에, 상기 TaN막(18)은 기존의 공정에 비하여 얇게 증착해도 무방하다. 그리고, 비아의 어스펙트 비가 클 경우에는 TaN막(18)의 스퍼터링 증착시에 스텝 커버리지를 향상시킬 수 있는 조준(collimated) 또는 IMP(Ionized Metal Plasma) 방식을 사용한다.
그 다음, 도 4에 도시된 바와 같이, 상기 TaN막(18) 위에 구리를 매립하여 구리층(19)을 형성한다. 이때, 구리의 매립방법으로는 무전해도금, 전해도금, 스퍼터링, CVD 방법이 모두 가능하다, 그러나, 매립특성 및 물성이 우수한 전도도금 방법이 바람직하다. 구리 전해도금을 이용할 경우에는 구리시드(seed)층을 100Å~1000Å의 두께로 상기 TaN막(18) 위에 미리 증착해야 한다.
그 다음, 도 5에 도시된 바와 같이, 구리 CMP 방법의 단독사용 또는 전해폴리싱과 CMP의 동시사용에 의하여 구리 플러그 및 배선부분(19a)을 제외한 나머지 부분을 제거하여, 구리층(19)을 평탄화한다.
그 다음, 도 6에 도시된 바와 같이, 구리 플러그 및 배선부분(19a)가 형성된 구조물 전면에 SiN으로 이루어진 캡핑(capping)층(20)을 증착하여, 구리배선을 완성한다. 이 캡핑층(20)은 구리원자가 상부 ILD(미도시)층으로 확산되는 것을 막기 위한 것이다.
이상에서 살펴 본 바와 같이, 본 발명은 금속배선을 형성하기 위하여 유전상수가 작은 FSG막과 비저항이 작은 구리배선을 사용하기 때문에, 금속배선의 RC 시간지연을 감소시켜 반도체소자의 성능을 향상시킬 수 있다.
또한, 본 발명은 FSG막을 전자 빔 처리하여 질화막을 형성시켜 구리원자의 확산을 막는 베리어 특성을 높이고, FSG막의 흡습을 방지할 수 있기 때문에, 흡습 방지를 위하여 신속히 후속공정을 진행할 필요가 없고 또한 흡습으로 인하여 소자의 성능(RC 시간지연)과 신뢰성(EM,SM)이 저하되는 것을 방지할 수 있다.
또한, 본 발명에 의하면, 상기 전자 빔 처리공정의 경우 처리온도가 300℃~400℃이며, 처리시간이 10분 이내이므로, 반도체소자에 써멀 스트레스를 포함한 열충격을 유발하지 않는다.
또한, 본 발명에 의하면, 상기 질화막에 의하여 베리어 특성이 이미 강화되었기 때문에, 상기 TaN막의 두께를 기존의 공정에 비하여 줄일 수 있다.

Claims (6)

  1. 반도체기판 위에 형성된 ILD층에 비아 및 트랜치를 형성하는 단계;
    탈가스 공정과 전자 빔 처리공정을 진행하여 상기 ILD층의 상부와 상기 비아 및 트랜치의 일부분에 질화막을 형성하는 단계;
    고주파 스퍼터링에 의한 세정공정을 실시하는 단계;
    접착층 및 베리어 역할을 하는 메탈층을 상기 질화막이 형성된 구조물 전면에 형성하는 단계;
    상기 메탈층 위에 구리를 매립한 후, 구리 플러그 및 배선부분을 제외한 나머지 부분을 제거하여 평탄화하는 단계; 및
    상기 구리 플러그 및 배선부분이 형성된 구조물 전면에 캡핑층을 형성하는 단계로 구성되는 반도체소자의 금속배선 형성방법.
  2. 제1항에 있어서, 상기 ILD층은
    하부 FSG막, SiN막 그리고 상부 FSG막을 순차적으로 PECVD 방법으로 형성되는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  3. 제1항에 있어서, 상기 질화막은
    웨이퍼를 300℃~500℃에서 10분 이내로 유지하여 탈가스시킨 후 N2의 분위기에서 전자 빔 처리하여, 상기 ILD층 중에서 하부 FSG막 및 상부 FSG막의 노출된 표면을 질화시켜 형성되는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  4. 제1항에 있어서, 상기 메탈층은
    TaN막을 스퍼터링 방법으로 300Å~1000Å의 두께로 증착하여 형성되는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  5. 제1항에 있어서, 상기 구리를 매립하는 공정은
    무전해도금, 전해도금, 스퍼터링, CVD 방법 중에서 선택된 하나이고, 구리 전해도금을 이할할 경우에는 구리시드층을 100Å~1000Å의 두께로 상기 메탈층 위에 미리 증착하는 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
  6. 제1항에 있어서, 상기 캡핑층은 SiN으로 이루어진 것을 특징으로 하는 반도체소자의 금속배선 형성방법.
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