KR20020002770A - 반도체 소자의 제조방법 - Google Patents

Abstract

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 것으로, 메탈2 공정 이후 절연막 증착시 신규 층을 추가시킨 후 블랭킷 식각을 통해 버퍼로 사용하는 폴리4 층에 스페이서를 형성함에 의해 폴리2 퓨즈의 블로잉 시 발생하는 누설 전류를 차단함으로써 폴리2 및 폴리4 간 누설전류를 줄일 수 있어 FTA 상승을 통한 반도체 소자의 제조 공정 수율 및 신뢰성을 향상시킬 수 있다.

Description

반도체 소자의 제조방법{Manufacturing method for semiconductor device}

본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 반도체 소자의 제조 공정 중 메탈2 공정 이후 절연막 증착시 신규 층을 추가시킨 후 블랭킷 식각을 통해 버퍼로 사용하는 폴리4 층에 스페이서를 형성함에 의해 폴리2 퓨즈의 블로잉 시 발생하는 누설 전류를 차단함에 의해 반도체 소자의 제조 공정 수율을 향상시킬 수 있는 반도체 소자의 제조방법에 관한 것이다.

도 1a 와 도 1b 는 종래의 기술에 있어서, 폴리2 와 퓨즈간 간격이 가까움에 의해 퓨즈 블로잉시 폴리2 퓨즈의 파편이 버퍼로 사용되는 폴리4 층과 쇼트가 발생하는 상태를 도시한 도면이다.

상기 도면에 도시된 바와 같이, 종래의 반도체 소자의 제조 기술에 있어서는, 퓨즈 위 Rox 조절을 위해 폴리4 층을 버퍼(7)로 활용하고 있고, 폴리2 퓨즈(5)간 간격이 가까워 퓨즈 블로잉(fuse blowing) 시 폴리2 퓨즈(5)의 파편이 버퍼로 사용되는 폴리4 층과 쇼트(current pass)가 발생하게 된다. 이로 인해 NRD 라인이 원치 않은 상황에서 저 신호(Low signal)을 가지므로 리페어(Repair)가 되지 않은 것과 같은 현상이 발생하게 된다. 즉 리페어 후 프로브 테스트(Probe test)가 떨어지는 FTA 현상이 발생하게 되어 폴리2와 폴리4 의 두 개의 단자간 전류가 누설되는 경로를 없애야 하는 문제점이 있다.

따라서 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로, 메탈2 공정 이후 절연막 증착시 신규 층을 추가시킨 후 블랭킷 식각을 통해 버퍼로 사용하는 폴리4 층에 스페이서를 형성함에 의해 폴리2 퓨즈의 블로잉 시 발생하는 누설전류를 차단하는 반도체 소자의 제조방법을 제공함에 목적이 있다.

도 1a 와 도 1b 는 종래의 기술에 있어서, 폴리2 와 퓨즈간 간격이 가까움에 의해 퓨즈 블로잉시 폴리2 퓨즈의 파편이 버퍼로 사용되는 폴리4 층과 쇼트가 발생하는 상태를 도시한 도면

도 2 는 본 발명의 기술적 원리를 설명하기 위한 도면

도 3a 내지 도 3d 는 본 발명의 방법에 따라 퓨즈 블로잉시 폴리2 퓨즈의 파편이 버퍼로 사용되는 폴리4 층과 쇼트가 발생하지 않도록 스페이서를 형성하는 공정을 도시한 도면

< 도면의 주요 부분에 대한 부호의 설명 >

1 : 반도체 기판 3 : 필드 산화막

5 : 폴리2 퓨즈 6 : 절연층

7 : 폴리4 13,27 : 스페이서

15 : 폴리4 버퍼 17,19 : 절연층

21 : 감광막 패턴

상기 목적을 달성하기 위한 본 발명의 방법은,

반도체 기판 상에 소자분리 산화막, 절연막, 폴리2 퓨즈, 폴리4 버퍼를 형성한 후, 그 상부에 제1 절연막, 제2 절연막을 차례로 형성하는 단계와;

상기 제2 절연막의 상부에 리페어 및 패드 마스크로 감광막 패턴을 형성하는 단계와;

상기 감광막 패턴을 마스크로 하여 블랭킷 식각으로 상기 제2 절연막, 제1 절연막, 폴리4 버퍼를 차례로 식각하여 잔류한 폴리4 버퍼의 양측 단부에 상기 절연막의 양 측벽상에 잔류하도록 하는 단계와;

전체 구조 상부에 제3 절연막으로 산화막을 소정 두께로 증착하는 단계와;

블랭킷 식각으로 상기 제3 절연막을 식각하여 상기 제 2 절연막, 제1 절연막, 절연막에 걸치는 측벽상에 스페이서를 형성하는 단계를 포함하여 폴리2 와 폴리4 간 전류의 누설을 방지하는 것을 특징으로 한다.

또한, 상기 제1 절연막 및 제2 절연막으로 산화막 또는 질화막을 사용한다.

이하 첨부된 도면을 참조하여 본 발명에 대해 상세히 설명한다.

도 2 는 본 발명의 기술적 원리를 설명하기 위한 도면이고,

도 3a 내지 도 3d 는 본 발명의 방법에 따라 퓨즈 블로잉시 폴리2 퓨즈의 파편이 버퍼로 사용되는 폴리4 층과 쇼트가 발생하지 않도록 스페이서를 형성하는 공정을 도시한 도면이다.

즉, 본 발명에서는 폴리4 층에 스페이서(3)를 형성함에 의해 폴리2 퓨즈(5)의 블로잉 시 발생하는 먼지 등에 의한 누설전류를 차단코자 하는 것이다.

먼저, 도 3a를 참조하면, 반도체 기판(1) 상에 소자분리 산화막(3), 절연막(6), 폴리2 퓨즈(5), 폴리4 버퍼(15)를 형성한 후, 그 상부에 제1 절연막(17)으로 산화막을, 제2 절연막(19)으로 질화막을 각각 형성한다.

그 후 상기 제2 절연막(19)의 상부에 리페어 및 패드 마스크로 감광막 패턴(21)을 형성한다.

다음, 도 3b를 참조하면, 상기 감광막 패턴(21)을 마스크로 하여 블랭킷 식각하여 하부의 제2 절연막(19), 제1 절연막(17), 폴리4 버퍼(15)를 차례로 식각하여 잔류한 폴리4 버퍼(15)의 양측 단부에 상기 절연막(6)의 양 측벽상에 잔류하도록 한다.

도 3c를 참조하면, 전체 구조 상부에 제3 절연막(25)으로 산화막을 소정 두께로 증착한다. 이때 상기 산화막 증착시 화학기상 증착법(Chemical Vapor Deposition : 이하 CVD 라 한다.) 으로 한다.

도 3d를 참조하면, 블랭킷 식각으로 상기 제3 절연막(25)을 식각하여 상기 제 2 절연막(19), 제1 절연막(17), 절연막(6)에 걸치는 측벽상에 스페이서(27)를 형성한다. 상기 스페이서(27)의 형성에 의해 폴리2 퓨(5)의 블로잉 시 발생하는 미진 등에 의한 누설전류를 막을 수 있다.

이상, 상술한 바와 같은 본 발명의 방법은 스페이서 형성의 추가 공정을 적용함에 의해 폴리2 및 폴리4 간 누설전류를 줄일 수 있어 FTA 상승을 통한 반도체 소자의 제조 공정 수율 및 신뢰성을 향상시킬 수 있다.

Claims (2)

1. 반도체 기판 상에 소자분리 산화막, 절연막, 폴리2 퓨즈, 폴리4 버퍼를 형성한 후, 그 상부에 제1 절연막, 제2 절연막을 차례로 형성하는 단계와;

   상기 제2 절연막의 상부에 리페어 및 패드 마스크로 감광막 패턴을 형성하는 단계와;

   상기 감광막 패턴을 마스크로 하여 블랭킷 식각으로 상기 제2 절연막, 제1 절연막, 폴리4 버퍼를 차례로 식각하여 잔류한 폴리4 버퍼의 양측 단부에 상기 절연막의 양 측벽상에 잔류하도록 하는 단계와;

   전체 구조 상부에 제3 절연막으로 산화막을 소정 두께로 증착하는 단계와;

   블랭킷 식각으로 상기 제3 절연막을 식각하여 상기 제 2 절연막, 제1 절연막, 절연막에 걸치는 측벽상에 스페이서를 형성하는 단계를 포함하여 폴리2 와 폴리4 간 전류의 누설을 방지하는 것을 특징으로 하는 반도체 소자의 제조방법
2. 제 1 항에 있어서

   상기 제1 절연막 및 제2 절연막으로 산화막 또는 질화막을 사용하는 것을 특징으로 하는 반도체 소자의 제조방법