KR20020002604A - 다마신 게이트공정에서의 평탄화를 위한 반도체소자의제조 방법 - Google Patents
다마신 게이트공정에서의 평탄화를 위한 반도체소자의제조 방법 Download PDFInfo
- Publication number
- KR20020002604A KR20020002604A KR1020000036828A KR20000036828A KR20020002604A KR 20020002604 A KR20020002604 A KR 20020002604A KR 1020000036828 A KR1020000036828 A KR 1020000036828A KR 20000036828 A KR20000036828 A KR 20000036828A KR 20020002604 A KR20020002604 A KR 20020002604A
- Authority
- KR
- South Korea
- Prior art keywords
- dummy gate
- hard mask
- mask layer
- oxide film
- polysilicon
- Prior art date
Links
- 238000000034 method Methods 0.000 title claims abstract description 34
- 239000004065 semiconductor Substances 0.000 title claims abstract description 18
- 238000004519 manufacturing process Methods 0.000 title claims description 11
- 238000005498 polishing Methods 0.000 claims abstract description 33
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 28
- 229920005591 polysilicon Polymers 0.000 claims abstract description 28
- 239000000126 substance Substances 0.000 claims abstract description 15
- 239000002002 slurry Substances 0.000 claims abstract description 14
- CETPSERCERDGAM-UHFFFAOYSA-N ceric oxide Chemical compound O=[Ce]=O CETPSERCERDGAM-UHFFFAOYSA-N 0.000 claims abstract description 13
- 229910000422 cerium(IV) oxide Inorganic materials 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 6
- 238000005530 etching Methods 0.000 claims description 9
- 125000006850 spacer group Chemical group 0.000 claims description 7
- 239000002245 particle Substances 0.000 claims description 6
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 claims description 4
- 229910052581 Si3N4 Inorganic materials 0.000 claims description 2
- 229910000147 aluminium phosphate Inorganic materials 0.000 claims description 2
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 claims description 2
- 238000007517 polishing process Methods 0.000 abstract description 4
- 239000010410 layer Substances 0.000 description 8
- 238000000151 deposition Methods 0.000 description 5
- 230000007797 corrosion Effects 0.000 description 3
- 238000005260 corrosion Methods 0.000 description 3
- 230000008021 deposition Effects 0.000 description 3
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 2
- 238000005137 deposition process Methods 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 229910052814 silicon oxide Inorganic materials 0.000 description 2
- 230000006866 deterioration Effects 0.000 description 1
- 230000000873 masking effect Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 239000000377 silicon dioxide Substances 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66545—Unipolar field-effect transistors with an insulated gate, i.e. MISFET using a dummy, i.e. replacement gate in a process wherein at least a part of the final gate is self aligned to the dummy gate
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/31051—Planarisation of the insulating layers
- H01L21/31053—Planarisation of the insulating layers involving a dielectric removal step
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
- H01L21/321—After treatment
- H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
- H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
- H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
- H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
- H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
- H01L21/8232—Field-effect technology
- H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
- H01L21/823437—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type with a particular manufacturing method of the gate conductors, e.g. particular materials, shapes
Landscapes
- Engineering & Computer Science (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Physics & Mathematics (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Ceramic Engineering (AREA)
- Mechanical Treatment Of Semiconductor (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Insulated Gate Type Field-Effect Transistor (AREA)
Abstract
본 발명은 다마신 게이트 공정에서 더미게이트의 디싱 및 부식을 방지하는데 적합한 반도체소자의 제조 방법에 관한 것으로, 이를 위한 본 발명은 반도체기판상에 더미게이트용 폴리실리콘, 하드마스크층을 순차적으로 형성하는 제 1 단계; 상기 하드마스크층을 선택적으로 식각하는 제 2 단계; 상기 식각된 하드마스크층을 이용하여 상기 더미게이트용 폴리실리콘을 선택식각하여 더미게이트패턴을 형성하는 제 3 단계; 상기 제 3 단계후, 잔류하는 상기 하드마스크층을 완전히 제거하는 제 4 단계; 상기 하드마스크층이 노출된 더미게이트패턴상에 산화막을 형성하는 제 5 단계; 및 연마선택비가 1:1로 유지되는 세리아계 슬러리를 이용하여 상기 산화막을 화학적기계적연마하여 상기 더미게이트패턴을 노출시키는 제 6 단계를 포함하여 이루어진다.
Description
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 다마신 공정 (Damascene process)에 의해 게이트전극을 형성하는 공정 중에서 폴리실리콘 더미게이트(Dummy gate)상의 산화막을 제거하기 위한 화학적기계적 평탄화 방법에 관한 것이다.
이하, 첨부도면을 참조하여 종래기술에 따른 다마신 게이트 공정에 대해 설명한다.
도 1a 내지 도 1b는 종래기술에 따른 더미폴리실리콘게이트를 노출시키기 위한 평탄화 방법을 도시한 도면으로서, 하드마스크(Hardmask)로 Si3N4, SiON를 사용한다.
도 1a에 도시된 바와 같이, 반도체기판(11)상에 폴리실리콘, 하드마스크용 절연막을 증착한 다음, 상기 하드마스크용 절연막(13)을 식각한후, 상기 하드마스크용 절연막(13)을 마스크로 하여 하부의 폴리실리콘을 선택적으로 식각하여 다수개의 더미게이트(12)를 형성한다. 이 때, 상기 더미게이트(12)를 형성할 때 하드마스크용 절연막(13)이 대부분 식각되어 매우 적은 양('A')이 잔류한다.
이어 상기 더미게이트(12)를 포함한 전면에 측벽용 절연막을 증착한 다음, 에치백하여 상기 더미게이트(12)의 측면에 접하는 측벽스페이서(14)를 형성한다. 이어 상기 측벽스페이서(13)를 포함한 전면에 층간절연막으로서 고밀도 플라즈마 산화막(15)을 증착한다. 상기와 같은 고밀도 플라즈마산화막(15)을 증착하므로써 더미게이트(12)의 밀도가 높은곳에서 증착공정에 의해 바로 평탄화가 이루어진다 ('B').
도 1b에 도시된 바와 같이, 상기 하드마스크용 절연막(13)이 노출될때까지 화학적기계적연마(Chemical Mechanical Polishing; CMP) 공정을 실시한다. 이 때, 더미게이트(12)의 밀도가 높은 곳은 고밀도 플라즈마산화막(15)을 증착하면서 이미 대부분 평탄화가 이루어져 있지만 연마불균일도에 의하여 더미게이트(12)가 연마된 지역('C')과 산화막이 아직도 남아있는 지역('D')이 공존하게 된다. 또한 더미게이트(12)의 크기가 큰 경우에, 완전한 평탄화가 이루어지지 않아 상당량의 산화막이 더미 게이트(12)상에 잔존하게 된다('E').
도 2에 도시된 바와 같이, 폴리실리콘 더미게이트(12)의 증착두께를 도 1a의 증착 두께보다 1.5배 더 두껍게 증착한 다음, 화학적기계적연마(CMP) 공정으로 도 1a의 증착두께보다 더 증착된 폴리실리콘을 고밀도 플라즈마산화막(15)과 같이 연마한다.
이 때, 더미게이트(12)의 패턴밀도가 높은 영역이나 크기가 큰 영역 모두 고밀도 플라즈마산화막(15)이 완전히 제거되었지만, 디싱(Dishing) 및 부식(Erosion)이 심하게 발생된다('F').
상기한 종래기술에서는 폴리실리콘 더미게이트(12)를 식각할 때 하드마스크로 Si3N4, SiON를 사용하는데 그 두께에 따라 후속 공정에 많은 영향을 준다.
먼저 두께가 얇은 경우 식각공정에서 대부분 제거되어 후속 공정인 화학적기계적연마(CMP) 공정에서 연마정지막 역할을 제대로 하지 못하므로, 부식이나 디싱같은 연마특성을 악화시키는 요인으로 작용한다.
이를 해결하기 위하여 더미 폴리실리콘게이트 두께를 본래 두께보다 약 1.5배 두껍게 증착한 다음, 화학적기계적연마(CMP) 공정에서 본래 두께보다 더 두껍게 증착된 0.5배의 두께를 더 연마하므로써 화학적기계적연마(CMP) 특성을 개선시키고 있다.
이와 같이 두께가 두꺼울경우 화학적기계적연마(CMP) 공정에서 연마정지막 역할을 수행하여 연마특성을 향상시킬 수 있으나 화학적기계적연마(CMP) 공정이후 하드마스크용 절연막(13)을 스트립(Strip)하는 공정에서 측벽스페이서(14)도 같이 식각되어 소자 특성을 현저하게 저하시키는 단점이 있다.
본 발명은 상기 종래기술의 문제점을 해결하기 위해 안출한 것으로서, 연마선택비 조절이 가능한 세리아계 슬러리를 이용하여 더미 폴리실리콘게이트상의 산화막을 화학적기계적연마하여 우수한 연마특성을 확보하는데 적합한 다마신 게이트 공정에서의 평탄화를 위한 반도체소자의 제조 방법을 제공함에 그 목적이 있다.
도 1a 내지 도 1b는 종래기술에 따른 반도체소자의 제조 방법을 도시한 도면,
도 2는 종래기술의 다른 예에 따른 반도체소자의 제조 방법을 도시한 도면,
도 3a 내지 도 3c는 본 발명의 실시예에 따른 다마신 게이트 공정에서의 화학적기계적연마를 이용한 평탄화 방법을 도시한 도면.
*도면의 주요 부분에 대한 부호의 설명
21 : 반도체 기판 22 : 더미게이트
23 : 하드마스크 24 : 측벽 스페이서
25 : 산화막
상기의 목적을 달성하기 위한 본 발명은 반도체기판상에 더미게이트용 폴리실리콘, 하드마스크층을 순차적으로 형성하는 제 1 단계; 상기 하드마스크층을 선택적으로 식각하는 제 2 단계; 상기 식각된 하드마스크층을 이용하여 상기 더미게이트용 폴리실리콘을 선택식각하여 더미게이트패턴을 형성하는 제 3 단계; 상기 제 3 단계후, 잔류하는 상기 하드마스크층을 완전히 제거하는 제 4 단계; 상기 하드마스크층이 노출된 더미게이트패턴상에 산화막을 형성하는 제 5 단계; 및 연마선택비가 1:1로 유지되는 세리아계 슬러리를 이용하여 상기 산화막을 화학적기계적연마하여 상기 더미게이트패턴을 노출시키는 제 6 단계를 포함하여 이루어짐을 특징으로 한다.
이하, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 3a내지 도 3b는 본 발명의 실시예에 따른 다마신 게이트공정의 평탄화방법을 도시한 도면이다.
도 3a에 도시된 바와 같이, 반도체기판(21)상에 더미 게이트용 폴리실리콘 을 증착하고, 상기 폴리실리콘상에 하드마스크(23)로서 SiN을 증착한 다음, 더미게이트 마스크를 이용하여 상기 하드마스크(23)를 식각한 후, 상기 식각된 하드마스크(23)를 마스크로 하여 하부의 폴리실리콘을 선택적으로 식각하여 다수개의 더미게이트(22)를 형성하되, 패턴밀도가 밀집한 영역, 소밀한 영역 및 패턴의 크기가 큰 영역이 형성된다.
이 때, 상기 더미게이트(22)용 폴리실리콘은 안정적인 전기적 특성을 확보할 수 있도록 1500±250Å두께로 증착된다.
도 3b에 도시된 바와 같이, 상기 하드마스크(23)를 이용하여 폴리실리콘을 식각한 후, 다시 인산(H3PO4)를 이용하여 하드마스크(23)를 식각하여 상기 폴리실리콘상에 잔류하는 하드마스크를 완전히 제거한다.
이어 상기 더미게이트(22)를 포함한 구조 전면에 측벽용 실리콘질화막(SiN)을 증착한 후, 에치백하여 상기 더미게이트(22)의 측벽에 접하는 측벽스페이서(24)를 형성한다.
이어 상기 측벽스페이서(24)를 포함한 구조 전면에 층간절연막으로서 산화막 (25)을 증착한다. 이 때, 상기 산화막(25)은 증착과정중 평탄화효율이 우수한 고밀도 플라즈마산화막이나 APL(Advanced Planarization Layer)산화막을 이용한다.
도 3c에 도시된 바와 같이, 상기 더미게이트(22)의 표면을 노출시키기 위해 상기 산화막(25)을 화학적기계적 연마하되, 연마선택비가 1:1로 유지되는 세리아계 슬러리를 이용하여 연마한다. 여기서, 도면부호 25a는 연마된 산화막을 나타낸다.
이 때, 상기 세리아계 슬러리의 연마선택비를 1:1로 유지시키기 위한 방법은 슬러리의 pH를 10.5∼11.5로 고정시키고, 세리아입자의 크기를 100∼1000nm로 고정시키며, 세리아입자의 농도를 1∼2%로 고정시킨다.
상기와 같이 연마선택비를 1:1로 조절하는 이유는 더미게이트용 폴리실리콘과 산화막 중 어느 한쪽이 보다 빨리되어 연마선택비가 크다면 연마속도가 큰 물질에서 연마선택비에 비례한 만큼 디싱 및 부식이 발생하기 때문이다.
그리고, 상기 세리아입자를 교반시킨 후 바로 연마공정을 진행하되, 교반되지 않을 경우 슬러리 입자가 침강하기 때문에 24시간 이내에 진행해야 한다.
상술한 바와 같이, 본 발명의 실시예에서는 세리아계 슬러리의 화학적작용이 통상 실리카계 산화막용 슬러리의 화학적작용과 다르기 때문에 폴리실리콘과 산화막의 연마선택비가 1:1이 되도록 슬러리의 조성을 적절하게 조절한다.
본 발명의 기술 사상은 상기 바람직한 실시예에 따라 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같은 본 발명은 다마신 게이트 공정에서 산화막의 화학적기계적연마공정시 산화막용 슬러리의 조성을 조절하여 폴리실리콘과 산화막이 연마되는 선택비를 조절하므로써 화학적기계적연마공정의 연마특성을 향상시킬 수 있는 효과가 있다.
Claims (7)
- 반도체소자의 제조 방법에 있어서,반도체기판상에 더미게이트용 폴리실리콘, 하드마스크층을 순차적으로 형성하는 제 1 단계;상기 하드마스크층을 선택적으로 식각하는 제 2 단계;상기 식각된 하드마스크층을 이용하여 상기 더미게이트용 폴리실리콘을 선택식각하여 더미게이트패턴을 형성하는 제 3 단계;상기 제 3 단계후, 잔류하는 상기 하드마스크층을 완전히 제거하는 제 4 단계;상기 하드마스크층이 노출된 더미게이트패턴상에 산화막을 형성하는 제 5 단계; 및연마선택비가 1:1로 유지되는 세리아계 슬러리를 이용하여 상기 산화막을 화학적기계적연마하여 상기 더미게이트패턴을 노출시키는 제 6 단계를 포함하여 이루어짐을 특징으로 하는 반도체소자의 제조 방법.
- 제 1 항에 있어서,상기 제 6 단계에서,슬러리의 pH를 10.5∼11.5로 고정시키고, 세리아입자의 크기를 100∼1000nm로 고정시키며, 세리아입자의 농도를 1∼2%로 고정시켜 상기 세리아계 슬러리의 연마선택비를 1:1로 유지하는 것을 특징으로 하는 반도체 소자의 제조 방법.
- 제 1 항에 있어서,상기 제 4 단계에서,상기 하드마스크층은 인산(H3PO4)을 이용하여 제거되는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제 1 항에 있어서,상기 더미게이트용 폴리실리콘은 1500±250Å두께로 형성되는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제 1 항에 있어서,상기 산화막은 평탄화 효율이 우수한 고밀도 플라즈마 산화막 또는 APL산화막 중 어느 하나를 이용하는 것을 특징으로 하는 반도체소자의 제조 방법.
- 제 1 항에 있어서,상기 제 4 단계후,상기 더미게이트패턴의 측벽에 접하는 실리콘질화막 스페이서를 형성하는 단계는 더 포함하여 이루어짐을 특징으로 하는 반도체소자의 제조 방법.
- 제 1 항에 있어서,상기 제 6 단계에서,상기 노출되는 더미게이트패턴은 연마불균일도를 고려하여 상부에서 200Å두께만큼 더 연마되는 것을 특징으로 하는 반도체소자의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000036828A KR100578231B1 (ko) | 2000-06-30 | 2000-06-30 | 다마신 게이트공정에서의 평탄화를 위한 반도체소자의제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020000036828A KR100578231B1 (ko) | 2000-06-30 | 2000-06-30 | 다마신 게이트공정에서의 평탄화를 위한 반도체소자의제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20020002604A true KR20020002604A (ko) | 2002-01-10 |
| KR100578231B1 KR100578231B1 (ko) | 2006-05-12 |
Family
ID=19675131
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020000036828A KR100578231B1 (ko) | 2000-06-30 | 2000-06-30 | 다마신 게이트공정에서의 평탄화를 위한 반도체소자의제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100578231B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117706685A (zh) * | 2024-02-06 | 2024-03-15 | 上海铭锟半导体有限公司 | 一种硬掩模保护的硅光波导表面氧化平滑方法 |
Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP3335667B2 (ja) * | 1992-05-26 | 2002-10-21 | 株式会社東芝 | 半導体装置の製造方法 |
| JPH11265865A (ja) * | 1992-10-20 | 1999-09-28 | Toshiba Corp | 半導体装置とその製造方法および研磨方法ならびに研磨装置および研磨装置の研磨面の再生方法 |
| JPH08148455A (ja) * | 1994-08-18 | 1996-06-07 | Sumitomo Metal Ind Ltd | 薄膜の表面平坦化方法 |
| JP3430733B2 (ja) * | 1994-09-30 | 2003-07-28 | 株式会社日立製作所 | 研磨剤及び研磨方法 |
-
2000
- 2000-06-30 KR KR1020000036828A patent/KR100578231B1/ko not_active IP Right Cessation
Cited By (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| CN117706685A (zh) * | 2024-02-06 | 2024-03-15 | 上海铭锟半导体有限公司 | 一种硬掩模保护的硅光波导表面氧化平滑方法 |
| CN117706685B (zh) * | 2024-02-06 | 2024-04-30 | 上海铭锟半导体有限公司 | 一种硬掩模保护的硅光波导表面氧化平滑方法 |
Also Published As
| Publication number | Publication date |
|---|---|
| KR100578231B1 (ko) | 2006-05-12 |
Similar Documents
| Publication | Publication Date | Title |
|---|---|---|
| JP2003507887A (ja) | 集積回路分離構造の製造 | |
| US7229904B2 (en) | Method for forming landing plug contacts in semiconductor device | |
| KR100597768B1 (ko) | 반도체 소자의 게이트 스페이서형성방법 | |
| KR100513799B1 (ko) | 트렌치형 소자분리막을 구비한 반도체 소자의 제조 방법 | |
| US6743725B1 (en) | High selectivity SiC etch in integrated circuit fabrication | |
| US6207580B1 (en) | Method of plasma etching the tungsten silicide layer in the gate conductor stack formation | |
| KR100578231B1 (ko) | 다마신 게이트공정에서의 평탄화를 위한 반도체소자의제조 방법 | |
| TW200402099A (en) | Method of etching a dielectric material in the presence of polysilicon | |
| KR100275732B1 (ko) | 어닐링을 이용한 트랜치형 소자분리막 형성방법 | |
| KR20040057653A (ko) | 반도체 소자의 얕은 트랜치 소자분리막 형성방법 | |
| KR20020001335A (ko) | 다마신 게이트공정에서의 평탄화를 위한 반도체소자의제조 방법 | |
| US7214596B2 (en) | Method for the fabrication of isolation structures | |
| KR20050025692A (ko) | 플래쉬 메모리 소자의 게이트전극 형성방법 | |
| KR20020002600A (ko) | 다마신 게이트공정에서의 평탄화를 위한 반도체소자의제조 방법 | |
| KR100444301B1 (ko) | 질화막 ｃｍｐ를 이용한 다마신 금속 게이트 형성 방법 | |
| US7001692B2 (en) | Method of forming a mask having nitride film | |
| KR100838377B1 (ko) | 듀얼 폴리 리세스 게이트를 갖는 반도체 소자의 제조방법 | |
| US7981800B1 (en) | Shallow trench isolation structures and methods for forming the same | |
| KR100709468B1 (ko) | 플래시 메모리 소자의 플로팅 게이트 형성방법 | |
| KR100785862B1 (ko) | 다마신법을 이용한 게이트 전극 및 측벽 스페이서 형성방법 | |
| KR20020058508A (ko) | 금속 대머신 게이트 형성방법 | |
| KR101032893B1 (ko) | 트렌치형 소자분리막을 구비한 반도체 소자의 제조 방법 | |
| KR100458120B1 (ko) | 셀로우 트렌치 소자분리 방법 | |
| KR100735607B1 (ko) | 패드폴리 형성방법 | |
| JP2005277384A (ja) | 半導体素子の製造方法 |
Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
Payment date: 20110429 Year of fee payment: 6 |
|
| LAPS | Lapse due to unpaid annual fee |