KR20020002548A - 하부전극의 박리를 방지할 수 있는 반도체 메모리 소자 및그 제조 방법 - Google Patents
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Abstract
본 발명은 층간절연막으로부터 캐패시터의 하부전극이 들리는 것을 효과적으로 방지할 수 있는 반도체 메모리 소자 및 그 제조 방법에 관한 것으로, 반도체 기판 상부에 형성된 층간절연막을 선택적으로 식각하여 개구부를 형성하고 상기 개구부 내에 캐패시터 하부전극을 형성하여 하부전극의 측면과 층간절연막을 맞닿게 하여 접촉 면적을 증가시키고 하부전극의 박리를 방지하는데 특징이 있다. 즉 본 발명은 캐패시터 하부전극을 층간절연막 내부에 형성하기 위하여 하부전극이 위치할 부분의 층간절연막을 식각하여 제거하고, 전체 구조 상에 Pt 등과 같은 하부전극용 전도막을 형성하고, 화학기계적연마(chemical mechanical polishing) 공정을 실시하여 층간절연막 내에 하부전극을 형성한다. 이와 같은 방법으로 하부전극을 형성함에 따라 종래와 달리 하부전극 측면까지 층간절연막과 접하게 되어 접착력이 향상된다. 또한, 하부전극 형성 후 강유전체막을 증착하고 상기 개구부 형성용 식각마스크보다 큰 식각마스크로 강유전체막을 식각하여 하부전극을 완전히 덮는 강유전체막 패턴을 형성함으로써 박리가 발생될 가능성 있는 하부전극 표면을 노출시키지 않는데 또 다른 특징이 있다. 이에 따라 하부전극의 박리를 원천적으로 방지할 수 있다.
Description
본 발명은 반도체 메모리 소자 제조 분야에 관한 것으로, 특히 하부전극의박리를 방지할 수 있는 반도체 메모리 소자 및 그 제조 방법에 관한 것이다.
반도체 메모리 소자에서 강유전체(ferroelectric) 재료를 캐패시터에 사용함으로써 기존 DRAM(Dynamic Random Access Memory) 소자에서 필요한 리프레쉬(refresh)의 한계를 극복하고 대용량의 메모리를 이용할 수 있는 소자의 개발이 진행되어왔다. FeRAM(ferroelectric random access memory) 소자는 비휘발성 메모리 소자의 일종으로 전원이 끊어진 상태에서도 저장 정보를 기억하는 장점이 있을 뿐만 아니라 동작 속도도 기존의 DRAM에 필적하여 차세대 기억소자로 각광받고 있다.
FeRAM 소자의 축전 물질로는 SrBi2Ta2O9등과 같은 Y-1 계열 또는 Pb(ZrTix)O3등과 같은 강유전체 물질이 이용된다. 강유전체는 상온에서 유전상수가 수백에서 수천에 이르며 두 개의 안정한 잔류분극(remnant polarization) 상태를 갖고 있어 이를 박막화하여 비휘발성(nonvolatile) 메모리 소자로의 응용이 실현되고 있다. 강유전체 박막을 이용하는 비휘발성 메모리 소자는, 가해주는 전기장의 방향으로 분극의 방향을 조절하여 신호를 입력하고 전기장을 제거하였을 때 남아있는 잔류분극의 방향에 의해 디지털 신호 1과 0을 저장하는 원리를 이용한다.
FeRAM 소자는 DRAM과 달리 Pt, IrO2, Ir, Ru, RuO2등을 캐패시터의 전극재료로 이용한다. 강유전체 캐패시터의 전극은 누설(leakage) 측면에서 우수한 특성을 나타내는 Pt(platinum)을 가장 많이 사용하는데, Pt막은 하부절연막과의 접착력이 매우 불량하여 소자의 신뢰도를 저하시킨다.
첨부된 도면 도 1a 및 도 1b를 참조하여 종래 기술에 따른 FeRAM 소자의 백금전극 형성 방법을 설명한다.
도 1a는 트랜지스터 등을 비롯한 하부구조(도시하지 않음) 형성이 완료된 반도체 기판(10)을 덮는 하부절연막(11) 상에 200 Å 두께의 Ti 접착막(12), 2000 Å 두께의 제1 Pt막(13), 2000Å 두께의 강유전체막(14) 및 2000 Å 두께의 제2 Pt막(15)을 적층한 것을 보이고 있다.
도 1b는 제2 Pt막(15)을 패터닝하여 상부전극을 형성한 후, 강유전체막(14), 제1 Pt막(13) 그리고 Ti 접착막(12)을 패터닝하여 강유전체막 패턴, 하부전극 및 접착막 패턴을 형성한 것을 나타내고 있다.
전술한 바와 같이 종래의 강유전체 캐패시터 형성 방법은 하부전극으로 사용되는 제1 Pt막(13)과 하부절연막(11)의 취약한 접착력을 보상하기 위하여 그 사이에 Ti 접착막(12)을 형성한다. 그러나, 강유전체 패턴, 하부전극 그리고 Ti 접착막 패턴 형성을 위한 식각 공정 후 실시되는 세정 과정에서 용제(solvent)가 Ti 접착막(12)과 하부절연막(11) 계면을 손상시켜 패턴이 들려 소자의 신뢰성을 저하시키는 문제점이 있다.
상기와 같은 문제점을 해결하기 위한 본 발명은 층간절연막으로부터 캐패시터의 하부전극이 들리는 것을 효과적으로 방지할 수 있는 반도체 메모리 소자 및 그 제조 방법을 제공하는데 목적이 있다.
도 1a 및 도 1b는 종래 기술에 따른 FeRAM 소자의 강유전체 캐패시터 형성 공정 단면도,
도 2a 내지 도 2d는 본 발명의 실시예에 따른 FeRAM 소자의 강유전체 캐패시터 형성 공정 단면도.
*도면의 주요부분에 대한 도면 부호의 설명*
23: 하부전극막 24: 강유전체막
25: 상부전극막
상기와 같은 목적을 달성하기 위한 본 발명은, 반도체 기판을 덮는 층간절연막 내에 형성된 캐패시터의 하부전극; 상기 하부전극 및 상기 하부전극 주변의 상기 층간절연막을 덮는 유전막; 상기 유전막 상에 형성된 상부전극을 포함하는 반도체 메모리 소자를 제공한다.
또한 상기 목적을 달성하기 위한 본 발명은, 반도체 기판 상에 형성된 층간절연막을 선택적으로 식각하여 캐패시터 하부전극 영역을 정의하는 개구부를 형성하는 제1 단계; 상기 개구부 내에 하부전극을 형성하는 제2 단계; 및 상기 하부전극 및 상기 하부전극 주변의 상기 층간절연막을 덮는 유전막 패턴 및 상부전극을 형성하는 제3 단계를 포함하는 반도체 메모리 소자 제조 방법을 제공한다.
본 발명은 반도체 기판 상부에 형성된 층간절연막을 선택적으로 식각하여 개구부를 형성하고 상기 개구부 내에 캐패시터 하부전극을 형성하여 하부전극의 측면과 층간절연막을 맞닿게 하여 접촉 면적을 증가시키고 하부전극의 박리를 방지하는데 특징이 있다. 즉 본 발명은 캐패시터 하부전극을 층간절연막 내부에 형성하기 위하여 하부전극이 위치할 부분의 층간절연막을 식각하여 제거하고, 전체 구조 상에 Pt 등과 같은 하부전극용 전도막을 형성하고, 화학기계적연마(chemical mechanical polishing) 공정을 실시하여 층간절연막 내에 하부전극을 형성한다. 이와 같은 방법으로 하부전극을 형성함에 따라 종래와 달리 하부전극 측면까지 층간절연막과 접하게 되어 접착력이 향상된다.
또한, 하부전극 형성 후 강유전체막을 증착하고 상기 개구부 형성용 식각마스크보다 큰 식각마스크로 강유전체막을 식각하여 하부전극을 완전히 덮는 강유전체막 패턴을 형성함으로써 박리가 발생될 가능성 있는 하부전극 표면을 노출시키지 않는데 또 다른 특징이 있다. 이에 따라 하부전극의 박리를 원천적으로 방지할 수 있다.
이하, 첨부된 도면 도 2a 내지 도 2d를 참조하여 본 발명의 실시예에 따른 FeRAM 소자의 캐패시터 형성 방법을 설명한다.
먼저 도 2a에 도시한 바와 같이 트랜지스터 등을 비롯한 하부구조(도시하지 않음) 형성이 완료된 반도체 기판(20) 상에 층간절연막(21)을 형성하고, 층간절연막(21)을 선택적으로 식각해서 하부전극 영역을 정의하는 개구부를 형성한다. 이때, 층간절연막(21)은 건식식각으로 제거한다. 셀 플레이트(cell plate)로서 역할하는 하부전극 형성의 경우에는 건식식각 이외에도 BOE(buffer oxide etchant), HF 등을 이용한 습식식각을 실시할 수도 있다. 습식식각 방법을 이용할 경우 상기 층간절연막(21)을 식각특성이 각기 다른 다수의 층으로 형성할 수도 있다. 즉, 상부에는 습식식각률이 높은 산화막, 예를 들어 플라즈마 화학기상증착법(plasma enhanced chemical vapor deposition)으로 형성된 산화막을 형성하고, 하부에는 습식식각률이 낮은 산화막, 예를 들어 열산화막(thermal oxide)를 형성한다.
다음으로 도 2b에 보이는 바와 같이 전체 구조 상에 200 Å 두께의 접착막(22) 및 2000 Å 두께의 제1 Pt막(23)을 연속적으로 증착한다.
이어서 도 2c에 도시한 바와 같이 화학기계적연마(chemical mechanical polishing) 공정을 실시하거나 또는 감광막 패턴을 이용한 식각 공정을 실시하여 제1 Pt막(23)과 접착막(22)이 개구부 내에만 남도록 한다.
다음으로 도 2d에 보이는 바와 같이 2000Å 두께의 강유전체막(24) 및 2000 Å 두께의 제2 Pt막(25)을 적층하고 상부전극 및 강유전체막 패턴을 형성한다. 상기 강유전체막(24)은 SrBi2Ta2O9또는 Pb(ZrTix)O3으로 형성한다. 상부전극이 스토리지 노드로 이용될 경우 제1 Pt막(25)과 강유전체막(24)을 동시에 식각하는 과정에서 이웃하는 캐패시터 간의 상기 강유전체막은 연결되어도 되며 이웃하는 상부전극만 분리되면 된다. 또한, 상기 강유전막 패턴 및 상부전극 형성을 위한 식각 과정에서 상기 하부전극을 완전히 덮는 식각마스크를 이용하여 하부전극이 밖으로 노출되지 않도록 한다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어지는 본 발명은 하부전극의 단락을 효과적으로 방지하여 소자의 신뢰성을 향상시킨다는 점에서 가장 큰 이점이 있다. 이와 같이 하부전극의 박리 가능성을 제거함으로써 하부전극 패턴 형성을 위한 식각 후의 식각잔여물 제거 공정에서 중합체(polymer) 제거 능력이 우수한 용제를 습식식각제로 사용함으로써 중금속 중합체가 많이 발생되는 FeRAM 소자의 캐패시터 전극 형성 과정에서 완벽한 세정 공정을 진행할 수 있다. 또한, 하부전극, 강유전체막 및 상부전극을 모두 층간절연막에 적층하는 종래 구조와 달리 층간절연막 내에 하부전극을 형성함으로써 하부전극 높이만큼 단차를 감소시켜 후속 공정의 어려움을 감소시킬 수 있다.
Claims (8)
- 반도체 메모리 소자에 있어서,반도체 기판을 덮는 층간절연막 내에 형성된 캐패시터의 하부전극;상기 하부전극 및 상기 하부전극 주변의 상기 층간절연막을 덮는 유전막;상기 유전막 상에 형성된 상부전극을 포함하는 반도체 메모리 소자.
- 제 1 항에 있어서,상기 하부전극은 Pt로 이루어지는 것을 특징으로 하는 반도체 메모리 소자.
- 제 2 항에 있어서,상기 유전막은 강유전체막인 것을 특징으로 하는 반도체 메모리 소자.
- 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,상기 유전막은,SrBi2Ta2O9또는 Pb(ZrTix)O3으로 이루어지는 것을 특징으로 하는 반도체 메모리 소자.
- 반도체 메모리 소자 제조 방법에 있어서,반도체 기판 상에 형성된 층간절연막을 선택적으로 식각하여 캐패시터 하부전극 영역을 정의하는 개구부를 형성하는 제1 단계;상기 개구부 내에 하부전극을 형성하는 제2 단계; 및상기 하부전극 및 상기 하부전극 주변의 상기 층간절연막을 덮는 유전막 패턴 및 상부전극을 형성하는 제3 단계를 포함하는 반도체 메모리 소자 제조 방법.
- 제 5 항에 있어서,상기 캐패시터의 하부전극을 Pt로 형성하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
- 제 5 항 또는 제 6 항에 있어서,상기 제2 단계는,상기 제1 단계가 완료된 전체 구조 상에 하부전극용 전도막을 형성하는 단계; 및상기 층간절연막이 노출될 때까지 상기 전도막을 화학기계적 연마 또는 식각하여 상기 개구부내에 상기 전도막을 잔류시킴으로써 상기 하부전극을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
- 제 7 항에 있어서,상기 유전막은,SrBi2Ta2O9또는 Pb(ZrTix)O3으로 형성하는 것을 특징으로 하는 반도체 메모리 소자 제조 방법.
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