KR20020002446A - 중합체 재료에 대한 점착성이 강화된 반도체 장치의보호용 오버코트 및 그 제조 방법 - Google Patents

중합체 재료에 대한 점착성이 강화된 반도체 장치의보호용 오버코트 및 그 제조 방법 Download PDF

Info

Publication number
KR20020002446A
KR20020002446A KR1020010035383A KR20010035383A KR20020002446A KR 20020002446 A KR20020002446 A KR 20020002446A KR 1020010035383 A KR1020010035383 A KR 1020010035383A KR 20010035383 A KR20010035383 A KR 20010035383A KR 20020002446 A KR20020002446 A KR 20020002446A
Authority
KR
South Korea
Prior art keywords
layer
silicon
semiconductor device
integrated circuit
protective overcoat
Prior art date
Application number
KR1020010035383A
Other languages
English (en)
Inventor
스완손릴랜드에스.
제이콥스엘리자베스지.
Original Assignee
윌리엄 비. 켐플러
텍사스 인스트루먼츠 인코포레이티드
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 윌리엄 비. 켐플러, 텍사스 인스트루먼츠 인코포레이티드 filed Critical 윌리엄 비. 켐플러
Publication of KR20020002446A publication Critical patent/KR20020002446A/ko

Links

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/50—Assembly of semiconductor devices using processes or apparatus not provided for in a single one of the subgroups H01L21/06 - H01L21/326, e.g. sealing of a cap to a base of a container
    • H01L21/56—Encapsulations, e.g. encapsulation layers, coatings
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/29—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the material, e.g. carbon
    • H01L23/291—Oxides or nitrides or carbides, e.g. ceramics, glass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3171—Partial encapsulation or coating the coating being directly applied to the semiconductor body, e.g. passivation layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/28—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection
    • H01L23/31—Encapsulations, e.g. encapsulating layers, coatings, e.g. for protection characterised by the arrangement or shape
    • H01L23/3157—Partial encapsulation or coating
    • H01L23/3192—Multilayer coating
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/02—Bonding areas; Manufacturing methods related thereto
    • H01L2224/04—Structure, shape, material or disposition of the bonding areas prior to the connecting process
    • H01L2224/05—Structure, shape, material or disposition of the bonding areas prior to the connecting process of an individual bonding area
    • H01L2224/0554—External layer
    • H01L2224/05599—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/44—Structure, shape, material or disposition of the wire connectors prior to the connecting process
    • H01L2224/45—Structure, shape, material or disposition of the wire connectors prior to the connecting process of an individual wire connector
    • H01L2224/45001—Core members of the connector
    • H01L2224/45099—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/4805—Shape
    • H01L2224/4809—Loop shape
    • H01L2224/48091—Arched
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/481—Disposition
    • H01L2224/48151—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive
    • H01L2224/48221—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked
    • H01L2224/48245—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic
    • H01L2224/48247—Connecting between a semiconductor or solid-state body and an item not being a semiconductor or solid-state body, e.g. chip-to-substrate, chip-to-passive the body and the item being stacked the item being metallic connecting the wire to a bond pad of the item
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L2224/42—Wire connectors; Manufacturing methods related thereto
    • H01L2224/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L2224/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H01L2224/484—Connecting portions
    • H01L2224/48463—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond
    • H01L2224/48465—Connecting portions the connecting portion on the bonding area of the semiconductor or solid-state body being a ball bond the other connecting portion not on the bonding area being a wedge bond, i.e. ball-to-wedge, regular stitch
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2224/00—Indexing scheme for arrangements for connecting or disconnecting semiconductor or solid-state bodies and methods related thereto as covered by H01L24/00
    • H01L2224/80—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected
    • H01L2224/85—Methods for connecting semiconductor or other solid state bodies using means for bonding being attached to, or being formed on, the surface to be connected using a wire connector
    • H01L2224/8538—Bonding interfaces outside the semiconductor or solid-state body
    • H01L2224/85399—Material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L24/00—Arrangements for connecting or disconnecting semiconductor or solid-state bodies; Methods or apparatus related thereto
    • H01L24/01—Means for bonding being attached to, or being formed on, the surface to be connected, e.g. chip-to-package, die-attach, "first-level" interconnects; Manufacturing methods related thereto
    • H01L24/42—Wire connectors; Manufacturing methods related thereto
    • H01L24/47—Structure, shape, material or disposition of the wire connectors after the connecting process
    • H01L24/48—Structure, shape, material or disposition of the wire connectors after the connecting process of an individual wire connector
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/00014—Technical content checked by a classifier the subject-matter covered by the group, the symbol of which is combined with the symbol of this group, being disclosed without further technical details
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/102—Material of the semiconductor or solid state bodies
    • H01L2924/1025—Semiconducting materials
    • H01L2924/10251—Elemental semiconductors, i.e. Group IV
    • H01L2924/10253—Silicon [Si]
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/12—Passive devices, e.g. 2 terminal devices
    • H01L2924/1204—Optical Diode
    • H01L2924/12044—OLED
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/10—Details of semiconductor or other solid state devices to be connected
    • H01L2924/11—Device type
    • H01L2924/14—Integrated circuits
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/15—Details of package parts other than the semiconductor or other solid state devices to be connected
    • H01L2924/181—Encapsulation

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Power Engineering (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Ceramic Engineering (AREA)
  • Formation Of Insulating Films (AREA)
  • Structures Or Materials For Encapsulating Or Coating Semiconductor Devices Or Solid State Devices (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명에 따르면, 패키지에 사용되는 중합체 재료뿐만 아니라 보호 피막층들 내에서도 모두 점착성이 강화된 응력이 작은 보호용 오버코트 박막을 갖는 집적 회로 반도체 장치에 있어서, 상기 오버코트는, 실리콘 이산화물 박막과; 실리콘 질화물 층, 실리콘 산질화물 층 또는 실리콘 탄화물 층과; 실리콘 산화물로 된 매우 얇은 최상층을 포함하는 집적 회로가 제공된다.

Description

중합체 재료에 대한 점착성이 강화된 반도체 장치의 보호용 오버코트 및 그 제조 방법{SEMICONDUCTOR DEVICE PROTECTIVE OVERCOAT WITH ENHANCED ADHESION TO POLYMERIC MATERIALS AND METHOD OF FABRICATION}
본 발명은 반도체 장치에 관한 것으로, 특히 집적 회로 상의 보호용 오버코트에 관한 것이다.
일반적으로, 집적 회로(IC)는 칩으로서 알려져 있는 반도체 기판 상에 제조되며, 가장 흔한 기판으로서는 실리콘으로 제조된 것이 있다. 실리콘 칩은 대개 칩의 입출력 접촉부들 사이의 거리 또는 피치를 효과적으로 확대시켜 인쇄 회로 기판에 적절하게 접착시키거나, 기계적 및 환경적 손상으로부터 IC를 보호하는 역할을 하는 패키지로 조립된다. 불행하게도, 보호를 제공하려던 패키지가 반도체 장치 고장에 기여하는 경우도 있다. 칩과 성형 재료(molding compound) 사이의 계면에서의 불량한 점착성이 박리(delamination)를 유발시키는 VLSI 칩을 수용한 표면장착 패키지가 그런 경우이다. 플라스틱에 의해 흡수된 습기로 인한 박리된 계면에서의 증기압의 급증과, 인쇄 배선 기판으로 패키지를 납땜하는 급가열은 패키지 균열, 본딩 와이어 파손 및 다른 응력 관련 고장과 같은 명백한 고장을 유발시킨다.
최근, 반도체 산업에는 성형된 플라스틱 패키지 내에 캡슐화된 리드 프레임으로의 입출력(I/O) 단자의 전형적인 주변 접착법(peripheral attach)인 영역형(area array) VS에서와 같은 크기가 감소된 패키지가 도입되었다. 이러한 영역형 조립법으로는 그 예가 도 1에 도시된 칩 스케일 패키지(CSP), 와이어 본딩되거나 플립 칩(flip chip) 볼 그리드 어레이(BGA) 패키지 및 중간 패키지(intermediate package)를 사용하지 않고 칩이 인쇄 회로 기판에 직접 접착되는 디렉트 칩 접착법(DCA)이 있다. 종종, 이러한 영역형 조립체는 칩의 입출력(I/O) 접촉부로부터 기판 또는 인쇄 회로(PC) 기판으로 땜납을 리플로우시킴으로써 연결되어 전기적 및 기계적인 연결을 형성하는 납땜 범프(bump) 또는 볼(11)을 갖는다. 실리콘 칩(10) 및 기판 또는 PC 기판(12)의 재료는 서로 다른 열팽창 계수(CTE)를 갖기 때문에, 경질이고 열팽창 계수가 작은 칩과 연질이고 열팽창 계수가 큰 PC 기판 사이의 납땜 연결부에는 응력이 유도된다. 열팽창 계수의 불일치에 의해 유발되는 응력은 땜납 리플로우 동안에 및/또는 IC로의 전원의 주기적인 온 및 오프에 따라 발생한다. 응력은 하나 이상의 납땜 접합부의 기계적인 고장을 자주 발생시키다가 제품의 전기적인 고장을 유발시킨다.
납땜 피로(fatigue) 고장을 경감시키고 넓은 면적에 걸쳐 열적으로 유도되는응력을 분산시키려는 시도로, 납땜 볼(11)을 둘러싸고 칩 또는 CSP(10)와 PC 기판(12) 사이의 공동(cavity)을 충전시키도록 중합체 충전재(filler) 또는 "언더필(underfill)" 캡슐 형성제(15)가 액상으로 유입된다. 전형적으로, 언더필은 칩 모서리 근방에 분배되어 모세관 작용에 의해 칩 아래 및 납땜 볼 주위로 유동한다. "언더필"은 시간, 온도, 자외선 노출 또는 그 조합에 의해 고상으로 경화된다.
"언더필" 공정은 공기 포켓 또는 보이드(void)(16)가 반도체 장치의 아래에 포획되어 국부화된 응력 집중을 일으키고, 하나 이상의 표면에 대한 언더필의 점착성이 불량하고, 지루하면서 시간이 많이 걸리는 공정이라는 다수의 결점을 갖는다. 그러나, 이에 제한되는 것은 아니다. 칩, 기판 표면 및/또는 납땜 범프 상의 보호용 오버코트에 대한 불량한 습윤성(wetting)으로 인한 칩 아래에서의 보이드 형성을 극복하려는 시도로, 무기 충전재를 함유한 에폭시 수지가 가장 흔한 점성 언더필 화합물이 일정한 방법에 따라 저속으로 유입된다.
재료 표면들 사이의 점착성 및 불량한 습윤성의 효과에 대한 연구가 장기간 진행되었다. 지배 인자로는 접착제의 화학적 성질뿐만 아니라 청결도, 표면 장력 및 형상인 것으로 파악된다.
다수의 반도체 칩 제조업자들이 선택하는 칩 보호막(passivation) 또는 보호용 오버코트(PO)는 실리콘 질화물인데, 이는 이동성 이온 및 오염물의 침입에 대한 우수한 저항을 제공하는 것으로 알려져 있기 때문이다. 그러나, 실리콘 질화물은 접착 및 습윤을 위한 능동적인 장소를 제공하지 못하고, 실리콘 질화물에는 균열을 일으킬 수 있는 수준의 응력과 박리가 발생하기 쉽다. 응력은 증착 기술에 따라다르며, 응력의 크기를 제어하려는 시도와, 칩 성능 및 신뢰성의 저하를 회피하기 위해 압축력을 제공하려는 시도가 이루어지고 있다.
실리콘 질화물 오버코트에서의 이러한 단점 때문에, 칩 제조업자는 보호용 오버코트 위에 소정 패턴의 폴리이미드 피막을 도포해야 하는 경우가 많다. 도 2a 및 도 2b는 칩(20) 상의 폴리이미드 피막(22)을 도시하고 있다. 폴리이미드 피막(22)은 도 2b의 종래의 리드선이 나온 플라스틱 성형된 패키지에서의 성형 재료(26), 또는 다른 종류의 패키지에서의 언더필이나 포팅(potting) 화합물 등 반도체 패키지에서 사용되는 중합체에 대한 개선된 점착성을 제공하려는 시도로써 도포된다. 폴리이미드(22)는 실리콘 질화물 또는 다른 박막 PO(21) 위에 도포 및 패터닝된다.
도 2a는 보호용 오버코트(21) 위에 패터닝된 폴리이미드 피막(22)을 갖는 칩(20)의 표면 형상의 상세도이다. 점착성의 관점에서, 폴리이미드 피막은 매끄럽고 평탄한 표면을 남길 정도로 충분히 두껍다면 부정적인 영향을 줄 수도 있다. 얇은 실리콘 질화물 보호용 오버코트(21)는 칩 회로(24)의 외형을 따르지만, 두꺼운 폴리이미드(22)는 그 외형을 부드럽게 하여 평탄한 표면을 형성하는데, 그러한 매끄러운 표면은 최적의 점착성을 위해 이상적인 것은 아니다.
또한, 폴리이미드 피막의 탄성 계수는 전형적인 무기 피막보다 크지만, 큰 열팽창과 결합된 두꺼운 폴리이미드 피막은 와핑(warping) 및/또는 박리를 발생시킬 수 있는 웨이퍼 상의 응력을 일으킨다. 폴리이미드 등 유기 피막은 무기 피막에서의 바람직한 높은 열적 안정성이나 큰 열전도도를 갖지 못한다.
접착 촉진제(promoter)와 함께 미리 준비되었거나 폴리이미드 형성에 포함되는 그러한 화합물을 갖는 폴리이미드 전구체(precursor)가 웨이퍼의 표면에 액상으로 도포된다. 다음에, 폴리이미드는 포토패터닝되어야 한다. 폴리이미드 형성에는 직접적인 패터닝을 위한 감광제가 포함되거나, 별도의 포토레지스트 단계가 필요하다. 다음에, 폴리이미드는 열공정에 의해 경화되거나 교차 결합(cross-link)된다. 폴리이미드는 매우 비싼 화합물일 뿐만 아니라, 가공하는 데 시간이 많이 걸리고, 비용이 많이 들고, 웨이퍼의 칩 수율에 부정적인 영향을 줄 수도 있다.
따라서, 당업계에서는 성형 및 언더필 화합물, 칩 회로에 작은 응력을 주는 오버코트 및 웨이퍼 가공에 비용 효과적인 것 등 중합체에 의해 용이하게 습윤되고 중합체에 대한 양호한 점착성을 갖는 신뢰성 있는 칩 보호용 오버코트에 대한 필요성이 존재한다.
본 발명의 목적은 집적 회로 칩의 조립에 사용되는 중합체 재료에 대한 양호한 습윤성 및 점착성뿐만 아니라 층들 사이의 양호한 점착성을 갖는 신뢰성 있고 비용 효과적인 칩 보호용 오버코트를 제공하는 것이다.
본 발명의 목적은 기존의 웨이퍼 제조 장치 및 재료를 이용하여 점착성이 강화된 보호용 오버코트를 위한 제조 방법을 제공하는 것이다.
또한, 본 발명의 목적은 칩 상의 능동(active) 회로 및 금속 배선 구역으로 작고 제어 가능한 정도의 응력을 주는 열적으로 안정한 칩 보호용 오버코트를 제공하는 것이다.
본 발명의 목적은 우수한 확산 장벽 성질을 갖는 칩 보호용 오버코트를 제공하는 것이다.
또한, 본 발명의 목적은 중합체 코팅에 비해 열전도도가 개선된 무기질 칩 보호용 오버코트를 제공하는 것이다.
본 발명의 목적은 능동 회로 및 금속 배선 구역 위에 걸친 5,000 내지 10,000Å의 두께 범위에 있는 실리콘 산화물 박막, 약 1,000 내지 5,000Å의 두께 범위에 있는 실리콘 질화물 층, 산질화물(oxy-nitride) 층 또는 실리콘 탄화물 층, 500 내지 5,000Å의 두께 범위에 있는 실리콘 산화물로 된 상부 접착층의 순서로 된 재료들을 포함하는 보호용 오버코트를 집적 회로 반도체 장치 상에 제공함으로써 달성된다. 이러한 복합성 오버코트는 반응로 내의 가스 조성 및 공정 변수를 변경시키면서도 추가적인 웨이퍼 취급이 없이 실리콘 웨이퍼 상에 플라즈마 화학 증착(plasma enhanced chemical vapor deposition)에 의해 제조된다. 입출력 단자를 위한 개구는 증착된 오버코트 층 내에서 포토패터닝 및 에칭된다.
실리콘 이산화물로 된 제1 층 및 제3 층은 질화물에 의해 부여되는 응력을 제어하고, 우수한 절연성을 제공하고, 오버코트 층들 사이뿐만 아니라 반도체 장치의 조립에 사용되는 중합체에서도 모두 접착을 가능하게 하는 기능을 한다. 실리콘 질화물, 탄화물, 또는 산질화물 피막으로 된 제2 층은 이동성 이온 또는 오염물의 침입에 대한 장벽으로서 사용된다.
본 발명의 상기 및 다른 목적, 특징 및 장점은 첨부된 도면을 참조하여 진행되는 본 발명의 양호한 실시예에 대한 다음의 상세한 설명으로부터 명확하게 될 것이다.
도 1은 종래 기술의 언더필 캡슐 형성제(underfill encapsulant)를 구비한 칩 스케일 패키지의 단면도.
도 2a는 종래 기술의 보호용 오버코트 위에 걸친 폴리이미드 접착층을 갖는 칩 표면의 단면도.
도 2b는 종래 기술의 폴리이미드 코팅으로 반도체 장치를 수용하는 리드선이 나온(leaded) 플라스틱 패키지의 단면도.
도 3은 본 발명의 연속적인 보호용 오버코트 층의 단면도.
도 4는 본 발명의 점착성이 강화된 보호용 오버코트를 위한 공정 흐름을 나타내는 단면도.
도 5는 PO와 언더필 재료 사이의 점착성이 강화된 플립(flip) 칩 조립체의 단면도.
도 6은 본 발명에 따라 성형된 반도체 장치의 단면도.
<도면의 주요 부분에 대한 부호의 설명>
30 : 칩
31 : 오버코트
40 : 웨이퍼
44, 50 : 집적 회로
45 : 금속 상호 연결부
48 : 본딩 패드
51 : 납땜 볼
52 : 기판
55 : 언더필 화합물
도 3은 본 발명의 보호용 오버코트 구조(31)를 갖는 반도체 칩(30)의 부분 단면도이다. 다수의 신규한 특징들은 보호용 오버코트의 다중 절연층들 사이뿐만 아니라 칩을 패키지하는 데 사용되는 중합체 재료에서도 모두 양호한 점착성을 갖는 신뢰성 있고 고성능인 반도체 장치에 기여한다. 도 3에서, 금속 상호 연결 라인(34) 및 매립된 구조물(35)을 포함하는 반도체 장치 회로는 실리콘 이산화물 층(311)과, 바람직하게는 실리콘 질화물이나 실리콘 산질화물 또는 탄화물인 실리콘 화합물로 된 제2 절연층(312)과, 실리콘 이산화물로 된 매우 얇은 최종 또는 최상층(313)의 연속적으로 형성된 박막층들을 포함하는 보호막 또는 보호용 오버코트(PO)(31)에 의해 덮인다. 상기 층들에는 (도시되지 않은) 외부 접촉부 또는 다른 반도체 장치 요건에 따라 개구가 패터닝된다.
절연 재료층은 대개 전도층들 사이의 전기 절연을 제공하고 오염물에 대한 집적 회로의 하부 구조물을 보호하는 기능을 한다. 추가적으로, 연속적인 층들을 구비함으로써, 상기 층들 중 어느 하나가 예컨대 작은 균열의 형성에 의해 손상을 받게 될 때에도 반도체 장치를 위한 보호가 보증된다. 따라서, 어느 구역도 그 위에 쌓인 층들 사이의 완전한 점착성보다 떨어지지 말아야 하는 것이 중요하다.
제1 층(311)은 5,000 내지 10,000Å의 두께 범위에 있는 실리콘 이산화물이다. 용어 실리콘 이산화물이란 불완전한 화학양론적 실리콘 산화물, 즉 Si[x]O[2-x]를 말한다. 이러한 층은 실리콘 질화물 또는 보호용 오버코트 구조(31)로 된제2 층의 응력을 경감시키고 반도체 장치 회로를 위한 우수한 절연 보호막을 제공하는 역할을 한다. 제1 층(311) 및 제3 층(313)으로서의 실리콘 이산화물은 중간층 또는 장벽층(312)에 대한 접착을 제공한다. 또한, 실리콘 이산화물로 된 제1 층은 칩의 회로 또는 금속 배선 구역 상에 인장 응력을 아주 작게 주거나 주지 않고, 실리콘 질화물 층으로부터 하부 회로로의 응력 전달을 차단하는 역할을 한다.
양호한 실시예에서, 실리콘 질화물 또는 장벽층(312)은 이동성 이온, 습기 및 다른 오염물에 대한 우수한 보호를 제공하는데, 이는 산화물 층(311, 313)과 연계하여 기존 기술의 두꺼운 질화물 오버코트와 동일한 역할을 한다. 본 발명에서, 1,000 내지 5,000Å의 두께가 장벽층 또는 제2 층을 위해 충분하다.
제2 실시예에서는 보호용 오버코트의 제2 층(312)이 실리콘 산질화물이지만, 제3 실시예에서는 제2 층이 실리콘 탄화물이다. 산질화물은 선택된 광 전달이 필요한 특정한 반도체 장치 종류에서 바람직하다. 실리콘 탄화물은 매우 높은 열전도도를 갖는 것으로 잘 알려져 있으며, PO층으로서 칩의 표면을 가로질러 회로에 의해 발생되는 국부적인 열을 분산시키고 회로로부터 외부 세계로 열을 운반해 내는 수단을 제공하는 역할을 한다. 우수한 장벽 특성을 갖는 박막의 실리콘 탄화물을 제공하려는 기술들이 개발되었고, 이제 응력은 증착 변수에 의해 용이하게 제어 가능하다.
제2 또는 장벽층으로 선택되는 실리콘 화합물은 완전한 화학양론적 구성을 말하는 게 아니라 상기 화합물을 실질적으로 포함하는 혼합물 및 당업계에서 이해되는 바와 같은 혼합물을 말한다.
산화물로 된 제3 층 또는 최상부 층은 중합체 재료에 대한 오버코트 접착의 관문(key)이다. 하부 질화물에 대한 접착을 위한 능동적인 장소를 제공하고 표면 장력이 작은 노출 표면과 언더필 및 플라스틱 성형 재료에서 사용되는 에폭시 등 중합체 및 실리콘 산화물에 대한 습윤성 및 점착성을 위한 능동적인 장소를 제공하는 데에는 500 내지 5,000Å의 두께 범위에 있는 매우 얇은 산화막만이 필요하다. 당업자라면 다양한 형태의 실리콘 산화물, 예컨대 Si-Ox, Si-OH 및 실란(silane) 반응물이 언더필 및 플라스틱 성형 재료에서 사용되는 에폭시 등 중합체를 위한 접착 촉진제인 것으로서 잘 파악될 것이다(미국 특허 제5,795,821호 및 제5,418,189호).
이전에도 언급된 바와 같이, 재료들 사이의 습윤성 및 점착성을 위한 지배 인자는 접착제의 화학적 조성뿐만 아니라 청결도, 표면 장력 및 형상인 것으로 파악된다.
도 3으로부터, 점착성이 강화된 박막 오버코트(31)는 하부의 회로 구조의 형상을 따르기 때문에 불규칙한 구조를 갖는 노출 표면을 제공한다는 것을 알 수 있다. 매끄럽고 평탄한 표면과는 반대로 거친 표면에 의해 점착성이 향상되는 것으로 오래 전부터 알려져 있다.
점착성이 강화된 보호용 오버코트의 중요한 장점은 당업계 전체에 걸쳐 사용되는 웨이퍼 가공 기술 및 자동화와 상기 공정의 호환성에 의해 제공된다. 도 4a 내지 도 4d는 도 3에 도시된 바와 같은 오버코트(31)의 제조를 위한 단계들을 도시하고 있다. 도 4a에서, 최상부의 금속 상호 연결부(45)를 포함하는 패터닝된 집적회로(44)를 갖는 실리콘 웨이퍼(40)는 플라즈마 화학 증착 챔버 내에 위치된다. 화살표(401)로 표시되는 표준 PETEOS(플라즈마 테트라 에틸 오르쏘 실리케이트) 공정을 사용하여, 5,000 내지 10,000Å의 두께 범위에 있는 산화막(411)이 증착된다. 보다 상세한 도 4b에서, 화살표(402)로 표시되는 PECVD 공정에서 실란 및 질소 및/또는 암모니아를 포함하도록 가스 공급원이 변경되어 1,000 내지 5,000Å의 두께 범위에 있는 실리콘 질화막(412)을 증착한다. 질소 공급원은 제거되고, 도 4c에서, 표준 PETEOS 공정(401)을 사용하여 최종의 얇은 산화물층(413)이 추가된다. 웨이퍼는 챔버로부터 제거되고, 포토레지스트(403)가 본딩 패드(48) 및 반도체 장치에 필요한 다른 개구를 노출시키도록 도포 및 포토패터닝된다. 패턴은 본딩 패드로부터 보호용 오버코트 층을 제거하도록 가스 건식 에칭 공정(404)을 사용하여 에칭되는 것이 바람직하다. 필요에 따라, 하이드로플루오르산 완충 용액(buffered hydrofluoric acid)으로의 습식 에칭이 PO를 에칭하는 데 사용된다.
실리콘 이산화물, 실리콘 산질화물 및 실리콘 이산화물의 보호용 오버코트 층을 갖는 반도체 장치인 제2 실시예의 제조는 제2 층의 증착 공정 동안에 산소가 질소, 실란 및 암모니아와 함께 유입된다는 점에서 상기 실시예와 다르다. 실리콘 산질화물을 위한 공정은 당업계 특히 EPROM 반도체 장치 업계 전체에 걸쳐 알려져 있고 또 사용된다. 상기 오버코트의 제1 층 및 제3 층을 위한 공정은 상기 실시예와 다르지 않다.
실리콘 이산화물, 실리콘 탄화물 및 실리콘 이산화물 층을 포함하는 제3 실시예의 보호용 오버코트의 제조는 실란/메탄, 트리메틸실란, 테트라메틸실란, 또는다른 유기 실란 가스가 실리콘 탄화물로 된 제2 층을 위한 캐리어 가스로서의 Ar 및 He과 함께 소스 가스(source gas)라는 점에서 다르다. 마찬가지로, 제1 층 및 제3 층은 PETEOS 공정을 사용하여 실리콘 이산화물로 형성된다.
증착 및 패터닝을 위한 각각의 공정은 반도체 산업 전체에 걸쳐 잘 알려져 있고, 또 그러한 반도체 장치도 널리 사용된다. 결합된 연속적인 공정에 의해 피막층들 사이의 양호한 점착성뿐만 아니라 IC 패키지에서 사용되는 중합체에 대한 강화된 점착성과, 회로 상에서의 응력이 최소인 독특한 PO 구조가 형성되어, 강력하고 결함이 적은 칩 보호막을 제공한다.
연속적인 오버코트 층의 플라즈마 화학 증착(PECVD)은 단일 챔버에서 쌓아야 하는 피막을 순서대로 증착함으로써 과도한 웨이퍼 취급을 제거시킨다. 플라즈마 화학 증착을 채용하는 공정은 챔버 내에서의 대기 제어 기능으로서 층들 사이의 청결하고 오염되지 않은 표면을 제공하여, 다중 층들 사이의 접착을 용이하게 한다. 또한, PECVD는 추가적인 취급 없이 연속적으로 증착하고 단일 포토패터닝 단계에 의해 개구를 에칭하도록 함으로써 공정 주기를 최적화시킨다.
본 발명의 완전히 무기질인 오버코트는 패키지용 중합체에 대한 강화된 점착성이라는 반도체 장치 성능 장점을 제공할 뿐만 아니라, 450℃를 초과하는 매우 높은 온도에서의 안정성을 갖고, 기존의 강화된 표면 점착성 PO 기술에 비해 개선된 열전도도를 갖는다. 특히, 실리콘 탄화물로 된 제2 층 또는 장벽층을 갖는 상기 실시예는 양호한 열전도도를 제공하고, 고전력 회로에 적용 가능하다.
도 5는 본 발명의 플립 칩 조립체를 도시하고 있다. 실리콘 이산화물(511),실리콘 질화물(512) 및 실리콘 이산화물(513)의 순서로 증착된 보호용 오버코트를 갖는 집적 회로 반도체 장치(50)는 납땜 볼(51)을 사용하여 기판(52)에 접착된다. 중합체 언더필 화합물(55)은 보호용 오버코트의 산화물 표면(513)에 완전히 습윤되어, 불량한 점착성으로 인한 어떠한 보이드도 언더필 내에 존재하지 않는다.
리드가 나온 플라스틱 성형 패키지의 단면도인 도 6에는 하나의 대체 실시예가 도시되어 있는데, 여기에서 본 발명의 다층 보호용 오버코트(61)는 성형 재료(65)에 대한 강화된 점착성을 갖는다. 이러한 점착성은 플라스틱의 박리가 칩 금속 구조물의 전단 및/또는 본딩 와이어의 피로를 유발시킬 수 있는 칩(69)의 코너에서 특히 유리하다.
본 발명은 여러 개의 양호한 실시예와 연계하여 설명되었지만, 이는 본 발명의 범주를 상기 특정한 형태로 제한하려는 것이 아니라, 첨부된 청구범위에 의해 한정되는 바와 같은 본 발명의 기술적 사상 및 범주 내에 포함될 수도 있는 대체예, 변형예 및 등가예를 포함하려는 것이다.
본 발명에 따른 신뢰성 있고 비용 효과적인 칩 보호용 오버코트는 집적 회로 칩의 조립에 사용되는 중합체 재료에 대한 양호한 습윤성 및 점착성뿐만 아니라 층들 사이의 양호한 점착성을 갖는다.

Claims (17)

  1. 점착성이 강화된 보호용 오버코트를 갖는 집적 회로에 있어서,
    상기 오버코트는, 실리콘 이산화물로 된 제1 층; 실리콘 질화물, 실리콘 탄화물 또는 실리콘 산질화물로 구성되는 그룹으로부터 선택된 실리콘 화합물로 된 제2 층; 및 매우 얇은 피막의 실리콘 이산화물로 이루어지는 제3 층
    의 박막층들을 포함하는 것을 특징으로 하는 집적 회로.
  2. 제1항에 있어서, 상기 제1 층은 5,000 내지 10,000Å의 두께 범위에 있는 것을 특징으로 하는 집적 회로.
  3. 제1항에 있어서, 상기 제2 층은 1,000 내지 5,000Å의 두께 범위에 있는 것을 특징으로 하는 집적 회로.
  4. 제1항에 있어서, 상기 제3 층은 500 내지 5,000Å의 두께 범위에 있는 것을 특징으로 하는 집적 회로.
  5. 제1항에 있어서, 상기 층들은 플라즈마 화학 증착(PECVD)에 의해 증착되는 것을 특징으로 하는 집적 회로.
  6. 제1항에 있어서, 상기 제3 층은 중합체 재료에 대해 강력한 점착성을 갖는 것을 특징으로 하는 집적 회로.
  7. 제1항에 있어서, 상기 오버코트는 450℃를 초과하는 온도에서 열적으로 안정한 것을 특징으로 하는 집적 회로.
  8. 제1항에 있어서, 상기 보호용 오버코트는 습기, 이동성 이온 및 다른 오염물의 침입에 대한 장벽인 것을 특징으로 하는 집적 회로.
  9. 제1항에 있어서, 상기 제1 층 및 제3 층의 산화물은 상기 절연성의 제2 층에 대해 강력한 점착성을 갖는 것을 특징으로 하는 집적 회로.
  10. 실리콘 이산화물로 된 제1 층; 및
    실리콘 질화물, 실리콘 산질화물 또는 실리콘 탄화물로 구성되는 그룹으로부터 선택된 실리콘 화합물로 된 제2 층
    의 박막층들을 포함하는 것을 특징으로 하는 보호 피막.
  11. 중합체 재료에 대한 점착성이 강화된 보호용 오버코트를 갖는 플립 칩 반도체 장치에 있어서,
    능동 회로 및 상호 연결부를 구비한 제1 표면을 갖는 집적 회로;
    실리콘 이산화물로 된 층과, 실리콘 질화물, 실리콘 탄화물 또는 실리콘 산질화물로 구성되는 그룹으로부터 선택된 실리콘 화합물로 된 제2 절연층과, 실리콘 이산화물로 된 얇은 층을 갖고 상기 제1 표면 위에 증착 및 패터닝된 보호용 오버코트;
    언더필 중합체(underfill polymer); 및
    납땜 볼 접촉부를 구비한 기판
    의 층들을 포함하는 것을 특징으로 하는 플립 칩 반도체 장치.
  12. 제11항에 있어서, 상기 반도체 장치는 BGA 패키지인 것을 특징으로 하는 플립 칩 반도체 장치.
  13. 제11항에 있어서, 상기 반도체 장치는 CSP인 것을 특징으로 하는 플립 칩 반도체 장치.
  14. 중합체 재료에 대해 점착성이 강화된 보호용 오버코트를 갖는, 리드선이 나온 표면 장착 반도체 장치(leaded surface mount semiconductor device)에 있어서,
    능동 회로 및 상호 연결부를 구비한 제1 표면 및 리드 프레임에 접착된 제2 표면을 갖는 집적 회로;
    실리콘 이산화물로 된 층과, 실리콘 질화물, 실리콘 탄화물 또는 실리콘 산질화물로 구성되는 그룹으로부터 선택된 실리콘 화합물로 된 제2 절연층과, 실리콘이산화물로 된 얇은 제3 층을 갖고 상기 제1 표면 위에 증착 및 패터닝된 보호용 오버코트;
    칩 상의 본딩 패드를 상기 리드 프레임으로 연결시키는 와이어 본드; 및
    점착성이 강화된 보호용 오버코트, 본딩 와이어 및 리드 프레임의 내부 리드를 구비한 상기 집적 회로 칩을 캡슐화하는 에폭시 중합체를 포함한 성형 재료
    를 포함하는 것을 특징으로 하는 리드선이 나온 표면 장착 반도체 장치.
  15. 패키지에 사용되는 중합체 재료뿐만 아니라 포함된 층들 사이에서도 모두 점착성이 강화된 보호용 오버코트를 갖는 반도체 장치를 형성하는 방법에 있어서,
    제조된 집적 회로를 갖는 하나 이상의 반도체 웨이퍼를 플라즈마 증착 반응로 내로 위치시키는 단계;
    PETEOS(플라즈마 테트라에틸 오르쏘 실리케이트)를 사용하여 실리콘 이산화물 층을 증착하기 전에 챔버 내부를 진공화시키는 단계;
    실란(silane), 질소 및 암모니아를 포함하도록 가스 공급원을 변경시키고, PECVD(플라즈마 화학 증착) 공정을 사용하여 실리콘 질화물 층을 증착하고, PETEOS 공정을 사용하여 실리콘 이산화물 박막을 증착하기 위해 가스 공급원을 변경시키는 단계; 및
    포토레지스트를 도포하고, 본딩 패드 및/또는 다른 개구를 포토패터닝하고, 건식 에칭 공정을 사용하여 상기 보호용 오버코트 내에 상기 개구를 에칭하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치 형성 방법.
  16. 패키지에 사용되는 중합체 재료뿐만 아니라 포함된 층들 사이에서도 모두 점착성이 강화된 보호용 오버코트를 갖는 반도체 장치를 형성하는 방법에 있어서,
    제조된 집적 회로를 갖는 하나 이상의 반도체 웨이퍼를 플라즈마 증착 반응로 내로 위치시키는 단계;
    PETEOS(플라즈마 테트라에틸 오르쏘 실리케이트)를 사용하여 실리콘 이산화물 층을 증착하기 전에 챔버 내부를 진공화시키고, 실란, 질소, 산소 및 암모니아를 포함하도록 가스 공급원을 변경시키고, PECVD(플라즈마 화학 증착) 공정을 사용하여 실리콘 산질화물 층을 증착하는 단계;
    PETEOS 공정을 사용하여 실리콘 이산화물 박막을 증착하기 위해 가스 공급원을 변경시키는 단계; 및
    포토레지스트를 도포하고, 본딩 패드 및/또는 다른 개구를 포토패터닝하고, 건식 에칭 공정을 사용하여 상기 보호용 오버코트 내에 상기 개구를 에칭하는 단계
    를 포함하는 것을 특징으로 하는 반도체 장치 형성 방법.
  17. 패키지에 사용되는 중합체 재료뿐만 아니라 포함된 층들 사이에서도 모두 점착성이 강화된 보호용 오버코트를 갖는 반도체 장치를 형성하는 방법에 있어서,
    PETEOS(플라즈마 테트라에틸 오르쏘 실리케이트)를 사용하여 실리콘 이산화물 층을 증착하기 전에 챔버 내부를 진공화시키고, 실란/메탄이나 트리메틸 또는 테트라메틸 실란 등의 유기 실란을 포함하도록 가스 공급원을 변경시키고, PECVD(플라즈마 화학 증착) 공정을 사용하여 실리콘 탄화물 층을 증착하는 단계;
    PETEOS 공정을 사용하여 실리콘 이산화물 박막을 증착하기 위해 가스 공급원을 변경시키는 단계; 및
    포토레지스트를 도포하고, 본딩 패드 및/또는 다른 개구를 포토패터닝하고, 건식 에칭 공정을 사용하여 상기 보호용 오버코트 내에 상기 개구를 에칭하는 단계
    를 포함하는 특징으로 하는 반도체 장치 형성 방법.
KR1020010035383A 2000-06-22 2001-06-21 중합체 재료에 대한 점착성이 강화된 반도체 장치의보호용 오버코트 및 그 제조 방법 KR20020002446A (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
US21330000P 2000-06-22 2000-06-22
US60/213,300 2000-06-22

Publications (1)

Publication Number Publication Date
KR20020002446A true KR20020002446A (ko) 2002-01-09

Family

ID=22794535

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020010035383A KR20020002446A (ko) 2000-06-22 2001-06-21 중합체 재료에 대한 점착성이 강화된 반도체 장치의보호용 오버코트 및 그 제조 방법

Country Status (6)

Country Link
US (2) US6580170B2 (ko)
EP (1) EP1168437A3 (ko)
JP (1) JP2002075981A (ko)
KR (1) KR20020002446A (ko)
CN (1) CN1331492A (ko)
TW (1) TW502377B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130050918A (ko) * 2010-03-15 2013-05-16 어플라이드 머티어리얼스, 인코포레이티드 고 종횡비 피쳐들을 덮기 위한 실리콘 질화물 패시베이션 층

Families Citing this family (51)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP3888854B2 (ja) * 2001-02-16 2007-03-07 シャープ株式会社 半導体集積回路の製造方法
US20110213446A1 (en) * 2001-03-02 2011-09-01 Erchonia Corporation Fungal Infection Therapy with Low Level Laser
US8439959B2 (en) * 2004-10-29 2013-05-14 Erchonia Corporation Full-body laser scanner and method of mapping and contouring the body
US20100016931A1 (en) * 2001-03-02 2010-01-21 Therapy Products, Inc. Method of Reducing Cholesterol Using Laser Energy
US20110087312A1 (en) * 2001-03-02 2011-04-14 Erchonia Corporatin Method for Treatment of Diabetes and Prediabetes with Low-Level Laser Therapy
US20110224759A1 (en) * 2001-03-02 2011-09-15 Erchonia Corporation Fungal Infection Therapy with Low Level Laser
AU2002363529A1 (en) * 2001-11-09 2003-05-19 Coventor, Incorporated Micro-scale interconnect device with internal heat spreader and method for fabricating same
CN100373559C (zh) * 2002-01-15 2008-03-05 东京毅力科创株式会社 形成含硅绝缘膜的cvd方法和装置
FR2846789B1 (fr) * 2002-11-05 2005-06-24 St Microelectronics Sa Dispositif semi-conducteur a transistors mos a couche d'arret de gravure ayant un stress residuel ameliore et procede de fabrication d'un tel dispositif semi-conducteur
JP2004281248A (ja) * 2003-03-17 2004-10-07 Pioneer Electronic Corp 耐熱絶縁フィルム及び絶縁方法
US7026233B2 (en) 2003-08-06 2006-04-11 Taiwan Semiconductor Manufacturing Company, Ltd. Method for reducing defects in post passivation interconnect process
US20080172045A1 (en) * 2003-10-24 2008-07-17 Shanks Steven C Acne treatment device
EP1679184A4 (en) * 2003-10-31 2009-02-18 Jsr Corp LAMINATE AND METHOD FOR THE PRODUCTION THEREOF, INSULATING FILM, SEMICONDUCTOR DEVICE AND COMPOSITION FOR PRODUCING THE FILM
US7075016B2 (en) * 2004-02-18 2006-07-11 Taiwan Semiconductor Manufacturing Co., Ltd. Underfilling efficiency by modifying the substrate design of flip chips
US7071559B2 (en) 2004-07-16 2006-07-04 International Business Machines Corporation Design of beol patterns to reduce the stresses on structures below chip bondpads
US7329620B1 (en) * 2004-10-08 2008-02-12 National Semiconductor Corporation System and method for providing an integrated circuit having increased radiation hardness and reliability
US20060076694A1 (en) * 2004-10-13 2006-04-13 Taiwan Semiconductor Manufacturing Co., Ltd. Semiconductor device package with concavity-containing encapsulation body to prevent device delamination and increase thermal-transferring efficiency
US7223630B2 (en) * 2004-12-03 2007-05-29 Taiwan Semiconductor Manufacturing Company, Ltd. Low stress semiconductor device coating and method of forming thereof
DE102005008321B4 (de) * 2005-02-23 2008-09-25 Qimonda Ag Mittels Feldeffekt steuerbares Halbleiterspeicherelement mit verbessertem Einfangdielektrikum
US7241693B2 (en) * 2005-04-18 2007-07-10 Macronix International Co., Ltd. Processing method for protection of backside of a wafer
US7468545B2 (en) * 2005-05-06 2008-12-23 Megica Corporation Post passivation structure for a semiconductor device and packaging process for same
FR2892562B1 (fr) * 2005-10-21 2008-01-18 Thales Sa Dispositif de passivation d'un composant a semi-conducteur lateral
CN100442459C (zh) * 2005-11-24 2008-12-10 上海华虹Nec电子有限公司 自对准硅化物阻挡层的制作工艺方法
US7495865B2 (en) * 2006-04-10 2009-02-24 Seagate Technology Llc Adhesion layer for protective overcoat
US20090104541A1 (en) * 2007-10-23 2009-04-23 Eui Kyoon Kim Plasma surface treatment to prevent pattern collapse in immersion lithography
US20090132012A1 (en) * 2007-11-16 2009-05-21 Therapy Products, Inc. Method for pretreating patient before surgery
US20090197086A1 (en) * 2008-02-04 2009-08-06 Sudha Rathi Elimination of photoresist material collapse and poisoning in 45-nm feature size using dry or immersion lithography
JP5277746B2 (ja) * 2008-06-20 2013-08-28 凸版印刷株式会社 半導体装置
US20100196497A1 (en) * 2009-02-02 2010-08-05 Therapy Products, Inc. Method of Treating Tissue Using Platelet-Rich Plasma in Combination with Low-Level Laser Therapy
US8478199B2 (en) * 2009-03-30 2013-07-02 Ppc Broadband, Inc. Signal conditioning device with attenuated fail-safe bypass
US7944029B2 (en) * 2009-09-16 2011-05-17 Sandisk Corporation Non-volatile memory with reduced mobile ion diffusion
US8709551B2 (en) * 2010-03-25 2014-04-29 Novellus Systems, Inc. Smooth silicon-containing films
US9028924B2 (en) 2010-03-25 2015-05-12 Novellus Systems, Inc. In-situ deposition of film stacks
US8741394B2 (en) 2010-03-25 2014-06-03 Novellus Systems, Inc. In-situ deposition of film stacks
WO2012009061A1 (en) 2010-06-28 2012-01-19 3M Innovative Properties Company Multilayer construction
US8252631B1 (en) * 2011-04-28 2012-08-28 Freescale Semiconductor, Inc. Method and apparatus for integrated circuit packages using materials with low melting point
US9165788B2 (en) 2012-04-06 2015-10-20 Novellus Systems, Inc. Post-deposition soft annealing
US9117668B2 (en) 2012-05-23 2015-08-25 Novellus Systems, Inc. PECVD deposition of smooth silicon films
US9388491B2 (en) 2012-07-23 2016-07-12 Novellus Systems, Inc. Method for deposition of conformal films with catalysis assisted low temperature CVD
JP6030378B2 (ja) * 2012-08-14 2016-11-24 株式会社日立国際電気 半導体装置の製造方法、基板処理方法、基板処理装置およびプログラム
US9812338B2 (en) * 2013-03-14 2017-11-07 Cree, Inc. Encapsulation of advanced devices using novel PECVD and ALD schemes
US9991399B2 (en) 2012-10-04 2018-06-05 Cree, Inc. Passivation structure for semiconductor devices
US8994073B2 (en) 2012-10-04 2015-03-31 Cree, Inc. Hydrogen mitigation schemes in the passivation of advanced devices
US8895415B1 (en) 2013-05-31 2014-11-25 Novellus Systems, Inc. Tensile stressed doped amorphous silicon
GB201522552D0 (en) * 2015-12-21 2016-02-03 Spts Technologies Ltd Method of improving adhesion
US9806043B2 (en) * 2016-03-03 2017-10-31 Infineon Technologies Ag Method of manufacturing molded semiconductor packages having an optical inspection feature
WO2019011507A1 (de) * 2017-07-14 2019-01-17 Inficon Gmbh Verfahren zum kontrollierten abtragen einer schutzschicht von einer oberfläche eines bauteils
DE102019101061B4 (de) 2019-01-16 2022-02-17 Infineon Technologies Ag Verfahren zum ausbilden einer kontaktstruktur, verfahren zum ausbilden eines chipgehäuses und chipgehäuse
CN110212071B (zh) * 2019-05-22 2020-07-07 华灿光电（浙江）有限公司 发光二极管芯片及其制作方法
US12100634B2 (en) * 2021-10-13 2024-09-24 Nanya Technology Corporation Semiconductor device with re-fill layer
CN117334584A (zh) * 2023-09-14 2024-01-02 中晶新源(上海)半导体有限公司 一种半导体器件的形成方法及半导体器件

Family Cites Families (7)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5244839A (en) * 1991-06-18 1993-09-14 Texas Instruments Incorporated Semiconductor hybrids and method of making same
US5712206A (en) * 1996-03-20 1998-01-27 Vanguard International Semiconductor Corporation Method of forming moisture barrier layers for integrated circuit applications
KR100214269B1 (ko) * 1996-06-27 1999-08-02 김영환 반도체 소자의 보호막 제조방법
EP0856886B1 (en) * 1997-01-31 2003-06-25 STMicroelectronics S.r.l. Process for forming an edge structure to seal integrated electronic devices, and corresponding device
US6368919B2 (en) * 1999-01-19 2002-04-09 Micron Technology, Inc. Method and composite for decreasing charge leakage
TW444402B (en) * 1999-03-11 2001-07-01 Mosel Vitelic Inc Flash memory cell and its manufacturing method
US6342428B1 (en) * 1999-10-04 2002-01-29 Philips Electronics North America Corp. Method for a consistent shallow trench etch profile

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20130050918A (ko) * 2010-03-15 2013-05-16 어플라이드 머티어리얼스, 인코포레이티드 고 종횡비 피쳐들을 덮기 위한 실리콘 질화물 패시베이션 층

Also Published As

Publication number Publication date
US20020011656A1 (en) 2002-01-31
US20030205812A1 (en) 2003-11-06
US6580170B2 (en) 2003-06-17
JP2002075981A (ja) 2002-03-15
TW502377B (en) 2002-09-11
EP1168437A2 (en) 2002-01-02
US6787397B2 (en) 2004-09-07
EP1168437A3 (en) 2006-03-22
CN1331492A (zh) 2002-01-16

Similar Documents

Publication Publication Date Title
KR20020002446A (ko) 중합체 재료에 대한 점착성이 강화된 반도체 장치의보호용 오버코트 및 그 제조 방법
US5956605A (en) Use of nitrides for flip-chip encapsulation
KR101387706B1 (ko) 반도체 칩 패키지, 그 제조 방법 및 이를 포함하는 전자소자
TW202333313A (zh) 在封裝基板上的直接接合
US7148560B2 (en) IC chip package structure and underfill process
US20070102491A1 (en) Flip chip dip coating encapsulant
US6118183A (en) Semiconductor device, manufacturing method thereof, and insulating substrate for same
US20060237850A1 (en) Semiconductor die edge reconditioning
US8053807B2 (en) Semiconductor packages, stacked semiconductor packages, and methods of manufacturing the semiconductor packages and the stacked semiconductor packages
KR20040076623A (ko) 반도체 장치의 제조 방법
TWI715154B (zh) 扇出型半導體封裝結構及其封裝方法
WO2018133057A1 (zh) 晶圆级芯片的封装方法及封装体
US7190082B2 (en) Low stress flip-chip package for low-K silicon technology
WO2020000179A1 (zh) 芯片封装结构及芯片封装方法
US5869219A (en) Method for depositing a polyimide film
US20080290513A1 (en) Semiconductor package having molded balls and method of manufacturing the same
JP3721175B2 (ja) 半導体装置の製造方法
KR20010063682A (ko) 플립 칩 본딩 기술을 이용한 반도체 칩 실장 방법
US20050112795A1 (en) Novel encapsulation method for SBGA
CN113078149B (zh) 半导体封装结构、方法、器件和电子产品
US12113004B2 (en) Electronic package and manufacturing method thereof
KR100456815B1 (ko) 반도체 패키지 및 이것의 반도체 칩 부착방법
JP2674670B2 (ja) 半導体装置の製造方法
TW202204515A (zh) 電子封裝件之製法及其承載結構
KR100922309B1 (ko) 웨이퍼 레벨 반도체 패키지 제조 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid