KR20010110460A - 저조파 주파수 트랜스레이터 구조 및 관련 프리프로세서를사용하는 직접변환 수신기 - Google Patents

저조파 주파수 트랜스레이터 구조 및 관련 프리프로세서를사용하는 직접변환 수신기 Download PDF

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Abstract

제 1 입력 신호를 수신하여 베이스밴드 주파수로 직접 다운컨버팅하는 직접 변환 수신기에 있어서, 상기 수신기는 2n개의 성분(여기서, n은 1보다 큰 정수)을 갖는 위상 분리된 신호에 응답하는 주파수 트랜스레이터를 포함한다. 상기 위상 분리된 신호는 상기 제 1 입력 주기의 약 n배의 주기(T)를 갖는다. 상기 주파수 트랜스레이터는 약 2n/T의 비율로 상기 제 1 입력 신호를 제 1 출력으로 스위칭하는 단계와 상기 제 1 신호를 제 2 출력으로 스위칭하는 단계를 교번한다. 프리프로세서(preprocessor)는 상기 위상 분리된 입력 신호의 스위칭 특성을 향상시킬 수 있다.

Description

저조파 주파수 트랜스레이터 구조 및 관련 프리프로세서를 사용하는 직접변환 수신기{DIRECT CONVERSION RECEIVER EMPLOYING SUBHARMONIC FREQUENCY TRANSLATOR ARCHITECTURE AND RELATED PREPROCESSOR}
종래의 수신기들은 라디오 주파수(RF) 신호를 두 단계로 베이스밴드 주파수로 다운컨버트한다. 제 1 단계에서 상기 신호는 중간 주파수(IF)로 다운컨버트되고, 제 2 단계에서 상기 신호는 베이스밴드 주파수로 다운컨버트된다. 종래의 수신기가 도 1에 도시되어 있다. 반송파 주파수(FRF)를 갖는 RF 신호(1)가 믹서(2)의 RF 입력 포트(3)에 인가된다. 국부 발진기(LO)(9)로부터 발생되는 FRF보다 크거나 적은 주파수(FX)를 갖는 신호(10)가 베이스밴드 필터(15)를 통과하여, 저잡음 증폭기(LAN)(도시하지 않음)를 통과한다. 그 결과의 신호가 그 다음 믹서(2)의 LO 입력 포트(4)에 인가된다. 믹서(3)는 두 신호를 믹싱하여 출력 포트(5)에 출력 신호를 제공한다. 상기 출력 신호는 2개의 주요 주파수 성분을 갖는다. 하나는 주파수(FRF-FX)(또는 FX가 FRF보다 큰 경우 FX-FRF)로 이른바 중간 또는 IF 주파수(FIF)이고, 다른 하나는 주파수(FRF+FX)이다.
상기 신호는 실질적으로 상기 성분을 주파수(FRF+FX)로 감쇄시키는 IF 필터(6)를 통과하여, 중간 주파수 성분을 유지하게 된다. 이 중간 주파수 성분을 포함하는 필터의 출력은 숫자 7과 동일하다.
이 신호는 믹서(8)의 신호 출력 포트에 제공된다. 동시에, 동일한 중간 주파수이고, 국부 발진기(12)로부터 발생되는 신호가 믹서(8)의 LO 입력 포트에 인가된다. 믹서(8)는 그의 두 입력에 제공된 신호를 믹싱하여 두 주요 주파수 성분을 갖는 출력 신호를 생성한다. 하나는 주파수(2FIF)이고, 다른 하나는 제로 또는 베이스밴드 주파수(FBB)이다. 믹서(8)의 출력은 실질적으로 성분을 주파수(2FIF)로 감쇄시키는 베이스밴드 필터(14)를 통과하여, 상기 성분이 베이스배드 주파수로 유지된다. 상기 필터의 출력은 숫자 13으로 확인된다.
직접 변환 수신기는 RF 신호를 단일 단계로 베이스밴드 주파수로 다운컨버트한다. 통상적으로 믹서는 RF 신호의 반송파로서 동일한 주파수에서 RF 신호와 LO 신호를 믹싱한다. 믹서는 2개의 주요 주파수 성분을 출력 신호로 생성한다. 하나는 차분 주파수(FRF-FLO)이고, 다른 하나는 주파수(FRF+FLO)이다. 상기 LO 신호는 RF 신호와 동일한 주파수이기 때문에, 상기 제 1 성분은 베이스밴드 주파수에 있고, 상기 제 2 성분은 높은 주파수에 있다.
믹서의 출력은 실질적으로 상기 출력의 높은 주파수 성분을 감쇄시키는 베이스밴드 필터를 통과하여, 상기 베이스밴드 성분을 유지하게 된다. 도 1의 종래의 수신기와 비교할 때, 직접 변환 수신기는 믹서 중의 하나인 IF 필터(6)와 국부 발진기의 하나와 같은 구성 요소를 제거한다.
IF 필터의 제거는 특히 상기 필터들이 부피가 크고, 고가이며, 온칩에 적합하지 않기 때문에 특히 사용상 이점을 갖는다.
그러나, LO 포트에서 RF 포트로의 누출, 또는 RF 포트에서 LO 포트로의 큰 RF 블록의 누출 때문에, 직접 변환 수신기는 통상적으로 그들의 감도에 제한을 받게 되고, 상기 포트에서의 누출은 자체 믹싱과 출력 신호에 원하지 않는 큰 DC 성분의 도입의 결과가 될 수 있다.
저조파 믹서들은 LO 주파수가 RF 주파수의 저조파인 믹서들이다. 저조파 믹서들은 합성기와 전압 제어 오실레이터(VCO) 디자인을 완화시키는 저주파 LO 신호의 발생을 허가한다. 또한, 그들은 LO와 RF 신호 간의 주파수 절연에 필요한 전위를 제공한다.
불행하게도, 대부분의 저조파 믹서들은 표준 믹서들과 비교해서 상대적으로 낮은 변환 이득과 높은 노이즈를 갖는다. 믹서들은 또한 그들이 믹싱 주파수에 있기 때문에 DC로 자체 믹싱될 수 있는 내부 노드 또는 핀 상의 LO 고조파의 출현으로 어려움을 겪게 된다. 일부는 또한 부피가 큰 변압기를 필요로 하기 때문에 온칩 실행을 제한하거나 방해하게 된다. 또한, 대부분은 실질적으로 비선형의 RF 전달 함수를 갖는다.
Gilbert 믹서는 변환 이득을 추측하는 믹서의 한 종류이다. 그러나, 종래의 Gilbert 믹서는 RF 주파수의 저조파인 LO 주파수를 수용할 수 없는 믹서 코어를 포함한다.
더 구체적으로, 표준 Gilbert 믹서는 서로에 대하여 180°의 위상인 두 개의 성분을 갖는 LO 신호에 의해 구동된다. 상기 성분은 그의 전이 시간을 증가시키기 위하여 클리핑되고, 이에 의해 노이즈 성능을 개선시키고 더 높은 변환 이득을 이룰 수 있게 된다. 그러나, 상기 기술은 저조파 믹서의 경우에 일반화할 수 없다.
게다가, 위상 분리된 사인 곡선의 신호들은 그들이 상기 저조파 믹서의 경우로 일반화되는 것을 방해하는 어떤 실제 사회의 결점으로 어려움을 겪게 된다. 먼저, 전이 포인트에서의 신호의 기울기는 아주 가파르지 않다. 신호들 간의 그러한 완만한 전이는 현재의 조향(steering) 트랜지스터와 같은 스위칭 시스템이 반 스위칭된 상태를 추측하도록 한다. 이것은 두 가지 중요한 이유로 바람직하지 않다. 첫 번째는, 트랜지터가 반 스위칭되었을 때, 제로 이득 상태에 있게 된다. 두 번째는, 반 스위칭된 트랜지스터가 노이즈를 출력에 유입시킨다. Gilbert 믹서의 구성에서, 반 스위칭된 트랜지스터가 대향하는 트랜지스터 쌍의 이미터들에서 겉보기 저항을 감소시킬 것이기 때문에 이것이 발생하고, 이는 트랜지스터가 발생하는 산탄 잡음(shot noise)을 증가시킨다.
상기 신호의 다른 바람직하지 않은 특징은 신호의 전이 포인트가 각각의 국부 발진기 출력 신호의 진폭의 변화에 매우 민감하다는 것이다. 결과적으로, 스위칭 동작에 의해 구동된 어떤 믹서의 동작을 정확히 제어하는 것이 어려울 것이다.
상기 신호가 갖는 또 다른 문제는 현재의 국부 발진기의 제한과 같은 인자에 기인하여 이러한 신호들이 일반적으로 정확한 사인파 신호가 아니라, 실제 최대 및 최저 값에서 전체적으로 편평하다는 것이다. 그 결과가 바로 상기 신호들이 믹서를 구동하기 위한 바람직하지 않은 후보로 만드는 더 완만한 전이(softer transition)이다.
그러므로, 종래의 기술과 비교해서 증가된 이득, 노이즈 성능, 및 감도를 갖는 직접 변환 수신기가 필요하게 된다.
또한, 종래의 믹서와 비교하여 온칩 실행이 가능하고, 변환 이득, 잡은 지수 및 선형 특성을 갖고, 믹싱 주파수에서 내부 핀 또는 노드 상에 LO 고조파를 발생시키지 않는 저조파 믹서가 필요하게 된다.
또한, 연속적인 위상 분리된 LO 입력의 스위칭 특성을 개선할 수 있는 프로세서가 필요하게 된다.
본 발명의 분야는 일반적으로 직접 변환 수신기들에 관한 것으로, 특히 이러한 수신기들에 사용되는 저조파 주파수 트랜스레이터와, 상기 주파수 트랜스레이터에 대한 LO 입력의 스위칭 특성을 개선시키는 프로세서에 관한 것이다.
도 1은 종래의 수신기를 도시한 도면이다.
도 2는 본 발명에 따른 직접 변환 수신기의 일 실시예를 도시한 도면이다.
도 3은 본 발명에 따른 멀티플라이어(multiplier)의 블록선도이다.
도 4는 본 발명에 따른 일반화된 믹서를 개념적인 형태로 도시한 도면이다.
도 5는 도 4의 믹서의 일 실시예를 도시한 도면이다.
도 6A 내지 도 6E는 도 5의 믹서의 실시예에 대한 LO 입력부의 실례를 도시한 도면이다.
도 7A 및 도 7B는 본 발명에 따른 주파수 트랜스레이터의 작동 방법을 도시한 도면이다.
도 8A 내지 도 8F는 n = 2인 본 발명에 따른 믹서의 일 실시예에서의 실례 파형을 도시한 도면이다.
도 9A 및 도 9B는 n = 2인 본 발명에 따른 믹서의 일 실시예의 스위칭 동작을 주파수 영역에서 도시한 도면이다.
도 10A는 n = 2인 본 발명에 따른 믹서의 일 실시예를 개념적인 형태로 도시한 도면이다.
도 10B는 도 10A의 믹서 실시예에 대한 4개의 스위칭 주기를 도시한 도면이다.
도 11A 내지 도 11E와 도 12A 내지 도 12H는 n = 2인 본 발명에 따른 믹서의 일 실시예의 LO 입력부의 실례를 도시한 도면이다.
도 13은 n = 2인 본 발명에 따른 믹서의 일 실시예를 도시한 도면이다.
도 14A 및 도 14B는 n = 2인 믹서 실시예에 대한 실례 파형을 도시한 도면이다.
도 15A 및 도 15B는 n=2인 본 발명의 일 실시예의 작동 방법을 도시한 도면이다.
도 16은 본 발명에 따른 프리프로세서의 일 실시예를 도시한 도면이다.
도 17A 및 도 17B는 도 16의 프리프로세서의 작동을 예증하는 실례 파형을 도시한 도면이다.
도 18A 내지 도 18D는 본 발명의 프리프로세서의 실시예를 도시한 도면이다.
도 19A 및 도 19B는 도 18A 내지 도 18D의 프리프로세서 실시예의 작동을 예증하는 실례 파형을 도시한 도면이다.
도 20A 및 도 20B는 n = 2인 경우에 있어서 본 발명에 따른 프리프로세서의 실시예의 블록선도이다.
도 21A 내지 도 21I와 도 22A 내지 도 22G는 도 20A 및 도 20B의 프리프로세서 실시예의 작동을 예증하는 실례 파형이다.
도 23A는 n = 2인 경우에 있어서 본 발명에 따른 프리프로세서의 실시예이다.
도 23B는 도 23A의 프리프로세서 실시예의 작동을 예증하는 실례 파형이다.
도 24는 본 발명에 따른 믹서의 상세화된 실시예를 도시한 도면이다.
도 25는 본 발명에 따른 프리프로세서의 상세화된 실시예를 도시한 도면이다.
도 26은 위상 분할된 사인파 LO 신호를 제공하도록 구성된 종래의 LO 오실레이터를 도시한 도면이다.
도 27A 및 도 27B는 본 발명에 따른 직접 변환 수신기의 작동 방법의 실시예들을 도시한 도면이다.
도 28A 내지 도 28B는 본 발명에 따른 프리프로세서의 작동 방법의 실시예들을 도시한 도면이다.
명세서에 대체로 기술된 바와 같은 본 발명의 목적에 따라서, 위상 분리된 LO 입력을 수신하기 위하여 구성된 저조파 주파수 트랜스레이터를 포함하는 직접 변한 수신기가 제공된다. 한 실시예에서, 상기 수신기는 또한 상기 위상 분리된 LO 입력을 전처리(preprocessing)하여 그의 스위칭 특성을 개선시키는 프리프로세서를 포함한다. 상기 수신기의 실례의 애플리케이션은 무선 통신 시스템의 이동 통신 장치 또는 핸드셋 내에 있다.
본 발명의 제 1 측면은 주파수 트랜스레이터를 포함한다. 제 2 측면은 프리프로세서(preprocessor)를 포함한다. 제 3 측면은 상기 프리프로세서와 결합된 주파수 트랜스레이터를 포함한다. 제 4 측면은 직접 변환 수신기를 포함한다. 제 5 측면은 본 발명의 직접 변환 수신기로 이루어진 무선 통신 장치를 포함하는 무선 통신 시스템으로 구성된다.
한 실시예에서, 주파수 트랜스레이터는 제 1 입력 신호를 수신하는 제 1 입력, 2n의 성분을 갖는 위상 분리된 제 2 입력 신호를 수신하는 적어도 하나의 입력(여기서, n은 1보다 큰 정수), 제 1 및 제 2 출력, 제 1 그룹의 위상 분리된 신호들의 성분 중 어느 하나의 표명에 응답하여 상기 제 1 입력 신호를 제 1 출력으로 전화하도록 구성되고, 제 2 그룹의 위상 분리된 신호들의 성분 중 어느 하나의 표명에 응답하여 상기 제 1 입력 신호를 상기 제 2 출력으로 전환하도록 구성된 주파수 트렌스레이터를 포함한다.
한 실시예에서, 제 1 그룹은 위상 분리된 입력 신호의 성분 중 교류 성분을 포함하고, 제 2 그룹은 상기 위상 분리된 입력 신호 중 나머지 성분을 포함한다.
제 2 입력 신호의 2n 성분의 각각은 복수의 2n개의 단일 단자 신호 중 하나일 수 있고, 또는 복수의 n개의 차분 신호 중의 하나의 성분일 수 있으며, 각각은 포지티브 위상과 네가티브 위상 성분을 갖는다. 명세서에서 혼동을 피하고 일반적인 전문 용어의 사용을 위하여, 양쪽 모두는 2n개의 성분을 갖는 위상 분리된 입력 신호로서 기술될 것이다.
마찬가지로, 상기 제 1 및 제 2 출력에 발생하는 신호는 각각 단일 단자 신호일 수 있고, 또는 차분 출력 신호의 성분일 수 있다. 경우에 따라 상기 모두는분리 신호 또는 성분으로서 그대로 사용되거나 단일 단자 출력 신호를 형성하기 위하여 결합될 수 있다.
또한, 상기 제 1 입력 신호는 단일 단자 입력 신호 또는 차분 입력 신호의 성분 중 하나일 수 있다. 한 실시예에서, 상기 제 1 입력 신호는 차분 입력 신호의 성분 중 하나이고, 주파수 트랜스레이터 코어는 상기 제 1 그룹의 위상 분리된 입력 신호의 성분들 중 어느 하나의 표명에 응답하여 차분 입력 신호 중 다른 성분을 제 2 출력으로 스위칭하도록 구성되고, 상기 제 2 그룹의 위상 분리된 입력 신호의 성분들 중 어느 하나의 표명에 응답하여 차분 입력 신호 중 다른 성분을 제 1 출력으로 스위칭하도록 구성된다.
다른 실시예에서, 주파수 트랜스레이터는 제 1 및 제 2 입력, 제 1 및 제 2 출력을 갖는 멀티플라이어(multiplier)이다. 상기 멀티플라이어는 제 2 입력의 약 1/n배의 주파수(여기서 n은 1보다 큰 정수)로 제 1 입력을 제 1 출력으로의 스위칭과 제 1 입력에서 제 2 출력으로의 스위칭 사이에서 교대로 일어나도록 구성되고, 모두는 실질적으로 물리적으로 내부 노드 또는 핀에서 발생하지 않도록 제 2 입력의 약 n배의 주파수와 동일한 주파수를 갖는다. 한 실시예에서, 단일 단자 출력 신호 또는 차분 출력 신호의 성분 중 어느 하나일 수 있는 제 1 및 제 2 출력에 형성된 신호들은 제 1 신호와 제 2 주파수의 약 n배의 주파수로 극성을 스위칭하는 곱셈 인자의 곱을 나타내는 신호로 결합된다.
한 실시예에서, 주파수 트랜스레이터는 RF와 LO 입력, 및 포지티브와 네가티브 위상 성분을 갖는 차분 모드 출력을 갖는 믹서이다. 상기 믹서는 약 n배의 LO주파수(여기서, n은 1보다 큰 정수)로 극성을 스위칭하도록, 즉 RF 입력을 출력의 포지티브 위상 성분으로 스위칭하는 단계와 RF 입력을 출력의 네가티브 위상 성분으로 스위칭하는 단계 사이를 교번하도록 구성된 믹서 코어를 갖는다. 한 실시예에서, 단일 단자 출력은 차분 출력의 포지티브와 네가티브 위상 성분을 결합함으로써 형성된다. 한 실시예에서, LO 입력의 주파수는 RF 입력의 약 1/n배이다.
한 실시예에서, 믹서의 제 2 입력에 인가된 신호는 주기(T)를 갖고, 상기 믹서는 약 T/2n의 비율(여기서, n은 1보다 큰 정수)로 1) 제 1 입력 신호를 출력의 포지티브 위상 성분으로 스위칭하는 단계와 2) 제 1 입력 신호를 출력의 네가티브 성분으로 스위칭하는 단계 사이에서 교대로 일어나도록 구성된다. 한 실시예에서, 각각의 이러한 단계들은 연속적이지만 실질적으로 겹치지 않는 주기(T)의 부주기(subperiod) 동안 실행되고, 각각의 부주기는 약 T/2n의 지속 시간을 갖는다(여기서, n은 1보다 큰 정수).
제 2 실시예에서, 제 1 입력 신호는 양과 음의 위상 성분을 갖는 차동 모드 신호이며, 믹서는 약 T/2n의 속도로, 1) 제 1 입력의 양의 위상 성분을 출력의 양의 위상 성분으로 스위칭하는 동시에 제 1 입력의 음의 위상 성분을 출력의 음의 위상 성분으로 스위칭하는 동작과, 2) 제 1 입력의 음의 위상 성분을 출력의 양의 위상 성분으로 스위칭하는 동시에 제 1 입력의 양의 위상 성분을 출력의 음의 위상 성분으로 스위칭하는 동작이 번갈아 수행되도록 구성된다.
상기 실시예들 중 어느 한 실시예에 있어서, 출력부에서 발생된 신호는 차동 모드로 유지될 수 있거나, 또는 대안으로서 싱글 엔드형 출력 신호를 형성하도록조합될 수 있다.
한 실시예에서, 믹서는 변형된 길버트(Gilbert) 믹서이다. 한 실시예에서, 변형된 길버트 믹서는 차동 RF 입력을 수신하며, 차동 출력을 제공한다. 이 실시예에서, 믹서 코어는 각각이 2n개의 트랜지스터 이루어진 2개의 논리 그룹 내에 4n개의 2극성 NPN 트랜지스터를 포함한다. 차동 RF 입력은 양과 음의 성분을 갖는 전류 모드 입력이다. 양의 성분은 제 1 그룹에 있는 트랜지스터의 이미터에 결합되고, 음의 성분은 제 2 그룹에 있는 트랜지스터의 이미터에 결합된다.
제 1 그룹 내의 홀수 트랜지스터의 컬렉터들은 함께 결합되어 제 1 노드를 형성하고, 제 1 그룹 내의 짝수 트랜지스터의 컬렉터들은 함께 결합되어 제 2 노드를 형성한다. 제 2 그룹 내의 짝수 트랜지스터의 컬렉터들은 함께 결합되어 제 1 노드를 형성하고, 제 2 그룹 내의 홀수 트랜지스터의 컬렉터들은 함께 결합되어 제 2 노드를 형성한다.
차동 출력은 양과 음의 성분을 갖는 전류 모드 출력이다. 출력의 양의 성분은 제 1 노드로부터 취해지고, 출력의 음의 성분은 제 2 노드로부터 취해진다.
LO 입력은 프리프로세서(preprocessor)에 의해 제공되는 균등하게 위상 분할된 전압 모드 신호이다. 신호는 약 180/n 도만큼 이격 분할된 2n개 성분들을 갖는다. 이들 성분들의 각각은 주기 T(여기서, T는 LO 신호의 주기) 중에 약 T/2n의 시간 동안 믹서 코어의 스위칭 동작을 트리거하기에 충분하도록 미리 정의된 상태에 있다. 상기 성분들 중 한 성분만이 특정 시기에서 미리 정의된 상태에 있다. 위상 분할된 입력의 i번째 성분은 각 그룹 내의 i번째 트랜지스터의 베이스에 결합된다.
한 구성예에서, n=2이고, LO 주파수는 RF 반송파 주파수의 약 1/2이다. 이 구성예에서, 믹서 코어는 LO 주파수의 약 2배의 주파수에서 극성을 스위칭한다. 이 구성예는 1/2 LO 주입으로 알려진 것을 채택한다. 제 2 구성예에서, n〉2이다.
일 실시예에서, 프리프로세서는 위상 분할 LO 입력에 응답해서 전처리된 위상 분할 LO 입력을 제공한다. 이 실시예에서, 프리프로세서는 리미터(limiter) 회로 장치와 산술 회로 장치를 포함한다. 리미터 회로 장치는 입력 성분들의 각각을 제한해서 제한된 신호를 형성하고, 산술 회로 장치는 제한된 신호의 성분들을 산술적으로 결합해서, 믹서에 입력되는 전처리 위상 분할 LO 신호를 형성한다. 일 실시예에서, 리미터 회로 장치는 입력 신호의 성분들을 증폭과 그 다음의 클리핑(clipping)에 의해서 상기 성분들의 각각이 사각파를 닮도록 제한한다.
한 실시예에서, 리미터 회로 장치는 위상 분할된 입력 신호의 각 성분을 제한해서 사각파를 형성하고, 산술 회로 장치는 사각파를 쌍으로 결합해서 믹서로의 입력 신호를 형성한다.
한 실시예에서, 프리프로세서는 제 1 및 제 2 비교기를 포함하는데, 각각의 비교기는 4개의 출력 위상 분할 로컬 오실레이터로부터 2개의 입력 신호를 수신하도록 구성된다. 비교기는 2개의 신호 값들을 서로 비교해서 양의 또는 음의 값을 출력으로서 제공하며, 이 출력에 기초해서 신호 입력이 보다 커진다. 일 실시예에서, 비교기는 이중 출력 비교기를 포함하는 반면에, 다른 실시예에서 비교기는 단일 출력 비교기이다.
각 비교기의 출력은 가산 접합부(junction) 또는 가산기에 접속되는데, 이 가산기에서 신호는 각종 조합으로 합산 또는 감산되어 소망하는 복수의 출력 신호를 얻는다. 일 실시예는 또한 임피던스 변환을 위해 프리프로세서 출력부에 접속되는 버퍼 회로를 포함한다.
일 실시예에서, 프리프로세서로의 입력은 로컬 오실레이터로부터 출력되는 사실상 동등한 진폭의 4개의 90°위상 분할된 사인파 신호를 포함한다. 다음에, 사인파 신호는 처리되어 스위칭 특성이 향상된 4개의 90도 위상 분할된 출력 신호를 제공하며, 이들 중 한 신호만이 특정 시기에서 미리 정의된 상태에 있다. 이 실시예에서, 이하의 원리들은 출력 신호가 특정 시기에 미리 정의된 상태에 있도록 제어한다:
1. 제 1 로컬 오실레이터 출력이 제 2 로컬 오실레이터 출력보다 크고 제 3 로컬 오실레이터 출력이 제 4 로컬 오실레이터 출력보다 큰 경우에는 제 1 프리프로세서 출력을 사전정의된 상태에 둔다.
2. 제 1 로컬 오실레이터 출력이 제 2 로컬 오실레이터 출력보다 작고 제 3 로컬 오실레이터 출력이 제 4 로컬 오실레이터 출력보다 큰 경우에는 제 3 프리프로세서 출력을 사전정의된 상태에 둔다.
3. 제 1 로컬 오실레이터 출력이 제 2 로컬 오실레이터 출력보다 작고 제 3 로컬 오실레이터 출력이 제 4 로컬 오실레이터 출력보다 작은 경우에는 제 4 프리프로세서 출력을 사전정의된 상태에 둔다.
4. 제 1 로컬 오실레이터 출력이 제 2 로컬 오실레이터 출력보다 크고 제 3로컬 오실레이터 출력이 제 4 로컬 오실레이터 출력보다 작은 경우에는 제 2 프리프로세서 출력을 사전정의된 상태에 둔다.
전술한 실례에서의 차동 모드 신호들 중 어느 신호가 싱글 엔드형 신호이거나, 전술한 전류 모드 신호들 중 어느 신호가 전압 모드이거나, 또는 그 역이 성립하는 실시예들이 가능하다. 믹서 코어 내의 트랜지스터들이 2극성 PNP 트랜지스터, MOSFET, HPT, BJT, CMOS 기술, HEMT, MODFET, 다이오드, MESFET, JFET 등을 포함하거나 구현하는 다른 실시예들도 가능하다.
본 발명에 따른 직접 변환 수신기의 작동 방법은 제 1 입력을 수신하는 단계; 제 1 입력 주파수의 약 1/n배(여기서, n은 1보다 큰 정수)가 되는 주파수로 위상 분할 제 2 입력을 제공하는 단계; 제 2 입력의 스위칭 특성을 향상시키기 위해 제 2 입력을 전처리하는 단계; 제 2 입력 주파수의 약 n배가 되는 주파수로 1) 제 1 입력을 제 1 출력으로 스위칭하는 단계와 2) 제 1 입력을 제 2 출력으로 스위칭하는 동작이 번갈아 수행되도록 전처리된 입력을 사용하는 단계를 포함한다. 일 실시예에서, 상기 방법은 2개의 출력부에서 발생된 신호를 결합해서 싱글 엔드형 출력을 형성하는 단계와, 싱글 엔드형 출력 신호를 필터링해서 그 베이스밴드(baseband) 성분을 회복시키는 단계를 추가로 포함한다.
본 발명에 따라 제 1 입력 신호와 제 2 입력 신호(제 2 신호는 주기가 T)를 믹싱하는 방법의 일 실시예는 약 2n/T(여기서, n은 1보다 큰 정수)의 속도로 이하의 단계: 1) 제 1 신호를 제 1 출력으로 스위칭하는 단계 2) 제 1 신호를 제 2 출력으로 스위칭하는 단계를 번갈아 수행하는 것을 포함한다.
다른 실시예에서, 본 발명에 따른 주파수 트랜스레이터의 작동 방법은 약 2n/T(여기서, T는 LO 입력의 주기, n은 1보다 큰 정수)의 속도로, 1) RF 신호를 차동 출력의 양의 위상 성분으로 스위칭하는 단계와 2) RF 신호를 출력의 음의 위상 성분으로 스위칭하는 단계를 번갈아 수행하는 단계를 포함한다.
RF 입력이 양과 음의 위상 성분 RF+와 RF-를 각각 갖는 차동 모드 입력이고, 출력이 양과 음의 위상 성분 output+와 output-를 각각 갖는 차동 모드 출력인 제 3 실시예에서, 그 방법은 약 2n/T의 속도로, 1) RF+를 output+로 스위칭하는 동시에 RF-를 output-로 스위칭하는 단계와, 2) RF-를 output+로 스위칭하는 동시에 RF+를 output-로 스위칭하는 단계를 번갈아 수행하는 단계를 포함한다.
본 발명에 따르면, 2n개의 (여기서, n은 1보다 큰 정수) 성분들을 갖는 위상 분할 입력 신호의 스위칭 특성을 향상시키기 위한 회로의 일 실시예는 입력 신호의 성분들을 제한해서 제한된 위상 신호를 발생시키기 위한 리미터 회로 장치와 제한된 위상 분할 신호의 성분들을 산술적으로 결합시켜, 입력 신호와 관련해서 스위칭 특성이 향상된 출력 위상 분할 신호(여기서, 출력 신호는 2n개의 성분들을 가짐)를 발생시키기 위한 산술 회로 장치를 포함한다.
제 2 실시예는 주기가 T이고, 또 2n개의 (여기서, n은 1보다 큰 정수) 성분들을 갖는 위상 분할 입력 신호를 수신하기 위한 회로 장치와, 상기 입력 신호로부터 역시 주기가 T이고 2n개의 성분들을 갖는 위상 분할 입력 신호를 발생시키기 위한 회로 장치를 포함함으로써, 1) 주기 T의 각각의 사실상 중첩되지 않은 T/2n의 부주기 동안 출력 신호의 성분들 중 한 성분만이 특정 시기에 표명되고 성분들 중 다른 성분은 각각의 부주기 시에 표명되며, 2) 각각의 성분들은 수평축을 중심으로 사실상 대칭이 이루며, 3) 각각의 성분들의 온/오프 상태 간의 전이 시간이 신속해지도록 되어 있다. 일 실시예에서, 출력 신호의 성분들의 각각은 계단 형상을 갖는다.
이를 개시를 목적으로 출력 신호의 한 성분은 이 성분이 표명되는 2n/T 주기에서 진폭 A를 획득한다고 가정하면, 신속한 전이란 그 전이가 (A×2n)T와 같거나 이를 초과하는 속도로 발생하는 것을 말한다. 또한, 상기 실시예의 개시를 목적으로, 어떤 신호가 일 실시예에 있어서 극성을 스위칭하는 믹서를 트리거링하기에 충분한 상태인 사전설정된 상태에 놓일 때 그 신호가 표명된다. 일 실시예에서 신호는 이 신호가 특정 시기에서 최고 신호일 때 표명된다.
주기가 T이고 2n개의 (여기서, n은 1보다 큰 정수) 위상 분할 성분들을 갖는 위상 분할 출력을 형성하도록 위상 분할 입력을 전처리하기 위한 방법은 입력 성분을 제한해서 제한된 위상 분할 신호를 형성하는 단계와, 제한된 신호의 성분들을 산술적으로 결합해서 위상 분할 출력 신호를 형성하는 단계를 포함한다.
본 발명에 따른 직접 변환 수신기는 종래의 직접 변환 수신기와 비교해서 감도가 더 크고, LO 주파수가 더 낮으며, LO와 RF 결합이 감소되며, 및 이 LO와 RF 결합의 감소로 인해 설계가 용이해지는 등의 장점을 포함한다.
종래의 저조파 믹서와 비교한 본원 발명에 따른 저조파 믹서의 장점은 LO 또는 RF 입력 신호의 자기 믹싱(self-mixing)에 의해 야기되는 출력 신호에서의 원치 않는 DC 성분의 감소를 포함한다. LO 포트로부터 RF 포트로의 누설이 실제 LO 주파수에서 일어나는 반면에, 원래의 LO 신호의 주파수는 믹서의 스위칭 동작으로 인해 실제로 n배 증가된다. 그 결과, LO 주파수에서의 신호와 약 n배의 LO 주파수에서의 신호간에 원치 않는 믹싱이 일어나게 된다. 이들 2개의 신호는 사실상 상이하기 때문에 베이스밴드 성분이 거의 또는 전혀 발생하지 않는다.
통상적으로, RF 주파수에서 일어나는 RF 포트로부터 LO 포트로의 누설은 믹서의 스위칭 동작으로 인해 주파수가 실제로 n배 증가된다. 그러나, 원래의 RF 신호의 주파수는 그대로 있다. 그 결과, RF 주파수에서의 신호와 약 n배의 RF 주파수에서의 신호 간에 원치 않는 믹싱이 일어나게 된다. 역시, 이들 2개의 신호는 사실상 상이하기 때문에 베이스밴드 성분이 거의 또는 전혀 발생하지 않는다.
본 발명의 다른 장점은 일 실시예에서, 믹서의 모든 소자들이 트랜지스터이고, 트랜지스터는 칩 상에서 용이하게 구현가능하다고 가정하면 칩 상에서의 제작이 가능하다는 것이다.
종래의 저조파 믹서와 비교한 본 발명의 또 다른 장점은 믹서의 스위칭 동작을 통해서 RF+전류와 RF-전류가 교대로 믹서의 출력부로 직접 진행된다고 가정하면 RF 전달 함수의 선형성이 보다 높아진다는 것이다.
마지막으로, 본 발명의 믹서의 또 다른 장점은 믹서가 토폴러지(topology) 면에서 길버트 믹서와 유사하기 때문에 상당한 기존의 경험들을 갖고 올 수 있어서, 설계 속도를 빠르게 한다는 것이다.
본 발명의 프리프로세서의 장점은 위상 분할 LO 신호가 사인파 LO 위상 분할 신호와 비교해서 그 온/오프 상태 간의 전이가 보다 신속하다는 것이다. 그러한 전이는 믹서를 구동하기 위해서 사용될 때 믹서 게인의 향상을 가져오고, 이에 따라 믹서 감도의 향상의 가져온다.
본 발명의 프리프로세서의 또 다른 장점은 온/오프 상태간의 전이가 LO 제로 크로싱에 의해 정의되는 위상 분할 신호로서, 이 신호는 RF 자기 믹싱의 거부를 보다 양호하게 하고, LO 진폭 매칭과 LO 파형의 유형 및 형상에 대한 의존도를 감소시킨다.
사인파 위상 분할 LO 신호에 의해 구동되는 저조파 믹서와 비교한 본 발명의 프리프로세서와 저조파 믹서의 조합체의 장점은 사실상 모든 RF 입력 전류가 출력부에서 유지된다고 가정하면 변환 손실이 낮다는 것이다.
그러한 조합체의 다른 장점은 전처리된 위상 분할 LO 입력의 온/오프 상태간의 보다 신속한 전이로 인해 간섭에 대한 감도와 소음이 감소된다는 것이다.
관련 출원
본 출원은 발명의 명칭이 "직접 변환 수신기"로서 1999년 3월 2일자로 출원된 미국 특허 출원 일련 번호 제09/260,919호와 관련되며, 상기 출원은 본 출원인에 의해 공동으로 소유되고, 생략하지 않고 전부를 수록하였지만 본 명세서에 완전히 참고로서 수록되고 있다. 더욱이, 본 출원은 발명의 명칭이 "프리프로세서 및 관련 주파수 트랜스레이터"로서 1999년 3월 2일자로 출원된 미국 특허 출원 일련번호 제09/261,056호와, 발명의 명칭이 "저조파 주파수 트랜스레이터 및 관련 프리프로세서를 채택하는 직접 변환 수신기"로서 1999년 8월 27일자로 출원된 미국 특허 출원 일련번호 제09/386,956호에 대한 우선권을 주장하며, 상기 양 출원은 모두 본 출원인에 의해 공동으로 소유되고, 생략하지 않고 전부를 수록하였지만 본 명세서에 완전히 참고로서 수록되고 있다.
1. 직접 변환 수신기
본 발명에 따른 직접 변환 수신기가 도 2에 도시되어 있다. 안테나(20)는 베이스밴드 신호에 의해 변조된 RF 반송파 신호를 포함하는 신호를 수신한다. 이 신호는 관심 대역폭 외측의 신호를 감쇄시키도록 구성된 밴드패스(bandpass) 필터(21)를 통과한다. 수신된 신호가 필터(21)의 대역폭 내에 있다고 가정하면 이 신호는 사실상 감쇄되지 않은 채로 필터(21)를 통과한다. 필터(21)를 통과한 후의 수신 신호에는 참조 번호 "22"가 붙여진다. 이 신호는 입력 포트(27)를 통해 주파수 트랜스레이터(23)로의 입력으로서 제공된다. 이 신호의 반송파 주파수는 Frf이다. 증폭기 또는 저잡음 증폭기(LNA)가 밴드패스 필터(21)와 주파수 트랜스레이터 신호 입력 포트(27) 사이에 제공될 수도 있다. 일 실시예에서 주파수 트랜스레이터(23)는 믹서이다. 다른 실시예에서 트랜스레이터는 멀티플라이어(multiplier)이다.
로컬 오실레이터(24)는 수신된 신호의 RF 반송파 주파수의 약 1/n 저조파인 주파수 FLO로 신호(25)를 제공한다. 다시 말해서, F ≒ (1/n)FRF이고, 여기서 n은 1보다 큰 정수이다. 다음에, 신호(25)는 프리프로세서(26)에 의해 전처리된다. 다음에, 전처리된 위상 분할 신호가 입력 포트(28)를 통해 주파수 트랜스레이터(23)로의 입력으로서 제공된다.
주파수 트랜스레이터(23)의 출력은 출력 포트(29)를 통해서 입수가능하다. 출력은 일반적으로 2개의 주요 주파수 성분, 즉 고주파수의 제 1 성분과 베이스밴드 주파수의 제 2 성분을 포함한다. 출력은 베이스밴드 필터(30)를 통해 통과된다. 필터(30)는 주파수 트랜스레이터(23)의 출력의 고주파수 성분을 사실상 감쇄시키고, 베이스밴드 성분을 사실상 감쇄없이 통과시키는 것을 허용하도록 구성된다. 베이스밴드 필터(30)의 출력, 주파수 트랜스레이터의 출력 중 주파수 FBB인 베이스밴드 성분은 직접 변환 수신기 시스템의 출력(31)이다.
직접 변환 수신기 시스템은 송수신기(transceiver)의 한 컴포넌트일 수 있으며, 이 컴포넌트는 핸드셋(handset) 또는 랩탑(laptop) 또는 기지국 등의 이동 무선 통신 장치를 포함하는 무선 통신 장치의 한 컴포넌트일 수 있다. 이 무선 통신 장치는 하나의 지리상 영역을, 각각의 셀 내에 한 기지국을 위치시킨 복수 개의 셀로 분할하는 형태의 무선 통신 시스템의 일부일 수 있다. 기지국은 무선 인터페이스를 통해 셀 내에 위치된 하나 이상의 무선 통신 장치와 통신해서 서비스를 제공한다. 시스템 내의 하나 이상의 무선 통신 장치는 본 발명에 따라 구성된 직접 변환 수신기를 구현한다.
일 실시예에서, 주파수 트랜스레이터(23)는 참조 부호 "27"과 "28"로 표시되는 제 1 및 제 2 입력부를 가지며, 여기서 제 2 입력부(28)로 제공되는 신호의 주파수는 제 1 입력부(27)에 인가되는 신호의 주파수의 1/n배이며, 여기서 n은 1보다 큰 정수이다.
주파수 트랜스레이터는 제 1 및 제 2 입력을 가지며, 제 2 입력 주파수의 n배가 되는 주파수에서, 1) 제 1 입력을 제 1 출력으로 스위칭하는 동작과 2) 제 2 입력을 제 2 출력으로 스위칭하는 동작을 번갈아 수행하도록 구성된다. 출력부에서 생성되는 신호는 차동 모드 신호이거나, 또는 대안으로서 싱글 엔드형 신호일 수 있다. 게다가, 출력부에서 발생되는 신호들은 결합되어 싱글 엔드형 출력을 형성하거나 또는 별개로 유지될 수 있다.
더욱이, 제 1 입력은 싱글 엔드형 신호이거나 또는 양과 음의 위상 성분들을 갖는 차동 입력 신호의 성분일 수 있다. 상기 후자의 경우, 일 실시예에 있어서 주파수 트랜스레이터는 제 2 입력 주파수의 약 n배가 되는 주파수에서, 1) 제 1 입력의 양의 위상 성분을 제 1 출력으로 스위칭하는 동시에 제 1 입력의 음의 위상성분을 제 2 출력으로 스위칭하는 동작과 2) 제 1 입력의 양의 위상 성분을 제 2 출력으로 스위칭하는 동시에 제 1 입력의 음의 위상 성분을 제 1 출력으로 스위칭하는 동작을 번갈아 수행하도록 구성된다.
본 발명에 따른 직접 변환 수신기의 작동 방법이 도 27A에 도시되어 있다. 단계 400에서, 제 1 입력 주파수의 1/n배(여기서, n은 1보다 큰 정수)가 되는 주파수를 갖는 제 2 입력이 제공된다. 단계 402에서, 제 2 입력은 전처리되어 그 스위칭 특성을 향상시킨다. 단계 403에서, 전처리된 제 2 입력은 제 2 입력 주파수의 약 n배가 되는 주파수에서 제 1 입력을 제 1 출력으로 스위칭하는 동작과 제 1 입력을 제 2 출력으로 스위칭하는 동작을 번갈아 수행하도록 사용된다.
출력부에서 발생된 신호는 싱글 엔드형 신호일 수도 있고, 차동 신호의 성분일 수도 있다. 선택적으로, 2개의 출력부에서 발생된 신호들은 결합되어 싱글 엔드형 출력을 형성한다. 더욱이, 제 1 입력은 싱글 엔드형 입력, 또는 양과 음의 위상 성분을 갖는 차동 입력의 성분일 수 있다. 후자의 경우에, 그 방법은 1) 차동 입력 신호의 양의 위상 성분을 제 1 출력으로 스위칭하는 동시에 차동 입력의 음의 위상 성분을 제 2 출력으로 스위칭하는 단계와 2) 차동 입력 신호의 음의 위상 성분을 제 1 출력으로 스위칭하는 동시에 차동 입력 신호의 양의 위상 성분을 제 2 출력으로 스위칭하는 동작을 번갈아 수행하는 단계를 포함한다.
주파수 트랜스레이터(23)의 일 실시예에서, 제 1 입력은 RF 입력이고, 제 2 입력은 LO 입력이다. 베이스밴드 신호에 의해 변조된 RF 반송파 신호를 포함하는 신호가 제 1 입력에서 수신된다. 일 실시예에서, LO 입력 주파수는 RF 입력 주파수의 약 1/2이다. 일 실시예에서, LO 입력 주파수는 LO 입력 반송파 주파수의 약 1/2이다.
직접 변환 수신기에 대한 상기 실시예의 작동 방법이 도 27B에 도시되어 있다. 단계 405에서, RF 입력이 수신된다. 단계 406에서, RF 입력 주파수의 약 1/2인 주파수를 갖는 LO 입력이 제공된다. 단계 407에서, LO 입력은 전처리되어 그 스위칭 특성이 향상된다. 단계 408에서, 전처리된 LO 입력은 LO 입력 주파수의 약 2배가 되는 주파수에서, RF 입력을 제 1 출력으로 스위칭하는 동작과 RF 입력을 제 2 출력으로 스위칭하는 동작을 번갈아 수행하도록 사용된다.
전술한 그리고 후술할 설명에서, 교역에서 수용가능한 허용오차로 인해 신호들간의 관계를 설명함에 있어서 수학적인 정확성이 항상 가능하지는 않음을 이해하여야 한다. "약", "사실상" 또는 "대략 " 등의 용어는 상기 허용오차를 고려해서 신호들 간의 관계에 있어서 약간의 여유를 허용하기 위해 사용된다.
2. 주파수 트랜스레이터
일 실시예에서, 주파수 트랜스레이터는 전술한 단락에서 설명한 바와 같지만, 제 2 입력 주파수가 제 1 입력 주파수의 약 1/n배로 반드시 한정되는 것은 아니다.
다른 실시예에서, 주파수 트랜스레이터(23)는 RF 및 LO 입력을 갖는 멀티플라이어이다. 그러한 멀티플라이어의 블록선도가 도 3에 도시되고 있다. 이 실시예에서, LO 신호는 입력 포트(28)에 인가되고, RF 신호는 출력 포트(27)에 인가된다. 2개의 입력부는 참조 부호 "29a"와 "29b"로 표시된다. RF 신호는 더블 쓰로우 싱글 포울(DTSP: DOUBLE THROW SINGLE POLE)에 입력된다. LO 신호는 블록(35)에 입력되며, 이 블록은 싱글 라인(34)를 통해서 DTSP 스위치(33)가, LO 입력 주파수의 약 n배(여기서, n은 1보다 큰 정수)의 주파수에서, RF 신호를 제 2 출력부(29a)로 스위칭하는 동작과 RF 신호를 제 2 출력부(29b)로 스위칭하는 동작을 번갈아 수행하도록 한다. 출력부(29a, 29b)에서 발생된 신호는 그러한 신호의 조합을 포함한 싱글 엔드형 출력이 곱셈 인자의 곱을 나타내도록 되어 있으며, 상기 곱셈 인자의 곱은 RF 신호와, LO 신호의 주파수의 약 n배인 주파수에서 +1과 -1 간의 극성을 스위칭한다.
일례에서, LO 입력 주파수는 RF 입력 주파수의 약 1/n배이고, 여기서 n은 1보다 큰 정수이다. 그러나, 이 관계가 유지되지 않는 실례가 가능하다는 사실을 이해하여야 한다.
바람직하게는, 곱셈 인자를 구현하거나 또는 곱셈 인자의 주파수에서의 신호는 멀티플라이어의 내부 핀 또는 노드 상의 신호로서 발생되지는 않는데, 이는 당업자라면 내부 핀 또는 노드 상에서의 그러한 신호의 발생은 LO 신호의 자기 믹싱과, 원치 않는 DC 출력 성분을 유발시킬 수 있기 때문이다. 그 대신에, 이 실시예에 있어서 곱셈 인자는 단순히 (1) LO 주파수의 약 n배에서 발생하는 스위칭 동작과 (2) 입력 RF 신호 및 조합 출력 신호 간의 전달 함수를 나타낸다.
출력부(29a, 29b)에서 발생되는 신호는 싱글 엔드형 신호, 또는 차동 신호의 성분들일 수 있다. 게다가, 입력부(27)로 제공되는 RF 신호도 싱글 엔드형 신호또는 차동 신호의 성분들일 수 있다. 후자의 경우에, (도시되지 않은)부가적인 DTSP 스위치가 포함되어 스위치(33)와 직렬인 상태로, [입력부(27)에 제공된 RF 신호가 출력부(29a)로 스위칭되는 동안에] 차동 입력 신호의 다른 성분을 출력부(29b)로 스위칭하는 동작과 [입력부(27)에 제공된 RF 신호가 출력부(29b)로 스위칭되는 동안에] 차동 입력 신호의 다른 성분을 출력부(29a)로 스위칭하는 동작이 번갈아 수행된다.
도 4에 도시된 제 3 실시예에서, 주파수 트랜스레이터(23)는 믹서이며, 여기서, 믹서에 입력되는 RF는 참조 부호 "94"와 "95"로 각각 표시되는 양과 음의 위상 성분 RF+와 RF-를 갖는 차동 전류 모드 신호이다. 믹서는 스위치(92,93)로 대표되는 믹서 코어를 가지며, 이들 스위치의 각각은 LO 주파수의 약 n배의 속도로 위치 1과 위치 2에서 전후로 토글링되도록 구성된다. 각 스위치는 다른 스위치와 동기화되어 양쪽 스위치가 거의 동일한 시기에 위치 2에 있고, 또 양쪽 스위치가 거의 동일한 시기에 위치 1에 있도록 되어 있다. 믹서는 참조 부호 "92"와 "93"으로 표시되는 양과 음의 성분 OUT+와 OUT-를 갖는 차동 전류 모드 출력 신호를 갖는다. 스위치(92)는 OUT+출력부과 OUT-출력부 사이에서 RF+전류를 교대로 향하게 하도록 구성된다. 마찬가지로, 스위치(93)는 OUT+출력부와 OUT-출력부 사이에서 RF-전류를 교대로 향하게 하도록 구성된다. 이러한 스위칭은 RF+전류가 거의 동일한 시기에 OUT+출력부로 스위칭되고, RF-전류가 거의 동일한 시기에 OUT-출력부로 스위칭되며, RF-전류가 거의 동일한 시기에 OUT+출력부로 스위칭되고 RF+전류가 거의 동일한 시기에 OUT-출력부로 스위칭되는 방식으로 수행된다.
또한, 출력 신호 OUT+와 OUT-는 싱글 엔드형 신호이고, 출력부(94)와 출력부(95) 사이에서 RF 신호(이 신호는 싱글 엔드형 신호 또는 차동 신호의 성분일 수 있음)를 교대로 스위칭하기 위해서 스위치(92, 93)중 한 스위치만이 제공되는 실시예가 가능하다. 게다가, LO 입력 주파수가 RF 입력 주파수의 약 1/n배이거나, 또는 이 관계가 유지되지 않는 실례도 가능하다.
일 실시예에서, 믹서는 변형된 길버트 믹서이다. 종래의 길버트 믹서에 관한 부가적인 정보를 위해서는, 생략하지 않고 전부를 수록하였지만 본 명세서에 완전히 참고로서 수록되고 있는 저자가 폴 알. 그레이 등이고, 책명인 "아날로그 집적 회로의 분석 및 설계"인 1993년 제3판 670쪽 내지 675쪽을 참조하라. 도 5에 도시된 일 실시예에서, 변형된 길버트 믹서는 참조 부호 "104"와 "105"로 각각 표시되는 양과 음의 위상 성분 RF+와 RF-를 갖는 상이한 전류 모드 RF 입력을 수신한다. 믹서는 또한 약 180/n 도만큼 이격 분할된 n개의 차동 성분들을 갖는 균등하게 위상 분할된 LO 차동 전압 모드 입력을 갖는다. 이것의 개시를 목적으로, 그리고 혼동을 회피하고 통상의 기술 용어의 사용을 허용하기 위해서, 차동 및 싱글 엔드형 입력의 양자 모두의 경우에 있어서, 이후에는 이들 경우를 설명하기 위해서2n개의 성분이라는 기술 용어가 사용되며, 차동 입력의 경우에 2n개의 성분들은 n개의 쌍으로 그룹화될 수 있으며, 각각의 쌍은 차동 신호의 양의 위상 성분과 차동 신호의 음의 위상 신호를 포함한다.
일 실시예에서, LO 입력은 본 발명에 따른 프리프로세서에 의해 전처리된다. 이 실시예에서, 전처리된 LO 입력의 2n개의 (차동 모드) 성분들은 PLO0 +, PLO1 +, ... PLOn-1 +, PLO0 -, PLO1 -, .. PLOn-1 -로 일컬어지며, 여기서 0 내지 n-1 범위에 이르는 수자인 아래 첨자는 차동 신호를 가리키며, + 또는 -의 윗첨자는 차동 신호의 양 또는 음의 위상 성분을 각각 가리킨다. 일례에서, LO 입력 주파수는 RF 입력 반송파 주파수의 약 1/n이며, 여기서 n은 1보다 큰 정수이다.
믹서는 참조 부호 "100"과 "101"로 각각 표시되는 차동 전류 모드 출력 OUT+와 OUT-를 제공한다. 이 실시예에서, 믹서 코어는 각각이 2n개의 트랜지스터로 이루어진, 참조 부호 "102"와 "103"으로 각각 표시되는 2개의 논리 그룹 내에 4n개의 2극성 NPN 트랜지스터 코어를 포함한다. 도면에서, 한 그룹 내의 2n개의 트랜지스터의 각각은 1 내지 2n의 범위에 이르는 번호가 할당된다. RF 입력의 양의 성분 RF+는 제 1 그룹(102)내의 트랜지스트의 이미터에 결합되고, RF 입력의 음의 성분 RF-는 제 2 그룹(103)내의 트랜지스터의 이미터에 결합된다.
제 1 그룹(102)내의 홀수 트랜지스터의 컬렉터들이 함께 결합되어 제 1노드(106)를 형성하고, 제 1 그룹(102)내의 짝수 트랜지스터의 컬렉터들은 함께 결합되어 제 2 노드(107)를 형성한다. 제 2 그룹(103) 내의 짝수 트랜지스터의 컬렉터들은 제 1 노드(106)에 결합되고, 제 2 그룹(103) 내의 홀수 트랜지스터의 컬렉트들은 제 2 노드(107)에 결합된다.
출력의 양의 위상 성분 OUT+는 제 1 노드(106)로부터 취해지고, 출력의 음의 위상 성분 OUT-는 제 2 노드(107)로부터 취해진다.
도 6A 내지 도 6E에 도시된 바와 같이, 전처리된 LO 입력은 약 180/n 도만큼 이격 분할된 2n개의 성분들을 갖는 균등하게 위상 분할된 차동 전압 모드 신호이다. 도 6A는 제 1 성분(PLO0 +)을 도시하고 있고, 도 6B는 제 2 성분(PLO1 +)을 도시하고 있으며, 도 6C는 제 3 성분(PLO2 +)을 도시하고 있고, 도 6D는 (n+1)번째 성분(PLO0 -)을 도시하고 있고, 도 6E는 2n번째 성분(PLOn-1 -)을 도시하고 있다. 도시된 바와 같이, LO 신호의 주기 T의 각각의 T/2n의 부주기 동안에는, 성분들 중 한 성분만이 표명된다. 즉, 도면 번호 "108"로 표시된 성분이 믹서 코어의 스위칭 동작을 트리거링하기에 충분하도록 사전 정의된 상태에 있다. 게다가, 상기 성분들중 다른 성분은 각각의 부주기 시에 표명된다. 더욱이, 각각의 성분들에 대해서 온/오프 상태간의, 예컨대 레벨(109)와 레벨(108)간의 전이가 신속한데, 이것은 이들 전이가 (2n×A)T와 같거나 큰 속도로 발생한다는 것을 의미하며, 여기서 A는 레벨(108)과 레벨(109)간의 차에 상당하는 진폭이다. 마지막으로, 성분들의 각각은 참조 부호 "109"로 표시되는 수평축을 중심으로 사실상 대칭을 이룬다.
도 5를 참조하면, 제 1 및 제 2 트랜지스터 그룹(102,103)에 있어서, 전처리된 입력의 i번째 성분은 그 그룹 내의 i번째 트랜지스터의 베이스에 결합된다. 따라서, 도 5에 도시된 바와 같이 양 그룹(102,103) 내에서, PLO0 +는 트랜지스터(1)의 베이스에 결합되고, PLO1 +는 트랜지스터(2)의 베이스에 결합되며; PLO2 +는 트랜지스터(3)의 베이스에 결합되며, PLOn-1 -는 트랜지스터(2n)의 베이스에 결합된다.
이제 도 5의 회로의 작동을 설명하기로 한다. 시간격이 T/2n인 제 1 시주기에서 양 그룹(102,103)내의 트랜지스터(1)는 도전된다. 이에 응답해서, 전류 RF+는 출력 OUT+로 스위칭되고, 전류 RF-는 출력 OUT-로 스위칭된다. 시간격이 동일한 제 2 시주기에서, 양 그룹(102, 103) 내의 트랜지스터(2)는 도전된다. 이에 응답해서 전류 RF-는 출력 OUT+로 스위칭되고, 전류 RF-는 출력 OUT-로 스위칭된다. 시간격이 동일한 제 3 시주기에서, 전류 RF+는 출력 OUT+로 스위칭되고, 전류 RF-는 역시 출력 OUT-로 스위칭된다. 이러한 교호 진행은 2n번째의 시주기가 될 때까지 LO 신호의 전체 주기 T에서 시간격이 T/2n인 각각의 후속 시주기로써 진행하며, 상기 2n번째 시주기에서는 그룹(102, 103)내의 2n번째 트랜지스터가 도전된다. 이때, 전류 RF-는 출력 OUT+로 스위칭되고, 전류 RF+는 출력 OUT로 스위칭된다.
실시예는 전술한 실시예에서 차등 모드 신호가 단일 단자 신호에서, 또는 전술한 현재 모드 신호가 전압 모드, 및 반대에서 가능하다. 또한 실례는 믹서 코어의 트랜지스터가 양극 PNP 트랜지스터, MOSFET, BJT, CMOS 기술, HBT, HEMT, MODFET, 다이오드, MESFET, JFET 등을 포함하거나 또는 실현하는데 가능하다. 도 5에 관해서, 실시예는 그룹 102 및 103이 교환, 및 그룹 내에 홀수 및 짝수 트랜지스터가 교환되는데 또한 가능하다. 또한 실례는 사전 처리된 LO 신호 성분의 주파수가 RF 신호 성분의 주파수의 약 1/n, 및 상기 관계가 유지되지 않는데서 가능하다.
하나의 구성에서, n=2, LO 주파수가 RE 반송파 주파수의 약 1/2이고, 및 믹서 코어가 LO 주파수의 약 두배에서 극성을 스위칭한다. 상기 구성은 LO 주입 주파수의 절반으로 알려진 것을 사용한다. 2차 구성에서, n>2이다.
도 7A-7B는 종속 발명의 주파수 변환기의 작동 방법의 구체예를 설명한다. 도 7A에서 설명한 방법은 약 T/2n(상기 n은 1이상의 정수, 및 T는 LO 입력의 기간이다)과 같은 기간 동안 1차 출력에 RF 신호를 스위칭하는 단계 110에서; 및 약 T/2n과 같은 기간 동안 2차 출력에 RF 신호를 스위칭하는 단계 111에서 단계를 선택하는 것을 포함한다.
다시, 1차 및 2차 출력에 제공되는 신호는 단일 단자 신호, 또는 차분 신호의 성분이다. 또한, RF 입력 신호는 단일 단자 신호 또는 차등 신호의 성분이다.
도 7B에서 설명한 방법은 약 2n/T의 속도(상기 n은 1이상의 정수이고, T는 LO 입력의 기간이다)에서, 1차 출력 OUTPUT+에 차등 입력 신호의 포지티브 상태 성분인 스위칭하는 RF+, 반면 2차 출력 OUTPUT-에 차등 입력 신호의 네가티브 상태 성분인 스위칭하는 RF-를 포함하는 단계 112; 및 1차 출력 OUTPUT+에 스위치 하는 RF-, 반면 2차 출력 OUTPUT+에 스위칭하는 RF+를 포함하는 단계 113 사이에서 선택하는 것을 포함한다.
전술한 방법에서, 구체예는 차등 모드 입력 신호의 성분 RF+및 RF_가 단일 단자 신호이고, 및 1차 및 2차 출력에 생성된 신호가 차등 출력 신호 또는 단일 단자 신호의 성분일 때 가능하다.
종속 발명에 따라 구성된 증폭기의 실행의 시간 범위에서 작동이 도 8A-8F에 관해서 또한 설명될 수 있다. 이행된 특정 실행은 n=2에서 하나이다. 도 8A는 증폭기의 2차 입력에 적용된 사인 위상 분리 LO 신호의 한 성분을 설명하고, 및 도 8C는 증폭기의 1차 입력에 적용된 RF 신호의 예이다. 도시된 바와 같이, LO 신호의 주파수는 RF 신호의 1/2이다.
도 8D는 증폭기의 1차 출력 OUT+에 나타나는 출력 신호를 설명하고, 도 8E는 증폭기의 2차 출력 OUT-에 나타나는 출력 신호를 설명한다. 도 8F는 OUT+에서 생성된 신호에서 OUT-에 생성된 신호를 뺌으로 생성되는 조합된 출력 신호를 설명한다.
도 8B는 도 8C의 들어오는 RF 신호 및 도 8F에서 설명된 조합된 출력 신호 사이에 이동 작용을 정의하는 증가 요소이다. 도시된 바와 같이, 증가 요소의 스위칭 활성의 주파수가 LO 주파수의 두배이다. 증가 요소 및 RF 신호의 생성은 DC(베이스밴드) 성분을 포함하는 것을 보여줄 수 있는 도 8F의 조합된 출력 신호를 정의한다.
종속 발명의 주파수 변환기의 스위칭 활성은-주파수 변환기의 출력에 베이스밴드 성분이 출력의 1차항 주파수 성분일 때 도 9A-9B에 관해서 또한 설명될 수 있다. 도 9A에 관해서, 상기 도는 종래 믹서의 LO 입력의 주파수가 RF 입력의 약 1/2이고 믹서의 스위칭 작동 LO 주파수에서 유지되는 가정 하에 종래 믹서의 주파수 영역에서 작동을 설명한다. 숫자 40으로 확인된 들어오는 RF 신호가 각각 들어오는 Rf 신호의 약 1/2 에너지를 갖는 2개의 1차항 출력에 분리된다. 수 41로 확인된 1차 성분은 LO 주파수와 거의 같고, 또는 RF 주파수의 약 1/2이다. 수 42로 확인된 2차 성분은 LO 주파수의 3배와 거의 같고, RF 주파수의 약 3/2이다. 상기는 하기의 수식으로 보여질 수 있다:
(Acos2πfRFt)×(Bcos2πfLOt) = 1/2AB[cos2π(fRF- fLO)]+1/2AB[cos2π(fRF+ fLO)t]
전술한 성분의 1차는 대략 주파수 1/2fRF또는 fLO이고, 반면 전술한 성분의 2차는 대략 주파수 3/2fRF또는 3fLO이다. 도시된 바와 같이, 베이스밴드 주파수에 1차항 성분은 없다.
도 9B에 관해서, 상기 도는 종속 발명에 따라서 주파수 변환기의 주파수 영역에서 동작을 설명하고, 다시 LO 주파수가 약 1/2 RF 주파수인 것을 가정한다. 주파수 변환기는 종속 발명의 한 구체예에 따라서 LO 주파수의 약 2배와 같은 속도에서 스위칭 동작을 제공하여 구성된다. 수 40으로 확인된 들어오는 RF 신호는 수 43 및 44로 확인된 2개의 1차항 출력 성분으로 분리된다. 수 43으로 확인된 1차 성분은 베이스밴드 주파수에 있고, 수 44로 확인된 2차 성분은 RF 주파수의 약 2배 또는 2fRF에 있다. 보여질 수 있는 것처럼, 도 9A의 믹서의 경우와 다르게, 베이스밴드 주파수에서 1차항 주파수 성분은 도 9B의 주파수 변환기에 제공된다.
n=2인 종속 발명에 따른 믹서의 실행은 도 10A에서 설명된다. 입력 단계 66은 차등 종래 모드 RF 신호를 제공한다. 차등 종래 모드 RF 입력의 포지티브 상 성분인 RF+는 수 64로 확인되고, 차등 종래 모드 RF 입력의 네가티브 상 성분인 RF-는 수 65로 확인된다. 출력 단계 23은 차등 종래 모드 출력, 수 60으로 확인된 포지티브 위상 성분인 OUT+및 수 61로 확인된 네가티브 상 성분인 OUT-를 제공한다.
종래 스티어링(steering) 믹서 코어 63은 또한 설명된다. 설명된 바와 같이, 믹서 코어 63은 보여진 방법에서 입력 단계 66 및 출력 단계 23 사이에 결합된 스위치 62a, 62b, 62c 및 62d를 포함한다.
스위치 62a, 62b, 62c 및 62d는 설명된 바와 같이 신호 a, b, c 및 d로 제어된다. 각 스위치는 정상적으로 열리지만, 도에 보이는 스위치와 연결된 2개의 신호 중 하나가 표명될 때 닫힌다. 따라서, 예를 들면, 스위치 62a는 신호 a 또는 d중 어느 하나가 표명될 때 닫히고; 스위치 62b는 신호 c 또는 b 중 어느 하나가 표명될 때 닫히고; 스위치 62c는 신호 c 또는 b 중 어느 하나가 표명될 때 닫히고; 및 스위치 62d 신호 a 또는 d 어느 하나가 표명될 때 닫힌다.
바람직하게는, 신호 a, b, c 및 d는 종속 발명에 따른 프리프로세서에 의해 국부 발진기의 위상 분리 출력으로부터 얻어진다. 도 11A에서 설명한 바와 같이, 국부 발진기의 위상 분리 출력은 또 서로에 대해 90도인 4개의 사인 신호 A1, A2, B1 및 B2에 의해 나타내어질 수 있다. 상기 예에서, B1은 A1에 대해 90도 이동되고, A2는 A1에 대해 180도 이동하고, B2는 A1에 대해 270도 이동한다.
프리프로세서는 위상 분리 신호 A1, B1, A2 및 B2에 대응하여 신호 a, b, c 및 d를 형성한다. 신호 c는 도 11B; 신호 a는 도 11C; 신호 d는 도 11D; 및 신호 b는 도 11E에 설명된다.
만약 도 11A의 국부 발진기의 위상 분리 출력의 주기가 도 11B-11E의 신호와 비교하여 4개의 연속적인 충분히 겹치지 않고 같은 크기의 부분으로 나누고, LO 주기 T 내에서, 상기 신호 각각은 T/4 동안의 부주기 및 각 T/4 부주기 동안에 표명되고, 상기 신호의 단 하나가 시간에 표명되는 것이 관찰될 것이다. 상기 명세서의 목적에 대해, 신호는 상태, 즉 극성을 전환하는 믹서를 움직이는데 충분한 사전 정의된 상태에 있을 때 표명된다. 하나의 실시예에서, 신호의 그룹 내 신호는 그룹 내 가장 높은 멤버일 때 표명된다. 상기 각각의 부주기에서 상기 신호들 중 다른 하나가 표명된다는 것이 또한 관찰될 것이다. 1차 부주기에서, 신호 "a"가 표명되고; 2차 부분에서, 신호 "c"가 표명되고; 3차 부분에서, 신호 "d"가 표명되고; 및 4차 부분에서, 신호 "b"가 표명된다. 연속적인 표명이 가파른 전이에 의해정의되는 것이 또한 관찰될 것이다. 각각의 신호 a, b, c 및 d는 대칭적으로 약 0 또는 DC 오프셋(offset)인 것이 관찰될 것이고, 신호는 짝수 고조파가 없다는 것을 표시하게 된다. 짝수 고조파의 결핍은 중요하고 상기 적용에서 짝수 고조파의 존재가 그럴듯하고 원치 않는 효과를 일으킬 수 있기 때문에 RF 신호를 포함한 많은 적용에 중요하다. 예를 들면, 반-주파수 LO 주입을 적용하는 저조파 믹서에서, LO 입력에 짝수 고조파의 존재는 LO 입력의 자기-믹싱에 의해 출력 신호에 원치 않는 DC 성분을 주입할 수 있다. 짝수 고조파의 결원은 상기 출원의 목적이 짝수 고조파의 결원이기 때문에 차등 모드 입력 또는 출력을 포함하는 출원에서 또한 중요하다.
신호 a, b, c 및 d의 요구되는 특징은 도 12A-12H에서 또한 설명된다. 우선, 도 12A-12D에서 설명된 바와 같이, 상기 각각의 신호는 표시된 LO 기간의 4개의 겹치지 않는 부분 중 하나에서 상태에 사전 정의된 것을 이루고, 신호 중 다른 하나는 시간에 상기 사전 정의된 상태에 놓인다. 하나의 실시예에서, 그룹 a, b, c 및 d 내의 신호가 표명되고, 즉 그룹의 가장 높은 멤버 주기에 있을 때 온 스테이트(on state)에 놓인다. 둘째로, 신호 중 단지 하나가 한번에 상기 사전 정의된 상태에 표명된다. 셋째로, 수 70 및 72로 확인된 연속적인 신호 표명 사이에 전이점 71에 신호의 슬로프가 날카롭고 가파르다. 넷째로, 각각의 신호 a, b, c 및 d는 0 또는 DC 오프셋 주위에서 대칭이다.
도 10A에 관해서, 스위치 62a 또는 62d 중 어느 하나가 닫혔을 때, 신호 RF+가 OUT+에 제공되고, 신호 RF-가 OUT-에 제공된다. 유사하게, 스위치 62b 또는 62c 중 어느 하나가 닫혔을 때, 신호 RF-가 OUT+에 제공되고, 신호 RF+가 OUT-에 제공된다. 하나의 실시예에서, 상기 작용의 효과는 +1에 의해 들어오는 RF 신호를 증가하고, 기간 a 및 d 동안 출력에 같은 것을 제공하고, -1에 의해 들어오는 RF 신호를 증가하고, 기간 c 및 b 동안 출력에 같은 것을 제공한다.
도 10B는 LO 신호의 단일 기간에 도 10A의 믹서에 의해 RF 입력에 하나의 실시예에 적용되는 효과적인 증가 요소를 설명한다. 보일 수 있는 것처럼, 순환의 첫 부분 동안, "a" 신호가 작용할 때 증가 요소는 +1이고, 스위치 62a 및 62d의 닫힘에 일관된다. 순환의 두 번째 부분 동안, "c" 신호가 작용할 때 증가 요소는 -1이고, 스위치 62b 및 62c의 닫힘에 일관된다. 순환의 세 번째 부분 동안, "d" 신호가 작용할 때 증가 요소는 +1이고, 스위치 62a 및 62d의 닫힘에 일관된다. 마지막으로, 순환의 네 번째 부분 동안, "b" 신호출력이 작용할 때 증가 요소는 -1이고, 스위치 62b 및 62c의 닫힘에 일관된다.
전술한 예에서, 스위칭 작용의 효과가 증가 요소에 의해 RF 입력의 증가를 이루는 것, 증가 작동이 필수적 물리적으로 이루어지지 않는 것이 이해될 것이다.
도 13은 n=2일 때 종속 발명의 믹서의 실시예를 설명한다. 믹서는 차등 전압 모드 RF 입력, RF+및 RF-로부터 작용하기 위해 구성된다. 차등 gm(트랜스컨덕턴스) 단계 88이 전압을 전류로 변환하는 컨버터로서 기능을 하도록 제공된다. 설명된 바와 같이, 상기 단계는 보통 모드 입력 전압을 거부하는 변질된 차등 쌍을 포함하고, 및 각기 전류 IRF+의 포지티브 상을 갖는 노드 86 및 87에 차등 전류를 출력하고, 노드 86에 적용되고, 전류 IRF-의 네가티브 상 부분이 노드 87에 적용된다. gm 단계는 차등 RF 입력 전압을 입력에 부분적인 상기 노드에서 차등 전류를 생성한다.
또한 도시된 바와 같이 스위치 82, 83, 84 및 85를 포함하는 전류 스티링 믹서 코어가 제공된다. 각 스위치는 상기 실시예에서, 2개 교차-결합된 NPN 양극 트랜지스터를 포함한다. 스위치 82 및 84는 PLO0 +또는 PLO0 -신호 즉, "a" 또는 "d" 신호가 작용될 때 닫히도록 구성되고 및 스위치 83 및 85는 PLO1 +또는 PLO1 -신호 즉, "c" 또는 "b" 신호가 작용될 때 닫히도록 구성된다.
차등 전류 모드 출력 80 및 81은 또한 수 80으로 확인된 OUT+, 및 수 81로 확인된 OUT-로 제공된다. PLO0 +또는 PLO0 -신호가 이루어지는 시간 동안, 즉, a 및 d 기간, 전류 IRF+가 출력 OUT+에 조정되고, 전류 IRF-가 출력 OUT-에 조정되고, 및 PLO1 +또는 PLO1 -신호가 이루어지는 시간 동안, 즉, c 및 b 기간, 전류 IRF-가 출력 OUT+에 조정되고, 전류 IRF+가 출력 OUT-에 조정된다.
파형 RF+, RF-, PLO0 +, PLO0 -, PLO1 +, PLO1 -, OUT+및 OUT-의 예는 개별적으로도 14A-14b에서 설명된다. 파형 (1)은 들어오는 차등 전류 모드 RF 입력의 포지티브 상 부분, RF+를 나타낸다. 파형 (2)은 들어오는 차등 전류 모드 RF 입력의 네가티브 상 부분, RF-를 나타낸다. 파형 (2)은 "a" 신호 또는 PLO0 +를 나타낸다. 파형 (4)는 "d"신호 또는 PLO0 -를 나타낸다. 파형 (5)는 "c" 신호 또는 PLO1 +를 나타낸다. 파형 (6)은 "d"신호 또는 PLO1 -를 나타낸다. 파형 (7)은 결과의 출력 신호, OUT+의 포지티브 상 부분을 나타낸다. 파형 (8)은 결과의 출력 신호, OUT-의 네가티브 상 부분을 나타낸다.
도 11, 12 및 14에서 신호 a, b, c 및 d의 설명이 이상적이고 즉, 실제 실행에서 신호 변환에 한정된 기울기일 것이라는 것이 분명하다. 도 6에서 설명된 신호는 실제 결과인 한정된 기울기 변환의 예를 설명한다.
믹서의 상기 실행의 작용 방법은 도 15A-B에 설명된다. 도 15A의 방법에서, 단계 50 및 51은 선택적으로 형성된다. 단계 50에서, RF 입력 신호는 약 T/4(상기 T는 LO 입력의 기간이다)와 같은 기간 동안 1차 출력에 스위칭되고, 단계 51에서, RF 입력 신호는 약 T/4와 같은 기간 동안 2차 출력에 스위칭된다. 선택적으로, 2개 출력에 생성된 신호는 단일 단자 신호를 형성하기 위해 조합된다.
다시, 2개 출력에 생성된 신호는 단일 단자 신호, 또는 차등 모드 신호의 성분이다. 또한, RF 입력 신호는 단일 단자 입력 신호 또는 차등 모드 입력 신호의 성분이다.
도 15B의 방법에서, 단계 52 및 53은 선택적으로 형성된다. 단계 52에서, 약 T/4에 같은 기간 동안, 차등 모드 RF 입력 신호, RF+의 포지티브 상 성분이 차등 모드 출력, OUTPUT+의 포지티브 상 성분에 스위칭되고, 및 차등 모드 RF 입력 신호, RF-의 포지티브 상 성분이 차등 모드 출력, OUTPUT-의 포지티브 상 성분으로 스위칭하고, 단계 53에서 약 T/4에 같은 주기 동안 신호 RF-가 OUTPUT+에 스위칭되고, 신호 RF+가 OUTPUT-에 스위칭된다.
도 24는 종속 발명에 따른 믹서의 상세한 실시예를 설명한다. 설명된 바와 같이, 상기 실시예에서 믹서는 입력 단계 270, 전류 조정하는 믹서 코어 280 및 차등 출력 262를 포함한다. 상기 실시예에서, 소스 260은 낮은 노이즈 증폭기에 의해 증폭된 단일 단자 RF 입력이다. 증폭된 신호는 격리를 제공하고 포지티브 및 네가티브 상 성분, RF+및 RF-를 갖는 차등 전류 모드 신호에 단일 단자 신호를 변환하는 변압기(transformer)통해 통과된다. 차등 전류 모드 신호의 성분이 그 후 개별적으로 보통 기본 단계 290 및 291을 통해 통과된다. 상기 단계는 개별적으로 노드 271 및 272에 전류를 통과시키고, 입력 단계와 격리를 이루는 임피던스를 증가시킨다. 바이어스 순환 292는 적당하게 바이어스에게 보통 기본 단계 290 및 291이 제공된다.
차등 RF 입력 전류 성분은 그 후 설명되는 바와 같이 스위치 266a, 266b, 266c 및 266d를 포함하는 믹서 코어 280을 조절하는 전류에 통과된다. 상기 실시예에서, 각각의 스위치는 NPN 양극 트랜지스터를 결합한 이미터/콜렉터의 쌍을 포함한다. 믹서 코어는 라인 271 및 272 위에 입력으로 차등 RF 전류 성분을 받는다. 또한 4개의 사전 처리된 신호 즉, "a", "b", "c" 및 "d" 신호를 입력으로 또한 받고, "a" 입력은 신호 라인 250에, "d"신호는 신호 라인 25, "c"신호는 신호 라인 254 및 "b"신호는 신호 라인 252에 제공된다.
스위치 266a 및 266c는 "a" 또는 "d" 신호가 표명될 때 닫히고, "c" 또는 "b"신호가 표명될 때 스위치 266b 및 266d는 닫힌다. 도 24의 실시예에서, 결합된 것에 트랜지스터에 변환할 수 있을 때 신호가 표명된다.
차등 출력 262는 포지티브 상 부분, OUT+및 네가티브 상 부분, OUT-를 갖는다. 포지티브 부분, OUT+가 신호 라인 263에 제공되고, 네가티브 상 부분, OUT-가 신호 라인 264에 제공된다. 믹서 코어는 상기 도시되고, 기술된 방법에서 차등 출력 263 및 264에 신호 라인 271 및 272에 차등 RF 전류 성분을 결합한다.
동작에 있어서, 입력 250, 252, 254 및 256에 적용된 사전 처리된 신호가 입력 포트 260에 받은 들어오는 신호의 약 1/2 주파수인 주파수에 있다. gm 단계로부터 차등 RF 전류 출력이 신호 라인 271 및 272를 통해 믹서 코어에 적용된다. 믹서 코어가 입력 250, 252, 254 및 256에 제공된 프리프로세서 출력의 주파수에 약 2배에서 스위칭 동작을 제공한다. 결과는 차등 출력 신호가 프리프로세서 출력의 주파수에 약 두배 속도에서 +1 및 -1 사이에 스위치 하는 증가 요소의 생성 및 신호 라인 271 및 272에 제공된 차등 RF 신호를 나타내는 출력 포트 262를 제공된다. 결국, 수정된 Gilbert 믹서는 리미터 구조(사전 처리된 신호를 형성하기 위해) 및 교차-결합된 전류 조절하는 믹서 코어의 gm-상태를 포함하는 이중-균형 믹서를 사용하여 저조파 혼합을 이룬다. 특히, 회로는 바람직하게 국부 발진기의 주파수의 약 2배에서 전류를 조절하기 위해 양극 트랜지스터 쌍을 사용한다. 그러나, 양극 기술 대신, MOS, CMOS, BJT, HBT, HEMT, MODFET, 다이오드, MESFET 또는 JFET 기술 등이 적용에 따라 사용될 수 있는 것이 인정된다. 도 13에서 입력 단계 88일 때, 입력 단계 270이 완전히 선택적이고, 특히 적용을 제거 또는 수정될 수 있다는 것이 또한 인정된다.
상기 상세한 실시예의 한정되는 특징은 차등 RF 전류 입력을 받는 믹서 코어, 효과적으로 LO 주파수의 약 2배에 스위치 하는 믹서 코어 및 LO 주파수의 약 2배에 스위치 하는 증가 요소의 생성을 나타내는 출력 신호의 생성, 및 RF 차등 입력 전류, 핀 또는 노드에서 LO 주파수의 두배에서 신호를 충분히 생성하지 않는 모든 것이라고 생각된다.
입력 250, 252, 254 및 256에 개별적으로 적용된 신호 a, b, c 및 d가 바람직하게 도 11, 12 및 14에서 미리 기술되고 설명된 사전 처리된 신호이다.
종속 발명에 따른 직접 변환 수신기의 장점은 종래 직접 변환 수신기와 비교하면 더 큰 감도, 더 낮은 LO 주파수, RF 결합에 줄어든 LO 및 그로 인한 디자인의 용이함을 포함한다.
종속 발명에 따른 저조파 믹서의 장점은 종래 저조파 믹서와 비교할 때, LO 또는 RF 입력 신호의 자기-혼합으로 일어난 출력 신호에 원치 않는 DC 성분에 감소를 포함한다. LO에서 RF 포트의 누출은 실제 LO 주파수에 있고, 반면 진짜 LO 신호의 주파수는 효과적으로 믹서의 스위칭 작용에 따른 n배를 증가된다. 결과는 원치 않는 혼합이 LO 주파수에서 신호 및 LO 주파수의 약 n배에 신호 사이에 일어날 것이다. 2개가 충분히 다르기 때문에 적거나 없는 베이스밴드 성분이 결과일 것이다.
RF 주파수에서 명목상인 RF에서 LO 포트까지에 누출은 믹서의 스위칭 동작에 따라 n배 주파수에서 효과적으로 증가된다. 그러나, 진짜 RF 신호의 주파수는 같이 남는다. 결과는 원치 않는 혼합이 RF 주파수에서 신호 및 RF 주파수의 약 n배에 신호 사이에 일어날 것이다. 다시, 2개가 충분히 다르기 때문에, 적거나 없는 베이스밴드 성분이 일어날 것이다.
또 다른 장점은 다른 구체예에서, 믹서 코어의 모든 성분이 트랜지스터이고, 트랜지스터는 온-칩 쉽게 실현되는 것이 주어진 온-칩 제조력이다.
또 다른 장점은 종래 저조파 믹서와 비교하여, 믹서의 스위칭 동작을 통해 RF+및 RF-전류가 믹서의 출력에 직접적으로 교대로 스위칭되는 것이 주어진 보다 선형적인 RF 전달 함수이다.
마지막으로, 종속 발명의 믹서의 또 다른 장점은 Gilbert 믹서에 기하학적 면에서 유사하기 때문에 많은 선재하는 경험이 미칠수 있는 디자인을 고속 진행시키는 것이다.
3. 프리프로세서
종속 발명에 따른 프리프로세서의 구체예가 도 18A에 설명된다. 설명된 바와 같이, 프리프로세서는 180/n도 위상 분리 LO 신호를 받고, 상기 n은 1이상의 정수이고, 및 입력 신호에 관련하여 향상된 스위칭 특징을 갖는 사전 처리된 180/n도 위상 분리 LO 신호를 생성한다.
하나의 구체예에서, 입력 신호는 위상 분리 사인파 신호이다. 그러나, 신호의 차등 형태, 가령 방형파, 램프, 톱니 파형 등이 가능하다는 것이 인정된다. 도 26은 90°위상 분리 사인 신호를 생성하기 위해 구성된 국부 발진기의 한 예를 설명한다.
설명한 바와 같이, 입력 라인 350은 1차 지연 모듈 352 및 상 감지기 354에 연결된다. 1차 지연 모듈 352는 지연 모듈 356에 연결되고, 지연 모듈 356은 지연 모듈 358에 연결되고 지연 모듈 358은 보여진 바와 같은 일련의 방식으로 지연 모듈 360에 연결된다. 하나의 구체예에서, 각 지연 모듈은 지연 요소를 계획할 수 있다. 상 감지기 354는 데이터 라인 362의 개별적 하나 위에 각각 지연 352, 356, 358에 연결된다.
상 감지기 354는 또한 지연 모듈 360의 출력에 연결된다. 마지막으로, 탭 LO0, LO1, -LO0및 -LO1은 각각 지연 및 지연 360 후 국부 발진기 인터페이스에 연결된다.
동작에 있어서, 사인파 신호는 지연 352 및 상 감지기 354에 입력 350에 제공된다. 상 감지기가 각각의 지연 모듈 352, 356, 358 및 360으로부터 신호 출력에 관하여 받는 사인파의 상을 감지한다. 각 모듈 352, 356, 358 및 360에서 지연이 라인 350에 들어오는 신호 및 각 모듈의 출력 사이의 상이 0일 때까지 조정된다. 상기 포인트에서, 탭 LO0, LO1, -LO0및 -LO1에 각각의 신호 입력이 인접 신호에 관해서 상의 90°일 것이다. 상기 탭에서 신호는 도 11A에서 설명된 신호 A1, B1, A2 및 B2에 대응된다. 도 26에 묘사된 LO 회로는 180/n도 위상 분리 LO 신호가 요구되는 경우에 쉽게 확장될 수 있다는 것이 인정된다.
도 18A에 관해서, 180/n상 분리 입력 신호의 성분은 LO0, LO1,...LOn-1, -LO0, -LO1,...-LOn-1로 확인된다. 인정되는 바와 같이, 2n 단일 단자 성분 또는 n 차등 성분일 수 있는 2n 상기 성분이다. 그러나, 이전의 논의에 일관된 경우 모두 2n 성분의 용어에 언급되어질 것이고, 차등의 경우에서 2n 성분은 포지티브 및 네가티브 성분을 포함하는 각각의 n 차등 신호를 형성하고, 모두는 2n 성분의 하나이다.
성분에 언급에 사용된 용어 LO0, LO1,...LOn-1, -LO0, -LO1,...-LOn-1에 관해서, 0 내지 n-1의 범위인 첨자가 n 차등 모드 신호 중 하나를 언급하고 성분의 기호는 포지티브 기호로 가정된 차등 모드 신호의 포지티브 또는 네가티브 상 성분인지, 만약 존재한다면, 차등 신호의 네가티브 상 성분을 표시하는 성분의 기호를 언급한다.
제한기 회로 126은 위상 분리 제한된 신호를 생성하기 위해 입력 신호를 제한한다. 한 실시예에서, 제한기 회로는 증폭하여 입력 신호의 각 성분을 제한하고 그 후 사각파를 형성하기 위해 자른다. 연산 회로 127은 위상 분리 제한 신호를 받고, 그에 대응하여 산술적으로 위상 분리 출력 신호를 생성하기 위해 그것의 성분을 조합한다.
하나의 구체예에서, 위상 분리 제한된 신호는 180/n 위상 분리 신호, LO0 *, LO1 *,...LOn-1 *, -LO0 *, -LO1 *,...-LOn-1 *으로 확인된 2n 성분이다. 인정될 것처럼, 상기는 본래 입력 성분에 관해 이미 논의된 같은 명명법이고, 단지 차이는 위에 쓴 *가 입력 성분으로부터 상기 제한된 성분을 구별하기 위해 첨가된다. 다시, 상기 2n개의 성분이 2n개의 단일 단자 신호, 또는 n개의 신호일 수 있고, 2n개의 용어가 사전 논의로 일관성을 유지하는 경우에 사용될 것이 인정되고, 다른 경우에서, 2n개의 성분의 하나인 포지티브 및 네가티브 상을 갖는 각각의 n개의 차등 신호가 있다는 것이 이해된다.
상기 구체예에서, 출력 신호는 유사하게 180/n 위상 분리 신호이고, PLO0 +, PLO1 +,...PLOn-1 +, PLO0 -, PLO1 -,...-PLOn-1 -로 확인된 2n개의 성분이다. 다시, 상기 2n개의 성분이 2n개의 단일 단자 성분 또는 n개의 차등 성분이고, 2n개의 용어가 사전 논의로 일관성을 유지하는 모든 경우에 성분에 언급에 사용될 것이 인정된다.
출력 신호의 성분에 언급에 사용된 명명법 PLO0 +, PLO1 +,...PLOn-1 +, PLO0 -, PLO1 -,...-PLOn-1 -에 관해서, 첨자는 0 내지 n-1 범위를 갖는 n개의 차등 신호 중 하나를 나타내고, 위에 쓴 + 또는 -는 개별적으로 성분이 차등 신호의 포지티브 또는 네가티브 상 성분인지를 나타낸다.
도 18A에서 설명된 하나의 실시예에서, 리미터 회로는 차등 비교기 128a, 128b, 128b의 복수를 포함하고, 각각은 입력으로 입력 신호의 성분 LOj및 그의 역 -LOj및 그에 대응하는 출력 2개 신호, LOj *및 -LOj *를 받고 상기 j 범위는 0 내지 n-1이다. 신호 LOj *는 신호 LOj의 제한된 형이고, 신호 -LOj *는 신호 -LOj의 제한된 역이다. 상기 출력 신호 모두는 리미터 회로에 의해 생성된 제한된 위상 분리 출력 신호의 성분이다.
차등 비교기 각각은 대응되는 입력 신호가 그의 역이 과할 때 출력의 하나를 표명하도록 구성된다. 그러나, 구체예가 대응되는 입력이 그의 역과 같거나 과할 때, 출력이 표명되고, 또는 대응되는 입력이 그의 역 이하거나, 또는 같거나 또는 이하일 때 출력이 표명되는 것이 가능하다고 인정된다. 신호의 표명이 환경에 따라 높은 상태 또는 낮은 상태에서 신호를 놓는 것을 의미한다는 것을 또한 인정한다.
도 19A-19B는 리미터 회로의 상기 실시예의 동작을 또한 설명하는 실시예 파형이다. 상기 도는 도 19A(3)이 PLO0 +, PLO1 +,...PLOn-1 +, 반면 도 19B(3)이 PLO0 -, PLO1 -,...-PLOn-1 -를 설명하는 것을 제외하고 확인된다.
도 19A(1)은 리미터 회로에 실시예 위상 분리 입력의 성분을 설명한다. 성분 LO0, LO1, LOk-1, LOk, LOk+1, LOn-1, -LO0, -LO1, -LOk-1, -LOk, -LOk+1및 -LOn-1이 특히 설명된다. 상기 성분은 도 19B(1)가 재생성된다.
도 19A(2)는 리미터 회로에 의해 생성된 제한된 위상 분리 출력 신호의 성분을 설명한다. 성분 LO0 *, LO1 *, LOk-1 *, LOk *, LOk+1 *, LOn-1 *, -LO0 *, -LO1 *, -LOk-1 *, -LOk *, -LOk+1 *및 -LOn-1 *이 특히 LO0의 제한된 형을 나타내는 LO0 *로, LO1의 제한된 형을 나타내는 LO1 *로, LOk-1의 제한된 형을 나타내는 LOk-1 *로, LOk의 제한된 형을 나타내는 LOk *로, LOk+1의 제한된 형을 나타내는 LOk+1 *로, LOn-1의 제한된 형을 나타내는 LOn-1 *로, -LO0의 제한된 형을 나타내는 -LO0 *로, -LO1의 제한된 형을 나타내는 -LO1 *로, -LOk-1의 제한된 형을 나타내는 -LOk-1 *로, -LOk의 제한된 형을 나타내는 -LOk *로, -LOk+1의 제한된 형을 나타내는 -LOk+1 *로, -LOn-1의 제한된 형을 나타내는 -LOn-1 *로 설명된다. 상기 성분은 도 19B(2)에서 재생성된다.
보여질 수 있는 것처럼, 상기 예에서 각각의 제한된 성분은 대응하는 사인파 입력 신호가 그의 역 이상일 때 논리적으로 높은 상태에 표명되고, 두개가 같을 때 중간 상태 및 대응하는 입력 성분이 그의 역 이하일 대 논리적으로 낮은 상태에 놓인 사각파이다. 따라서, 예를 들면, LO0가 -LO0보다 클 때 LO0 *가 높고 LO0가 -LO0보다 적을 때 낮다.
도 18A에 관해서, 제한된 성분은 사전 처리된 출력 신호를 형성하는 상기 신호를 산술적으로 조합하는 산술적 회로 127에 입력이다. 도 18A에 보여진 하나의 실시예에서, 사전 처리된 출력 신호의 각 성분은 제한된 신호의 성분에서 형성되고 대응된다. 상기 실시예에서, 출력 성분은 대응하는 제한된 성분에 다음 연속적인 상-지연된 제한 성분의 역을 첨가하여 형성한다. 예를 들면, 도 18A에 관해서, 출력 성분 PLOk +는 LOk *에 -LOk+1 *을 첨가하여 형성한다. 유사하게, 출력 성분 PLOn-3 -는 LOn-2 *에 -LOn-3 *을 첨가하여 형성한다. 또 다른 예처럼, 출력 성분 PLOn-1 *는 LO0 *에 -LOn-1 *을 첨가하여 형성한다.
상-지연 성분의 역의 첨가가 상-지연 성분의 감산과 같기 때문에, 전술한 작동은 대응하는 제한된 성분으로부터 다음 연속적인 상-지연 제한된 성분을 감산하여 출력 성분을 형성하기에 논리적으로 같다. 따라서, 도 19A에 관해서, PLO0 +는LO0 *로부터 LO1 *를 감산하여, 또는 LO0 *에 -LO1 *를 당량으로 첨가하여 형성되고, PLO1 +는 LO1 *로부터 LO2 *를 공제하여, 또는 LO1 *에 -LO2 *를 당량으로 첨가하여 형성되고, PLOk-1 +는 LOk-1 *로부터 LOk *를 공제하여, 또는 LOk-1 *에 -LOk *를 당량으로 첨가하여 형성되고, PLOk +는 LOk *로부터 LOk+1 *를 공제하여, 또는 LOk *에 -LOk+1 *를 당량으로 첨가하여 형성되고, PLOk+1 +는 LOk+1 *로부터 LOk *를 공제하여, 또는 LOk+1 *에 -LOk *를 당량으로 첨가하여 형성되고, 및 PLOn-1 +는 LOn-1 *로부터 LO0 *를 공제하여, 또는 LOn-1 *에 -LO0 *를 당량으로 첨가하여 형성된다.
유사하게, 도 19B(3)에 관해서, PLO0 -는 -LO0 *로부터 -LO1 *를 공제하여, 또는 -LO0 *에 LO1 *을 당량으로 첨가하여 형성되고, PLO1 -는 -LO1 *로부터 -LO2 *를 공제하여, 또는 -LO1 *에 LO2 *을 당량으로 첨가하여 형성되고, PLOk-1 -는 -LOk-1 *로부터 -LOk *를 공제하여, 또는 -LOk-1 *에 LOk *을 당량으로 첨가하여 형성되고, PLOk -는 -LOk *로부터 -LOk+1 *를 공제하여, 또는 -LOk *에 LOk+1 *을 당량으로 첨가하여 형성되고, PLOk+1 -는 -LOk+1 *로부터 -LOk *를 공제하여, 또는 -LOk+1 *에 LOk *을 당량으로 첨가하여 형성되고, 및 PLOn-1 -는 -LOn-1 *로부터 -LO0 *를 공제하여, 또는 -LOn-1 *에 LO0 *을 당량으로 첨가하여 형성된다.
도 19A-19B에 보여진 사전 처리된 신호의 성분 PLO0 +, PLO1 +,...PLOk-1 +, PLOk +, PLOk+1 +,...PLOn-1 +, PLO0 -, PLO1 -,...PLOk-1 -, PLOk -, PLOk+1 -,...PLOn-1 -는 상기 도에 또한 보여진 국부 발진기 출력의 성분 LO0, LO1,...LOk-1, LOk, LOk+1,...LOn-1, -LO0, -LO1,...-LOk-1, -LOk, -LOk+1,...-LOn-1에 비교된 스위칭 특징을 향상시켜왔다. 더 상세히, 그의 온 및 오프 상태 사이에 스티퍼(steeper) 변환을 갖는다. 둘째로, 단지 하나의 상기 성분이 시간에 온 상태에 분명하게 있다.
셋째로, 그것으로 나타내어진 온 및 오프 상태 사이의 변환은 파형 LO0 *, LO1 *,...LOk-1 *, LOk *, LOk+1 *,...LOn-1 *, -LO0 *, -LO1 *,...-LOk-1 *, -LOk *, -LOk+1 *,...-LOn-1의 0 교차로 정의된다. 그것은 신호 LO0, LO1,...LOk-1, LOk, LOk+1,...LOn-1, -LO0, -LO1,...-LOk-1, -LOk, -LOk+1,...-LOn-1이 믹서에 스위칭 작동을 직접 강화하는데 사용될 때 존재하는 진폭 잘못 짝지음에 민감도를 제거한다. 상기 문제는 수 128이 신호 LOk-1, LOk및 LOk+1사이에 개별적으로 교차점을 정의하는 도 19A(1)에 가장 쉽게 보인다. 상기 포인트는 LOk에 대한 예정된 온 상태를 정의한다. 보여질 수 있는 것처럼, 상기 온 상태 기간은 신호 LOk-1, LOk및 LOk+1의 비례하는 진폭에 매우 의존한다. 반대로, 대응하는 사전 처리된 성분, PLOk +에 대한 온 상태는 LOk *및 LOk+1 *상기 신호의 단지 0 교차가 유도된 것으로부터 신호의 비례하는 진폭에 전혀 의존하지 않는 것이 관찰될 것이다.
신호 PLO0 +, PLO1 +,...PLOk-1 +, PLOk +, PLOk+1 +,...PLOn-1 +, PLO0 -, PLO1 -,...PLOk-1 -, PLOk -, PLOk+1 -,...PLOn-1 -의 또 다른 요구된 진폭은 각각이 수평축에 대해 대칭이라는 것이다. 상기 대칭은 신호 성분이 짝수 고조파가 부족하고 짝수 고조파가 RF 또는 LO 입력의 자기-혼합 및 출력 신호에 원치 않는 DC 성분의 주입을 낳을 수 있기 때문에, 짝수 고조파는 반 LO 주입을 포함하는 적용에 바람직하지 않다는 것을 확증한다. (RF 주파수에 1/n배인 LO 주파수를 포함하는 적용에서, 사전 처리된 성분에 도 n의 고조파를 피하는 것이 유용하다.) 짝수 고조파는 사용하는 차등 입력 또는 출력의 목적이 짝수 고조파를 피하는 것이기 때문에 차등 입력 또는 출력을 포함하는 적용에 또한 바람직하지 않다.
도 18B에서는 본 발명에 따른 제 2 실시예가 도시된다. 이 실시예는 두 전압 모드 출력, 즉 LOj *및 -LOj *을 구비하는 도 18A의 차동 비교기가 네개의 전류 모드 출력, 즉 두개의 출력 전류 LOj *및 -LOj *로 대체된다는 점을 제외하고는 도 18A의 실시예와 동일하다.
본 발명에 따른 전처리의 제 3 실시예는 도 18C에서 도시되어진다. 이 실시예는 성분 LOj *(-LOj *)를 첨가시키는 대신에 다음의 위상 지연된 성분 LOj+1 *(LOj+1 *)이 전처리 출력 성분 PLOj +(PLOj -)를 유도한다는 점을 제외하고는 도 18b의 실시예와 동일하고, 상기 다음의 위상 지연된 성분 LOj+1 *(-LOj+1 *)은 전처리된 출력 성분 PLOj +(PLOj -)을 유도하기 위하여 성분 LOj *(-LOj *)로부터 가감된다.
도 18D에서는 본 발명에 따른 프리프로세서(preprocessor)의 제 4 실시예가 도시되어진다. 이 실시예는 각각의 차동 비교기가 두개의 싱글-엔드된(single-ended) 비교기, 즉 LOj, -LOj로 대체된다는 점을 제외하고는 도 18a의 실시예와 동일하다. 각각의 싱글-엔드된 비교기는 대응하는 입력 신호가 기준 DC 레벨을 초과할때 어서트된 상태에서 이것의 출력 신호를 배치하도록 형성되어진다. 한 실시예에서, 기준 레벨은 양극 트랜지스터의 임계 전압이다.
도 18B의 실시예의 실행은 도 16에서 도시되어지고, 이와 동일한 요소들은 동일한 첨조번호가 주어진다. 더욱 특별하게는, 도 16에서는 스테이지(120, 121및 122)의 실행이 설명되어진다. 스테이지(120)는 입력으로서 LOK+1및 -LOK+1을 수신하고 출력으로서 PLOK+1 +및 PLOK+1 -을 생성한다. 스테이지(121)는 입력으로서 LOK및 -LOK을 수신하고 출력으로서 PLOK +및 PLOK -을 생성한다. 스테이지(122)는 입력으로서 LOK-1및 -LOK-1을 수신하고 출력으로서 PLOK-1 +및 PLOK-1 -을 생성한다.
스테이지(121)는 다른 스테이지를 대표하고, 지금부터 상세하게 설명한다. 나타나는 바와같이 LOK는 입력(124a)에 적용되어지고 -LOK는 차동 비교기(125)의 입력(124b)에 적용되어진다. 차동 비교기(125)는 4개의 NPN 트랜지스터(129a, 129b, 129c 및 129d)를 포함한다. 성분 LOk는 두 트랜지스터(129a 및 129b)의 베이스에 적용되어지고, 성분 -LOK는 두 트랜지스터(129c 및 129d)에 적용되어진다. LOK의 응답이 -LOK보다 높은 상태로 얻어지면, 전류 모드 신호 LOK *는 두 트랜지스터(129a 및 129b)의 컬렉터상에 생성되어진다. -LOK의 응답이 LOK보다 높은 상태로 얻어지면, 전류 모두 신호 -LOK *는 두 트랜지스터(129c 및 129d)의 컬렉터 상에 생성되어진다.
트랜지스터(129a)의 컬렉터는 레지스터(126a)를 통해 동일한 도면부호 "123"를 가지는 Vcc와 교대로 결합되어지는 도면번호 "150"과 동일한 NODEk +와 결합되어진다. 도시되는 바와같이, 스테이지(120)에서 트랜지스터(152c)의 컬렉터는 NODEK +와 결합되어진다. 이 트랜지스터는 높은 상태에서 싱글 성분 -LOK상에 전류 -LOK+1 *를 끌어낸다. 전류 PLOK +는 NODEK +에서 전류를 유지하는 레지스터(126a)를 통해 생성되어지고, LOK *+(-LOK+1 *)과 동일하다.
유사하게, 트랜지스터(129d)의 컬렉터는 도면부호 "151"의 NODEK _와 결합되어지고, NODEK _는 레지스터(126b)를 통해 Vcc와 번갈아 결합되어진다. 노드(120)에서 트랜지스터(152b)의 컬렉터는 또한 NODEK _와 결합되어진다. 트랜지스터(152b)는 높은 상태에서 싱글 성분 LOK+1상에 전류 LOK+1 *를 끌어낸다. 전류 PLOK -는 NODEK -에서 전류를 유지하는 레지스터(126b)를 통해 생성되어지고, (-LOK *) +LOK+1 *와 동일하다.
스테잊(120 및 122)에서는 유사한 분석이 적용되어진다. 스테이지(120)에서, 전류 PLOK+1 *는 NODEK+1 +에서 전류를 유지하는 레지스터(154a)를 통해 생성되어지고, LOK+1 *+(-LOK+2 *)와 동일하다. 유사하게, 전류 PLOK+1 +는 NODEK+1 -에서 전류를 유지하는 레지스터(154b)를 통해 생성되어지고, (-LOK+1 *) +LOK+2 *와 동일하다.
스테이지(122)에서, 전류 PLOK-1 +는 NODEK-1 +에서 전류를 유지하는 레지스터(156a)를 통해 생성되어지고, LOK-1 *+(-LOK *)와 동일하다. 언급한 바와같이 전류 -LOK *는 스테이지(121)에서 트랜지스터(129c)의 컬렉터를 통해 노드 NODEK-1 +에서 이끌어진다. 이 컬렉터는 스테이지(122)에서 NODEK-1 +와 결합되어지고 신호 성분 -LOK의 유지를 위해 전류 LOK *를 이끌어 낸다. 유사하게, 전류 PLOK-1 _는 NODEK-1 -에서 전류를 유지하는 레지스터(155b)를 통해 생성되어지고, (-LOK-1 *) +LOK *와 동일하다. 언급한 바와같이 전류 LOK *는 스테이지(121)에서 트랜지스터(129b)의 컬렉터를 통해 NODEK-1 +에서 이끌어진다. 이러한 컬렉터는 스테이지(122)에서 NODEK-1 -와 결합되어지고 신호 성분 LOK의 유지를 위해 전류 LOK *를 이끌어 낸다.
스테이지(121)에서 소스(128)의 전류 소스를 가지는 각각의 스테이지는 한 실시예로 나타난다. 각각의 소스는 스테이지의 트랜지스터로부터 동시에 얻어지는전류(IO)를 이끌어낸다. 이러한 전류 소스는 I0/2로 표명될때, LOK-1 *, LOK *, LOK+1 *, -LOK-1 *, -LOK *, 및 -LOK+1 *의 값으로 고정되고, I0로 표명될때, PLOK-1 *, PLOK *, PLOK-1 +, PLOK-1 -, PLOK -및 PLOK+1 -의 값으로 고정된다.
도 17A-17B는 도 16의 실시예의 또 다른 작동을 설명하는 웨이브폼의 예이다. 각각의 신호 성분 LOK-1 *, -LOK-1 *, LOK *, -LOK *, LOK+1 *, 및 -LOK+1 *은 주기 T를 구비하고, 이러한 주기는 신호 성분 LOK-1 *, -LOK-1 *, LOK *, -LOK *, LOK+1 *, 및 -LOK+1 *이 유도되는 신호 성분 LOK-1, -LOK-1, LOK, -LOK, LOK+1및 -LOK+1의 주기와 동일하다. 설명되는 것처럼, 신호 성분 LOK-1 *, LOK *및 LOK+1 *은 신호 성분 -LOK-1 *, -LOK *및 -LOK+1 *과 같이 T/2n까지 서로 연속적으로 위상-지연되어지고, 여기서 n은 1보다 큰 정수이다.
도 17A를 참조하면, 신호 LOK-1 +은 LOK-1 *내지 (LOK *)를 첨가되는 것에 의해 형성되어지고, 신호 PLOK +는 LOK *내지 (-LOK+1 *)를 첨가시키는 것에 의해 형성되어지고, 도 17B를 참조하면, 신호 PLOK-1 -는 (-LOK-1 *) 내지 LOK *를 첨가시키는 것에 의해형성되어지고, 신호 PLOK -는 (-LOK *) 내지 LOK+1 *를 첨가시키는 것에 의해 형성되어진다. 설명되는 바와같이, 각각의 이러한 신호는 양으로 진행되거나 음으로 진행되는 펄스의 대안적인 시퀀스를 포함하고, 각각의 신호 T/2n의 지연을 구비하고, 여기서 연속적인 양 및 음 진행 펄스사이의 간격은 (n-1)*T/2n이 된다.
본 발명에 따른 프리프로세서의 제 2 실시예는 도 6A-6E를 참조하여 설명되어진다. 이 실시예에서, 프리프로세서는 2n 성분을 구비하는 위상-분할 입력 신호를 수신하도록 형성되어지고, 여기서 n은 1보다 크고, 또한 주기 T를 가지며, 여기서 주기 T는 T/2n 지연의 비겹침 부주기 2n을 포함한다. 출력 신호는 이것의 스위칭 특성이 입력 신호에 관하여 향상되도록 한다. 더욱 특별하게는, 주기 T의 2n/T부주기 동안, 출력 신호의 단일 성분만이 동시에 표명되어지고, 다른 출력 성분은 부주기의 각각에서 표명되어진다. 더구나, 각각의 성분은 도 6A-6E에서 도면부호 "109"로 표시되는 수평축 주위에서 대칭적으로 된다. 셋째로, 도 6A-6E에서 도면부호 "109" 및 "108"로 나타나는 오프 및 온 상태와 바이스-버사(vice-versa)사이에서 트랜지션 시간은 이 개시의 목적을 위해 빨라지고, 이러한 트랜지션 초과율은 (2n×A)/T를 의미하며, 여기서 A는 오프 상태에 관하여 표명되거나 또는 온 상태에서 얻어진 진폭이다. 도 6A-6E를 참조하면, 레벨 108 및 109사이의 차이가 있다.
또한 이러한 특성은 도 11, 12, 14, 21 및 22와 도 17 및 도 19의 일반적인 경우에서 설명되는 웨이브폼에서 n=2로 적용된다.
도 20A는 n=2 경우인 본 발명의 프리프로세서의 실시예의 블록 다이어그램을 설명한다. 도 20A에서 도시된 프리프로세서는 제 1 비교기(130) 및 제 2 비교기(131)를 포함한다. 제 1 비교기(130)는 입력(LOo)및 입력 -LOo를 포함한다. 이러한 형상에서 제 1 비교기(130)는 각각 입력 LO0 *및 -LOo를 포함한다. 이러한 형상에서 제 1 실시예(130)는 이중 출력 라벨된 LOo *및 -LOO *를 각각 포함한다. 이러한 출력은 합계 유닛(132)과 연결되어진다.
제 2 비교기(131)는 입력 LO1및 -LO1를 포함한다. 제 2 비교기(131)는 LO1 *및 -LO1 *으로 라벨된 이중 출력을 포함한다. 이러한 출력 모두는 합계 유닛(132)에 연결된다. 합계 유닛(132)은 상기에서 기술되어지는 것처럼 a, b, c 및 d로 라벨된 4개의 출력을 제공한다. 도시되는 바와같이, 출력 a는 교대로 LOo *+ (-LO1 *)와 동등한 PLOo +과 동일하고,; 출력 c는 LOo *+ -LO1 *와 교대로 동등한 PLO1 +와 동등하고; 출력 d는 (-LOo *) + LO1 *와 교대로 동등한 PLOo -와 동등하고; 출력 b는 -(LOo *) + (-LO1 *)와 동등한 PLO1 -와 동등하다.
작동에서, 제 1 비교기(130)는 입력(LOo및 -LOO)를 수신하고, 하기와 같이 출력(LOo *및 -LOO *)을 생성한다:
만일 LOo＞ -LOO이면 LOo *=1, -LOO *=0이고,
만일 LOo＜ -LOO이면 LOo *=0, -LOO *=1이고,
만일 LOo= -LOO이면 LOo *=1/2, -LOO *=1/2이 된다.
물론, 대안적인 실시예에서, 만일 LOo= -LOO이면 LOo *=0 또는 LOo *=-LOO *=1이 가능하다.
제 2 비교기(131)의 작동은 제 1 비교기(13)의 작동을 반영한다. 하기의 방정식은 제 2 비교기(131)의 작동과 관계를 형성한다.
만일 LO1＞ -LO1이면 LO1 *=1, -LO1 *=0이고,
만일 LO1＜ -LO1이면 LO1 *=0, -LO1 *=1이고,
만일 LO1= -LO1이면 LO1 *=1/2, -LOO *=1/2이 된다.
또한, 대안적인 실시예에서는 만일 LO1= -LO1이면, LO1 *=-LO1 *=0 또는 LO1 *=-LO1 *=1이 가능하다.
신호 성분 LO0 *, -LO0 *, LO1 *및 -LO1 *은 합계 유닛(132)에서 나타난다. 합계유닛은 출력 a, b, c 및 d를 생성하기 위해 이러한 신호 성분과 결합되어진다. 하기의 방정식은 이러한 실시예에서 합계 유닛(132)의 작동을 나타낸다:
출력 a = PLO0 += LO0 *+ (-LO1 *)
출력 c = PLO1 += LO0 *+ LO1 *
출력 d = PLO0 -= (-LO0 *) + LO1 *
출력 b = PLO1 -= (-LO0 *) + (-LO1 *)
도 20B는 본 발명의 프리프로세서의 제 2 실시예를 설명하고 이 경우에 n=2이며 여기서 단일 출력 비교기(133, 134)는 도 20A의 제 1 실시예의 이중 출력 비교기와 대체된다. 도 20A와 관련하여, 도 20B와 동일한 요소는 도면부호를 동일하게 한다. 도시되는 바와같이, 제 1 단일 출력 비교기(133)는 입력 LO0및 -LO0에 연결되고 연산 유닛(135)에 연결되는 단일 출력 LO0 *을 가진다. 유사하게, 제 2 단일 출력 비교기(134)는 입력 LO1및 -LO1에 연결되고 연산 유닛(135)에 연결되는 단일 출력 LO1 *을 가진다.
제 1 비교기(133)는 하기의 방정식에 따라 작동한다.
만일 LO0＞ -LO0이면 LO0 *=1이고,
만일 LO0＜ -LO0이면 LO0 *=0이고,
만일 LO0= -LO0이면 LO1 *=1/2이 된다.
제 비교기(134)의 작동은 제 1 단일 출력 비교기(133)의 작동을 반영한다. 하기의 방정식은 제 2 비교기(134)의 작동을 나타낸다.
만일 LO1＞ -LO1이면 LO1 *=1이고,
만일 LO1＜ -LO1이면 LO1 *=0이고,
만일 LO1= -LO1이면 LO1 *=1/2이 된다.
신호 성분 LO0 *및 LO1 *은 연산 유닛(135)에서 나타난다. 연산 유닛(135)은 출력 a, b, c 및 d를 생성하기 위해 이러한 입력과 결합되어진다. 하기의 방정식은 연산 유닛(135)의 작동을 나타낸다:
출력 a = PLO0 += LO0 *- LO1 *
출력 c = PLO1 += LO0 *+ LO1 *
출력 d = PLO0 -= LO1 *- LO0 *
출력 b = PLO1 -= -LO0 *- LO1 *
도 21A-21I는 도 20A에서 설명되는 프리프로세서 실시예의 작동을 상세하게 설명한다. 도 21A는 로컬 오실레이터로부터 프리프로세서까지 위상-분할 입력의 실시예를 설명한다. 이것은 서로 90°를 벗어난 위상을 가지는 4개의 위상-분할 신호 성분(LO0, LO1, -LO0및 -LO1)를 나타낸다. 이 실시예에서, LO1은 LO0에 대하여 90°정도 이동되고, -LO0는 LO0에 대하여 180°정도 이동되고, LO1은 LO0에 대하여 270°정도 이동되어진다.
도 21B는 도 21A의 입력과 대응되는 도 20A의 실시예에서 비교기(130)의 출력에서 나타나는 단일 성분 LO0 *를 설명한다. 도시되는 바와같이, LO0＞-LO0일때 논리 "1"이 되고, 두개가 동일할때는 1/2이 되고 않으면 논리 "0"이 된다.
도 21C는 도 21A의 입력과 대응되는 비교기(130)의 출력에서 나타나는 단일 성분 -LO0 *를 설명한다. 도시되는 바와같이, -LO0＞LO0일때 논리 "1"이 되고, 두개가 동일할때는 1/2이 되고 그렇지 않으면 논리 "0"이 된다.
도 21D는 도 21A의 입력과 대응되는 비교기(131)의 출력에서 나타나는 단일 성분 LO1 *를 설명한다. 도시되는 바와같이, LO0＞-LO0일때 논리 "1"이 되고, 두개가 동일할때는 1/2이 되고 그렇지 않으면 논리 "0"이 된다.
도 21E는 도 21A의 입력과 대응되는 비교기(131)의 출력에서 나타나는 단일성분 -LO1 *를 설명한다. 도시되는 바와같이, -LO0＞LO0일때 논리 "1"이 되고, 두개가 동일할때는 1/2이 되고 그렇지 않으면 논리 "0"이 된다.
도 21F는 도 20A에서 합계 유닛(132)으로부터 출력되는 단일 성분 "c"를 설명한다. 도시되는 바와같이, 이것은 단일 성분 LO0 *및 LO1 *의 합계가 된다.
도 21G는 도 20A에서 합계 유닛(132)으로부터 출력되는 단일 성분 "a"를 설명한다. 도시되는 바와같이, 이것은 단일 성분 LO0 *및 -LO1 *의 합계가 된다.
도 21H는 도 20A에서 합계 유닛(132)으로부터 출력되는 단일 성분 "d"를 설명한다. 도시되는 바와같이, 이것은 단일 성분 -LO0 *및 LO1 *의 합계가 된다.
도 21I는 도 20A에서 합계 유닛(132)으로부터 출력되는 단일 성분 "b"를 설명한다. 도시되는 바와같이, 이것은 단일 성분 -LO0 *및 -LO1 *의 합계가 된다.
만일 도 21A의 로컬 오실레이터 신호 성분의 주기가 도 21F-21I의 신호와 비교하여 도 21I에서 도시되는 바와같이 4개의 비겹침 부분안으로 분할되면, 이러한 각각의 부분에서 단지 하나의 신호 성분만이 동시에 표명되고, 즉 다시 말하면, 단지 하나만으로도 양극으로 믹서를 작동시킬수 있다. 한 실시예에서, 단일 성분은 또 다른 성분과 관련하여 가장 높은 신호일때 표명되어진다. 또한, 이러한 각각의 부분에서는 이러한 신호 성분의 다른 부분이 표명되어진다. 제 1 부분에서, 신호성분 "a"가 표명되어지고, 제 2 부분에서 신호 성분 "c"가 표명되어지고, 제 3 부분에서 신호 성분 "d"가 표명되어지며, 제 4 부분에서 신호 성분 "b"가 표명되어진다. 또한 전이점이 형성되는 이러한 부분사이에 경계, 이러한 전이점에서의 급경사되는 신호 및 DC오프셋을 통해 도 21B-21E의 신호 성분의 교차점에 의해 형성된 전이점을 관찰할 수 있다.
도 22A-22G는 도 20B에서 설명되는 프리프로세서 실시예의 작동에 관하여 상세하게 설명한다. 도 22A는 로컬 오실레이터에서 프리프로세서까지 위상-분할 입력에 실시예에 대하여 설명한다. 이것은 도 21A와 동등하기 때문에 더 이상의 설명은 하지 않는다.
도 22B는 도 22A의 입력과 대응되는 도 20B의 실시예에서 비교기(133)의 출력을 나타내는 단일 성분 LO0 *를 설명한다. 도시되는 바와같이, LO0＞-LO0이면 논리 "1"이 되고, 두개가 동일하면 1/2이 되고, 그렇지 않으면 논리 "0"이 된다.
도 22C는 도 22A의 입력과 대응되는 비교기(134)의 출력을 나타내는 단일 성분 LO1 *를 설명한다. 도시되는 바와같이, LO1＞-LO1이면 논리 "1"이 되고, 두개가 동일하면 1/2이 되고, 그렇지 않으면 논리 "0"이 된다.
도 22D는 도 20B에서 연산 유닛(135)으로부터의 출력되는 단일 성분 "c"를 설명한다. 도시되는 바와같이, 이것은 단일 성분 LO0 *및 LO1 *의 합계이다.
도 22E는 도 20B에서 연산 유닛(135)으로부터의 출력되는 단일 성분 "a"를설명한다. 도시되는 바와같이, 이것은 단일 성분 LO0 *과 LO1 *의 사이의 차이를 나타낸다..
도 22F는 도 20B에서 연산 유닛(135)으로부터의 출력되는 단일 성분 "d"를 설명한다. 도시되는 바와같이, 이것은 단일 성분 LO1*과 LO0 *의 사이의 차이를 나타낸다.
도 22G는 도 20B에서 연산 유닛(135)으로부터의 출력되는 단일 성분 "b"를 설명한다. 도시되는 바와같이, 이것은 LO0 *및 LO1 *의 인버스(inverse)의 차이이다.
이러한 신호 성분은 도 21F-21I의 단일 성분과 동일하고 따라서 더 이상 기술하지 않는다.
도 23A는 도 20A의 실시예를 설명한다. 이것은 n=2인 경우인 도 16의 실시예이다. 설명되는 것처럼, 스테이지(130 및 131)가 제공된다. 각각의 스테이지는 1-4로 번호되어지는 4개의 NPN 트랜지스터를 구비한다. 전류 I0를 공급하는 전류 소스는 각 스테이지에서 제공되고, 전류 소스중 소스(128)는 대표적인 실시예를 나타낸다. 소스는 스테이지에서 각 트랜지스터의 이미터와 결합되어진다. 신호 성분(LO0)은 트랜지스터(1 및 2)의 베이스와 결합되고, 신호 성분(-LO0)은 스테이지(130)에서 트랜지스터(3 및 4)의 베이스에 결합된다. 유사하게, 신호 성분(LO1)은 트랜지스터(1 및 2)의 베이스에 결합되고 신호 성분(-LO1)은스테이지(131)에서 트랜지스터(3 및 4)의 베이스에 결합된다.
스테이지(130)에서 트랜지스터(1)의 컬렉터는 레지스터를 통해 도면부호 "123"로 표시되는 Vcc와 교대로 결합되는 NODE0 +와 결합된다. 유사하게, 스테이지(130)에서 트랜지스터의 컬렉터는 레지스터를 통해 Vcc와 교대로 결합되는 NODE0 -와 결합된다.
스테이지(131)에서 트랜지스터(1)의 컬렉터는 레지스터를 통해 Vcc와 교대로 결합되는 NODE1 +와 결합된다. 유사하게, 스테이지(131)에서 트랜지스터(4)의 컬렉터는 레지스터를 통해 Vcc와 교대로 결합되는 NODE1 -와 결합된다.
스테이지(130)에서 트랜지스터(2)의 컬렉터는 스테이지(131)에서의 NODE1 +와 결합되고, 스테이지(130)에서 트랜지스터(3)의 컬렉터는 스테이지(131)에서의 NODE1 -와 결합된다. 유사하게, 스테이지(131)에서 트랜지스터(2)의 컬렉터는 스테이지(13)에서의 NODE0 -와 결합되고, 스테이지(131)에서 트랜지스터(3)의 컬렉터는 스테이지(130)에서의 NODE0 +와 결합된다.
NODE0 +에서 전류 보존을 통해, 전류 PLO0 +는 LO0 *및 (-LO0 *)와 동일하게 된다. NODE0 -에서 전류 보존을 통해, 전류 PLO0 -는 (-LO0 *) 및 LO1 *의 합계와 동일하게 된다. NODE1 +에서 전류 보존을 통해, 전류 PLO1 +는 LO1 *및 LO0 *의 합계와 동일하게 된다. NODE1 -에서 전류 보존을 통해, 전류 PLO1 -는 (-LO1 *) 및 LO0 *의 합계와 동일하게 된다.
표명되면, 각각의 전류 LO0 *, -LO0 *, LO1 *및 -LO1 *는 I0/2의 값이 얻어진다. 표명되면, 전류 PLO0 +, PLO0 -, PLO1 +및 PLO1 -는 I0의 값이 얻어지고, I0/2의 DC 오프셋과 대칭된다. 도 23B에서는 실시예에서의 신호 성분 a(PLO0 +), d(PLO0 -), c(PLO1 +) 및 b(PLO1 -)를 설명한다.
도 12A-12H는 본 발명의 한 실시예에서 프리프로세서 출력의 바람직한 특징을 설명한다. 이 실시예에서 리버스 양극으로 믹서를 작동시키는 상태와 같은 미리 형성된 상태에서는, 각각의 신호 성분 a, b, c 및 d가 도면에서 나타나는 LO주기의 4개의 비겹침 주기중 하나에서 얻어지고, 신호 성분중 하나만이 동시에 미리 형성된 상태에서 표명되어진다. 이것은 도 12A-12D에서 나타난다. 또한, 양극과 반대되는 믹서에서 스위칭점(71)은 프리프로세서 출력을 생성하기 위하여 사용되는성분(LO0 *, -LO0 *, LO1 *및 -LO1 *)의 DC 오프셋 교차점에 의해 형성된다. 또한, 도면부호 "70" 및 "72"에 의해 나타나는 이러한 전이점에서의 신호 성분의 경사는 가파르게 된다.
도 25는 도 23A의 프로세서의 회로 레벨 실행을 나타내고, 동일한 요소는 동일한 도면부호로 나타낸다. 도 25에서는 스테이지(130)에서 트랜지스터(1 및 2)와, 마찬가지로 트랜지스터(3 및 4)의 순서가 바뀌는 차이점이 있다. 또 다른 차이점으로는 버퍼 시스템(552)이 첨가되는 점이다. 이러한 버퍼 시스템은 프리프로세서의 출력 스테이지에서 높은 입력 임피던스와 낮은 출력 임피던스를 부가하는 것에 의해 임피던스 전이가 믹서 및 프리프로세서 성능을 향상시키도록 한다. 각각의 트랜지스터(Q44-Q47)는 각 트랜지스터 베이스에서 전압으로부터 일정량에 의해 오프셋되고 낮은 임피던스를 가지는 출력 a, b, c 및 d에서 Vcc로부터 전압을 제공하기 위해 전압 버퍼로서 작동한다. 트랜지스터(Q44-Q47)와 결합되는 레지스터(R22-R19)는 소정의 임피던스 전이를 얻을 수 있다.
만약 그렇지 않으면, 이 실시예의 구조 및 작동은 도 23A와 동일하기 때문에 더이상 설명하지 않는다.
도 28A는 본 발명에 따른 프리프로세서의 작동의 방법의 한 실시예를 설명한다. 스텝(410)에서, 위상-분할 LO 입력은 위상-분할 제한된 신호를 생성하기 위하여 제한되어지고, 제한된 신호의 성분은 출력 신호의 성분을 형성하기 위하여 산술적으로 결합된다.
도 28B는 본 발명에 따른 프리프로세서의 작동 방법의 제 2 실시예를 설명한다. 스텝(412)에서, 위상-분할 LO 입력은 위상-분할 제한된 출력 신호를 형성하기 위해 제한되고, 이 성분은 방형파가 된다. 스텝(413)에서, 방형파는 위상-분할 출력 신호를 형성하기 위해 산술적으로 결합된다. 한 실시예에서, 각각의 방형파는 출력 신호의 성분을 형성하기 위해 이것의 위상-지연된 후속자로부터 가감되고, 또한 출력 신호의 또 다른 성분을 형성하기 위해 인접하는 위상-진행 선행자로부터 가감되어진다.
도 21 및 도 22에서 신호 성분 a, b, c 및 d와 도 19A-19B에서의 LO0 *, LO1 *, ...LOK-1 *, LOK *, LOK+1 *,...LOn-1 *, -LO0 *, -LO1 *,...-LOK-1 *, -LOK *, -LOK+1 *,...-LOn-1 *의 기술은 실제 실시예에서 이상적이며, 여기에서는 신호 전이가 한정되게 경사된다. 도 6 및 도 23B에서 기술되는 신호는 실제 실시예에서 발생되는 한정되게 경사되는 전이의 예를 도시한다.
본 실시예에서는 전술한 실시예에서의 어떤 다른 모드 신호가 단일-엔드된 신호일 수 있고, 또는 전술한 실시예에서의 어떤 전류 모드 신호가 전압 모드이거나 바이스-버사(vice-versa)일 수 있다. 또한 본 실시예에서는 프리프로세서 코어에서 트랜지스터가 양극 PNP 트랜지스터, MOSFETs, BJTs, CMOS 기술, HBTs, HEMTs, MODFETs, 다이오드, MESFETs, JFETs 또는 그와같은 종류를 포함하거나 사용한다.
전술한 것으로부터, 본 발명의 프리프로세서의 잇점은 사인파 LO 위상-분할신호와 비교하여 온 오프사이에서 가파른 전이를 가지는 위상-분할 LO 신호라는 점이고, 그결과 이러한 LO신호에 의해 구동되는 믹서에서 이득, 노이즈 실행 및 감도가 향상된다.
본 발명의 프리프로세서의 또 다른 잇점은 온 오프사이에서의 전이가 LO 제로 크로싱에 의해 한정되는 위상-분할 신호라는 점으로서, RF 셀프-믹싱의 버퍼 저지을 제공하고, LO 진폭 매칭에 덜 의존하고, LO파형의 타입 또는 모양을 제공한다.
사인파 위상-분할 LO 신호에 의해 구동되는 저조파 믹서와 비교하여 본 발명의 프리프로세서와 저조파 믹서의 결합은 모든 RF 입력 전류가 출력에서 유지되어 저 손실을 얻을 수 있는 잇점을 가진다.
이러한 결합의 또 다른 잇점은 프리프로세스된 위상-분할 LO 입력의 온 오프상태에서 가파른 전이때문에 노이즈와 간섭의 감도를 감소시킨다는 점이다.
본 발명의 프리프로세서의 또 다른 잇점은 RF 입력에서 믹서의 LO 입력까지 원하지 않는 커플링이나 또는 누설을 감소시키거나 제거할 수 있다는 점이다. 하기에서 기술되는 바와같이 시스템에서 프리프로세싱이 부족하면, 강한 블로커가 RF 입력 라인상에 존재할 수 있고 이것으로 로컬 오실레이터 라인상에 결합된다. 믹싱 처리 동안, 원하지 않는 블로커 주파수는 출력 신호에서 DC 간섭을 일으킨다. 비록 한 실시예에서 실제 로컬 오실레이터가 약 1/2의 소정 RF 주파수로 진동할지라도, 믹서 코어가 로컬 오실레이터 사이클당 4배의 극성, 예를들면 로컬 오실레이터 주파수의 두배로 스위치되기 때문에 이러한 유형의 커플링이 발생한다. 프리프로세서는 믹서 출력에서 DC 에러를 감소시키고 그 결과 40dB이상의 RF 블로커가 발생한다.
LO 주파수가 RF 주파수의 1/2인 경우의 유도 과정이 하기에서 제공된다. 도 8을 참조하면 믹서 극성의 전이는 (τ1, τ2, τ3, τ4)으로서 라벨되어진다. 이러한 전이는 두 로컬 오실레이터 신호가 서로 교차될때 발생하고, 믹서 코어의 두 분리 트랜지스터 사이가 스위칭되도록 한다. 따라서, τ1, τ2, τ3, τ4의 관련 타이밍이 중요하다.
그러나, 원하지 않는 간섭은 τ1, τ2, τ3, τ4의 타이밍에 영향을 준다. 이것은 변화되는 τ1, τ2, τ3, τ4가 믹서의 선택성 성능에 영향을 끼치기 때문에 바람직하지 않다. 믹서 극성에서의 각 변화가 두 로컬 오실레이터 신호의 교차에서 발생하기 때문에 이러한 타이밍의 변화가 발생한다. 간섭 신호가 이러한 로컬 오실레이터 하나의 신호중 상부에서 결합하면, 스위치의 시간이 변화되어진다. 예를들면, 로컬 오실레이터 신호가 τ1에서 크기 Vint의 작은 간섭 신호에 대하여 사인파라고 가정하면, 전이 시간은 변화되어진다:
그리고 τ2에서
여기서 VLO및 FLO는 로컬 오실레이터의 진폭 및 주파수이다.
만일 인-밴드 블로커의 경우와 같이 Vint(t)=Acos(2πFRFt+φ(t))(여기서 FRF는 소정의 RF 주파수이고 φ(t)는 천천히 변화는 위상이다)이면, 로컬 오실레이터 신호는 τ1에서 τ2으로 진행하고, 이 사이클의 1/4 또는 90°를 통과하여, Vint(t)는 180°를 통과혀 극성이 바뀌게 된다.(극성과 이 섹션에서 바뀌는 극성의 참조는 LO주파수의 두배 비율로 멀티프리케이션 요소의 스위칭에 관련하여 언급된 개념과 동일하게 간주된다.) 즉 다시말하면, Vint(τ1)=-Vint(τ2)는 수학적으로 동등한다.
다음은 믹서의 성능에 영향을 주는 스위치 시간 τ1, τ2등에서 변화되는 방법에 관한 것이다. 믹서의 출력은 이것의 극성 및 RF 입력의 생성을 간단하게 한다. 이것으로, 믹서 극성의 푸리에 계수는 믹서의 동작으로 기술된다.
수학적으로 쉽게 하기 위해, 몇몇의 변환이 필요하다:
(여기서 T는 LO의 주기이다)
그래서, 이것은 아래와 같다:
아래와 같이 시작되고:
이것을 사인파 로컬 오실레이터 출력상에 결합되는 RF 블로커의 경우에 적용하면:
푸리에 계수를 풀면;
하기에서, a2는 출력에서 하기의 조건을 따른 것이다:
상기에서 제 1 조건은 RF 입력상에 오리지널 RF 블로커가 동일한 것이다(Acos(2πfRFt+φ(t)), 여기서 FRF=2/T). 그러면 이 조건은 블로커 아래에서 DC와 믹스된다.
다음의 방정식은 이러한 메카니즘에서 가지는 프리프로세싱의 효과를 나타낸다. RF 블로커는 로컬 오실레이터(LO) 신호 또는 신호: 1) 프리프로세싱전; 및 2)프리프로세싱후에 따라 위치된다.
만일 RF 블로커가 프로세싱후 로컬 오실레이터 신호상에 결합되면, 유사한 메카니즘이 얻어진다. 그러나, 효과는 아래와 같은 두 이유때문에 감소한다: 1) 프리프로세서와 믹서사이에서 물리적 결합은 짧게 유지되고, 이것에 의해 무시될 수 있는 레벨까지 커플링 효과가 감소한다; 2) 프리프로세싱후에 신호 전이는 현저하게 빨라지고 가파르게 되어의 인자에 의해 변화 시간의 효과가 감소되고, 여기서 이득(gain)은 프리프로세서의 입력 이득이다.
대안적으로, 만일 RF 블로커가 프리프로세스되기전에 로컬 오실레이터 신호상에 결합되면, 전체적으로 다른 메카니즘이 작동된다. 프로세서는 합계되어지는 두 90°위상-변화 사방파를 발생시키기 위하여 LO0와 -LO0및 LO1와 -LO1를 비교하기 때문에, 도 14A(5)를 참조하면, LO1상에 RF 블로커는 x1및 x3에 영향을 줄 수 있다.
주어진(사인파) 로컬 오실레이터 신호에 대하여, 스위칭은 180°부분인제로-크로싱에서 발생되어진다. 반면에, RF 블로커는 전이사이에서 360°를 통과하고, 이것은 전이에서의 값과 대략 동일함을 의미한다. 두 전이에서의 동일한 값은 a2가 제로로 감소되도록 한다. 이것은 하기와 같다:
다시, Vint(t)=Acos(2πFRFt+φ(t))로 설정하면, 그 결과는 아래와 같다:
푸리에 계수를 풀면 아래와 같다:
여기서 a2및 b2는 φ(t)에 독립적이다. 그래서, 로컬 오실레이터상에 결합되는 RF 블로커는 프로세싱되기전에 링크되고 그자신이 믹스되지 않는다.
요약하면, 프리프로세싱없이, 사인파 로컬 오실레이터 출력을 가정하면, RF 블로커로부터 하기와 같은 DC 에러가 발생된다;
여기서, A=블로커 진폭, KL=커플링 계수 , VLO=LO 진폭
그러나, 프리프로세싱을 가지면, RF 블로커로부터 하기와 같은 DC 에러가 발생한다:
여기서, K2=프리프로세서로부터 믹서까지의 라인용 커플링(K2≪K1), 이득(GAIN)=프리프로세서의 이득(실시예에서의 3과 10사이)
실시예에서, 만일 이득=3이면, K2=K1/30으로 측정되고, 이 실시예에서 프리프로세싱이 40dB이상의 블로커로부터 DCeroor를 감소시킴을 알 수 있다.
반면에 상기에서 기술되는 본 발명의 특정 실시예에서 이러한 특성이 단지 한 실시예에 의해 나타나고 있음을 이해해야 하며, 따라서 본 발명의 실시예는 제한되지 않는다. 본 발명의 범위 및 사상은 하기에서 첨부되는 청구범위에 의해 한정되며, 기술되는 특정 실시예에 의해 제한되지 않는다.

Claims (88)

  1. 제 1 입력 신호를 수신하는 제 1 입력,
    2n개의 성분(여기서, n은 1보다 큰 정수)을 갖는 위상 분리된 입력 신호를 수신하는 적어도 하나의 제 2 입력,
    제 1 및 제 2 출력, 및
    제 1 그룹의 위상 분리된 입력 신호의 성분들 중 어느 하나의 표명에 응답하여 상기 제 1 입력 신호를 상기 제 1 출력으로 스위칭하고, 제 2 그룹의 위상 분리된 입력 신호의 성분들 중 어느 하나의 표명에 응답하여 상기 제 2 입력 신호를 상기 제 2 출력으로 스위칭하도록 구성된 주파수 트랜스레이터(translator) 코어를 포함하는 것을 특징으로 하는 주파수 트랜스레이터.
  2. 제 1 항에 있어서,
    상기 주파수 트랜스레이터 코어는 2n개의 스위칭 소자를 포함하고, 상기 스위칭 소자 중 n개는 상기 제 1 그룹의 위상 분리된 입력 신호의 성분들 중 어느 하나에 응답하여 상기 제 1 입력 신호를 상기 제 1 출력으로 스위칭하도록 구성되고, 상기 스위칭 소자 중 나머지 n개는 상기 제 2 그룹의 위상 분리된 입력 신호의 성분들 중 어느 하나에 응답하여 상기 제 2 입력 신호를 상기 제 2 출력으로 스위칭하도록 구성되는 것을 특징으로 하는 주파수 트랜스레이터.
  3. 제 1 항에 있어서,
    상기 제 1 그룹은 상기 위상 분리된 입력 신호의 성분들 중 교류 성분을 포함하고, 상기 제 2 그룹은 상기 위상 분리된 입력 신호의 나머지 성분들을 포함하는 것을 특징으로 하는 주파수 트랜스레이터.
  4. 제 1 항에 있어서,
    상기 제 1 입력 신호는 단일 단자 입력 신호인 것을 특징으로 하는 주파수 트랜스레이터.
  5. 제 1 항에 있어서,
    상기 제 1 입력 신호는 차분 입력 신호의 성분이고, 상기 주파수 트랜스레이터 코어는 제 2 그룹의 위상 분리된 입력 신호의 성분들 중 어느 하나의 표명에 응답하여 상기 차분 입력 신호의 다른 성분을 상기 제 1 출력으로 스위칭하고, 제 1 그룹의 위상 분리된 입력 신호의 성분들 중 어느 하나의 표명에 응답하여 상기 차분 입력 신호의 다른 성분을 상기 제 2 출력으로 스위칭하도록 구성되는 것을 특징으로 하는 주파수 트랜스레이터.
  6. 제 2 항에 있어서,
    상기 주파수 트랜스레이터 코어는 2n개의 추가 스위칭 소자를 포함하고, 상기 스위칭 소자 중 n개는 제 2 그룹의 위상 분리된 입력 신호의 성분들 중 어느 하나의 표명에 응답하여 상기 차분 입력 신호의 다른 성분을 상기 제 1 출력으로 스위칭하고, 상기 스위칭 소자 중 나머지 n개는 제 1 그룹의 위상 분리된 입력 신호의 성분들 중 어느 하나의 표명에 응답하여 상기 차분 입력 신호의 다른 성분을 상기 제 2 출력으로 스위칭하도록 구성되는 것을 특징으로 하는 주파수 트랜스레이터.
  7. 제 1 항에 있어서,
    상기 제 1 및 제 2 출력에 제공된 신호들은 차분 출력 신호의 성분인 것을 특징으로 하는 주파수 트랜스레이터.
  8. 제 1 항에 있어서,
    상기 제 1 및 제 2 출력에 제공된 신호들은 단일 단자 출력인 것을 특징으로 하는 주파수 트랜스레이터.
  9. 제 1 항에 있어서,
    n = 2인 것을 특징으로 하는 주파수 트랜스레이터.
  10. 제 1 항에 있어서,
    n 〉2인 것을 특징으로 하는 주파수 트랜스레이터.
  11. 제 1 항에 있어서,
    상기 위상 분리된 입력 신호는 상기 제 1 입력 신호 주파수의 약 1/n배의 주파수를 갖는 것을 특징으로 하는 주파수 트랜스레이터.
  12. 제 6 항에 있어서,
    상기 스위칭 소자들은 트랜지스터인 것을 특징으로 하는 주파수 트랜스레이터.
  13. 제 1 항의 주파수 트랜스레이터를 포함하는 믹서(mixer).
  14. 제 13 항에 있어서,
    상기 제 1 입력 포트는 RF 입력 포트인 것을 특징으로 하는 믹서.
  15. 제 14 항에 있어서,
    상기 제 2 입력 포트는 LO 입력 포트인 것을 특징으로 하는 믹서.
  16. 제 1 항의 주파수 트랜스레이터를 포함하는 멀티플라이어(multiplier).
  17. 제 16 항에 있어서,
    상기 제 1 및 제 2 출력에 제공된 신호의 결합은 상기 제 2 입력 신호 주파수의 약 n배의 주파수로 극성을 스위칭하는 곱셈 인자(multiplication factor)와 상기 제 1 입력 신호의 곱을 나타내는 것을 특징으로 하는 멀티플라이어.
  18. 제 17 항에 있어서,
    상기 멀티플라이어는 내부 노드 또는 핀(pin) 상에서 상기 제 2 입력 주파수의 n배의 주파수를 갖는 신호의 발생을 방지하는 것을 특징으로 하는 멀티플라이어.
  19. 2n개의 성분(여기서, n은 1보다 큰 정수)을 갖고 또한 주기(T)를 갖는 위상 분리된 제 2 신호에 응답하여 제 1 신호를 주파수 변환하는 방법에 있어서,
    제 1 그룹의 제 2 신호의 성분들 중 어느 하나의 표명에 응답하여 상기 제 1 신호를 제 1 출력으로 스위칭하는 단계와,
    제 2 그룹의 제 2 신호의 성분들 중 어느 하나의 표명에 응답하여 상기 제 1 신호를 제 2 출력으로 스위칭하는 단계 사이를 약 2n/T의 비율로 교번(alternating)시키는 단계를 포함하는 것을 특징으로 하는 주파수 변환 방법.
  20. 제 19 항에 있어서,
    상기 제 1 그룹의 성분들은 상기 위상 분리된 제 2 신호의 2n개의 성분들 중 교류 성분을 포함하고, 상기 제 2 그룹의 성분들은 나머지 성분들을 포함하는 것을 특징으로 하는 주파수 변환 방법.
  21. 제 19 항에 있어서,
    상기 제 1 신호는 단일 단자 신호인 것을 특징으로 하는 주파수 변환 방법.
  22. 제 19 항에 있어서,
    상기 제 1 신호는 차분 입력 신호의 성분인 것을 특징으로 하는 주파수 변환 방법.
  23. 제 22 항에 있어서,
    상기 제 1 그룹의 위상 분리된 제 2 신호의 성분들 중 어느 하나의 표명에 응답하여 상기 차분 입력 신호의 다른 성분을 상기 제 2 출력으로 스위칭하는 단계와,
    제 2 그룹의 위상 분리된 제 2 신호의 성분들 중 어느 하나의 표명에 응답하여 상기 차분 입력 신호의 다른 성분을 제 1 출력으로 스위칭하는 단계 사이를 약 2n/T의 비율로 교번시키는 단계를 추가로 포함하는 것을 특징으로 하는 주파수 변환 방법.
  24. 제 19 항에 있어서,
    n = 2인 것을 특징으로 하는 주파수 변환 방법.
  25. 제 19 항에 있어서,
    n 〉2인 것을 특징으로 하는 주파수 변환 방법.
  26. 2n개의 성분(여기서, n은 1보다 큰 정수)을 갖는 위상 분리된 입력 신호의 스위칭 특성을 개선시키기 위한 회로에 있어서,
    제한된 위상 분리 신호를 발생하기 위하여 입력 신호의 성분들을 제한하는 제한기 회로, 및
    입력 신호에 대하여 개선된 스위칭 특성을 갖고, 2n개의 성분을 갖는 출력 위상 분리 신호를 발생하기 위하여 상기 제한된 위상 분리 신호의 성분을 산술적으로 결합하는 연산 회로를 포함하는 것을 특징으로 하는 스위칭 특성 개선 회로.
  27. 제 26 항에 있어서,
    상기 제한기 회로는 입력 신호의 성분을 증폭하고 클리핑(clipping)함으로써 입력 신호의 성분을 제한하는 것을 특징으로 하는 스위칭 특성 개선 회로.
  28. 제 26 항에 있어서,
    온 및 오프 상태 사이의 상기 출력 신호 성분들의 전이는 상기 입력 신호의 성분들의 DC 크로스오버 포인트에서 발생하는 것을 특징으로 하는 스위칭 특성 개선 회로.
  29. 제 26 항에 있어서,
    상기 연산 회로는 두 개의 제한된 성분들을 쌍으로 결합함으로써 출력 신호의 성분을 발생시키는 것을 특징으로 하는 스위칭 특성 개선 회로.
  30. 제 29 항에 있어서,
    상기 연산 회로는 제한된 성분을 그 다음의 연속적인 위상 지연된 제한 성분의 역(inverse)에 더함으로써 출력 신호의 성분을 발생시키는 것을 특징으로 하는 스위칭 특성 개선 회로.
  31. 제 29 항에 있어서,
    상기 연산 회로는 제한된 성분에서 그 다음의 연속적인 위상 지연된 제한 성분을 감산하여 출력 신호의 성분을 발생시키는 것을 특징으로 하는 스위칭 특성 개선 회로.
  32. 제 26 항에 있어서,
    상기 제한기 회로는 복수의 차분 비교기를 포함하는 것을 특징으로 하는 스위칭 특성 개선 회로.
  33. 제 26 항에 있어서,
    상기 제한기 회로는 복수의 단일 단자 비교기를 포함하는 것을 특징으로 하는 스위칭 특성 개선 회로.
  34. 제 26 항에 있어서,
    상기 연산 회로는 교차 결합된 트랜지스터 발진기로부터 형성된 노드를 포함하는 것을 특징으로 하는 스위칭 특성 개선 회로.
  35. 제 32 항에 있어서,
    각각의 차분 비교기는 그의 입력의 각각에 대한 한 쌍의 전류 모드 출력을 갖는 것을 특징으로 하는 스위칭 특성 개선 회로.
  36. 제 26 항에 있어서,
    n = 2인 것을 특징으로 하는 스위칭 특성 개선 회로.
  37. 제 26 항에 있어서,
    n 〉2인 것을 특징으로 하는 스위칭 특성 개선 회로.
  38. 2n개의 성분(여기서, n은 1보다 큰 정수)을 갖는 위상 분리된 입력 신호의 스위칭 특성을 개선하는 방법에 있어서,
    위상 분리된 제한 신호를 발생하기 위하여 상기 입력 신호의 성분들을 제한하는 단계, 및
    2n개의 성분을 갖는 위상 분리된 출력 신호를 발생하기 위하여 상기 제한된 신호의 성분들을 산술적으로 결합하는 단계를 포함하는 것을 특징으로 하는 스위칭 특성 개선 방법.
  39. 제 38 항에 있어서,
    상기 제한 단계는 각각의 입력 성분에 대하여 상기 입력 성분을 증폭하고 클리핑하는 단계를 포함하는 것을 특징으로 하는 스위칭 특성 개선 방법.
  40. 제 38 항에 있어서,
    상기 제한된 성분들은 사각파인 것을 특징으로 하는 스위칭 특성 개선 방법.
  41. 제 38 항에 있어서,
    상기 산술적으로 결합하는 단계는 두 개의 제한된 성분들을 쌍으로 결합함으로써 출력 성분을 형성하는 단계를 포함하는 것을 특징으로 하는 스위칭 특성 개선 방법.
  42. 제 41 항에 있어서,
    상기 산술적으로 결합하는 단계는 제한된 성분에서 그 다음의 연속적인 위상 지연된 제한 성분을 감산함으로써 출력 성분을 형성하는 단계를 포함하는 것을 특징으로 하는 스위칭 특성 개선 방법.
  43. 제 41 항에 있어서,
    상기 산술적으로 결합하는 단계는 제한된 성분에 그 다음의 연속적인 위상 지연된 제한 성분의 역을 더함으로써 출력 성분을 형성하는 단계를 포함하는 것을 특징으로 하는 스위칭 특성 개선 방법.
  44. 제 38 항에 있어서,
    출력 성분의 온 및 오프 상태 사이의 전이는 상기 입력 성분들의 DC 크로스오버 포인트에서 발생하는 것을 특징으로 하는 스위칭 특성 개선 방법.
  45. 제 38 항에 있어서,
    n = 2인 것을 특징으로 하는 스위칭 특성 개선 방법.
  46. 제 38 항에 있어서,
    n 〉2인 것을 특징으로 하는 스위칭 특성 개선 방법.
  47. 2n개의 성분들(여기서, n은 1보다 큰 정수)을 갖고 또한 주기(T)를 갖는 위상 분리된 입력 신호의 스위칭 특성을 개선하기 위한 회로에 있어서,
    상기 위상 분리된 입력 신호의 성분들을 수신하는 적어도 하나의 입력, 및
    상기 위상 분리된 입력 신호에 응답하여 또한 2n개의 성분을 갖는 위상 분리된 출력 신호를 발생시키는 프로세싱 회로를 포함하고,
    실질적으로 주기(T)의 지속 시간(T/2n)의 각각의 비중첩 부주기 동안,
    1) 상기 출력 신호의 성분들 중 하나만이 한번에 표명되고, 상기 출력 성분들 중 다른 성분은 상기 부주기의 각각에 표명되고,
    2) 상기 출력 성분들의 각각은 수평축 주변에서 대칭이며,
    3) 상기 성분들의 각각에 대한 온 및 오프 상태 사이의 전이가 빠른 것을 특징으로 하는 스위칭 특성 개선 회로.
  48. 2n개의 성분들(여기서, n은 1보다 큰 정수)을 갖고 또한 주기(T)를 갖는 위상 분리된 입력 신호의 스위칭 특성을 개선하기 위한 방법에 있어서,
    상기 위상 분리된 입력 신호의 성분들을 수신하는 단계, 및
    상기 위상 분리된 입력 신호에 응답하여 또한 2n개의 성분들을 갖는 위상 분리된 출력 신호를 발생시키는 단계를 포함하고,
    실질적으로 주기(T)의 지속 시간(T/2n)의 각각의 비중첩 부주기 동안,
    1) 상기 출력 신호의 성분들 중 하나만이 한번에 표명되고, 상기 출력 성분들 중 다른 성분은 상기 부주기의 각각에 표명되고,
    2) 상기 출력 성분들의 각각은 수평축 주변에서 대칭이며,
    3) 상기 성분들의 각각에 대한 온 및 오프 상태 사이의 전이가 빠른 것을 특징으로 하는 스위칭 특성 개선 방법.
  49. 어떤 주파수를 갖는 제 1 신호를 수신하는 제 1 입력,
    2n개의 성분을 갖고, 상기 제 1 신호 주파수의 약 1/n배의 주파수를 갖는 제 2 위상 분리된 입력 신호의 소스(여기서, n은 1보다 큰 정수), 및
    제 1 항의 주파수 트랜스레이터를 포함하는 것을 특징으로 하는 직접 변환 수신기.
  50. 제 49 항에 있어서,
    상기 제 2 입력 신호의 소스는 국부 발진기인 것을 특징으로 하는 직접 변환 수신기.
  51. 제 49 항에 있어서,
    상기 제 2 입력 신호의 소스는 제 26 항과 제 47 항 중 어느 한 항의 회로인 것을 특징으로 하는 직접 변환 수신기.
  52. 제 49 항에 있어서,
    상기 제 1 입력 신호는 차분 입력 신호의 성분이고, 상기 주파수 트랜스레이터 코어는 상기 제 2 그룹의 위상 분리된 입력 신호의 성분들 중 어느 하나의 표명에 응답하여 상기 차분 입력 신호의 다른 성분을 상기 제 1 출력으로 스위칭하고, 상기 제 1 그룹의 위상 분리된 입력 신호의 성분들 중 어느 하나의 표명에 응답하여 상기 차분 입력 신호의 다른 성분을 상기 제 2 출력으로 스위칭하도록 구성되는것을 특징으로 하는 직접 변환 수신기.
  53. 제 49 항에 있어서,
    상기 주파수 트랜스레이터의 제 1 및 제 2 출력에 발생된 신호는 단일 단자 신호로 결합되는 것을 특징으로 하는 직접 변환 수신기.
  54. 제 53 항에 있어서,
    상기 주파수 트랜스레이터의 상기 결합된 출력 신호로부터 베이스밴드 성분을 필터링하는 베이스밴드 필터를 추가로 포함하는 것을 특징으로 하는 직접 변환 수신기.
  55. 제 49 항에 있어서,
    상기 주파수 트랜스레이터로부터 상류에 놓여 있는 LNA를 추가로 포함하는 것을 특징으로 하는 직접 변환 수신기.
  56. 제 55 항에 있어서,
    상기 LNA로부터 상류에 놓여 있는 대역 통과 필터를 추가로 포함하는 것을 특징으로 하는 직접 변환 수신기.
  57. 신호를 베이스밴드 주파수로 직접 변환하는 방법에 있어서,
    주기를 갖는 제 1 신호를 수신하는 단계,
    상기 제 1 신호 주기의 약 n배와 같은 주기(T)를 갖고 또한 2n개의 성분을 갖는 제 2 위상 분리 신호를 제공하는 단계(여기서, n은 1보다 큰 정수), 및
    약 2n/T의 비율로, 1) 제 1 그룹의 제 2 신호의 성분들 중 어느 하나의 표명에 응답하여 상기 제 1 신호를 제 1 출력으로 스위칭하는 단계와, 2) 제 2 그룹의 제 2 신호의 성분들 중 어느 하나의 표명에 응답하여 상기 제 1 신호를 제 2 출력으로 스위칭하는 단계 사이에서 교번하는 단계를 포함하는 것을 특징으로 하는 직접 변환 방법.
  58. 제 57 항에 있어서,
    상기 출력 신호로부터 베이스밴드 신호를 필터링하는 단계를 추가로 포함하는 것을 특징으로 하는 직접 변환 방법.
  59. 제 49 항의 직접 변환 수신기를 내장하고 있는 무선 통신 장치.
  60. 한 지역이 복수의 셀들로 분리되고 무선 이동 통신을 위해 각각의 셀 내에 기지국을 갖는 형태의 무선 통신 시스템에 있어서,
    상기 시스템 내의 무선 이동 통신 장치 중 적어도 하나는 제 49 항의 직접 변환 수신기를 내장하고 있는 것을 특징으로 하는 무선 통신 시스템.
  61. 제 1 입력과 제 2 입력, 및 제 1 출력 노드와 제 2 출력 노드를 갖고, 상기 제 1 입력의 신호가 상기 제 2 입력의 신호보다 클 경우 상기 제 1 출력 노드 상에 제 1 값 및 상기 제 2 출력 노드 상에 제 2 값을 출력하고, 상기 제 1 입력의 신호가 상기 제 2 입력의 신호보다 작은 경우 상기 제 1 출력 노드 상에 제 2 값 및 상기 제 2 출력 노드 상에 제 1 값을 출력하는 제 1 비교기,
    제 3 입력과 제 4 입력, 및 제 3 출력 노드와 제 4 출력 노드를 갖고, 상기 제 3 입력의 신호가 상기 제 4 입력의 신호보다 클 경우 상기 제 3 출력 노드 상에 제 1 값 및 상기 제 4 출력 노드 상에 제 2 값을 출력하고, 상기 제 3 입력의 신호가 상기 제 4 입력의 신호보다 작은 경우 상기 제 3 출력 노드 상에 제 2 값 및 상기 제 4 출력 노드 상에 제 1 값을 출력하는 제 2 비교기, 및
    상기 제 1, 제 2, 제 3, 및 제 4 출력 노드에 연결되고, 제 5 출력, 제 6 출력, 제 7 출력 및 제 8 출력을 갖는 연산 장치를 포함하고,
    제 5 출력 신호가 상기 제 1 출력 노드 신호에 상기 제 3 출력 노드 신호를 더하여 얻어지고, 상기 제 6 출력 신호는 상기 제 1 출력 노드 신호에 상기 제 4 출력 노드 신호를 더하여 얻어지며, 제 7 출력 신호는 상기 제 2 출력 노드 신호에 상기 제 3 출력 노드 신호를 더하여 얻어지고, 제 8 출력 신호는 상기 제 2 출력 노드 신호에 상기 제 4 출력 노드 신호를 더하여 얻어지는 방식으로, 상기 연산 장치는 상기 제 1, 제 2, 제 3, 및 제 4 출력 노드에 있는 신호들을 결합하는 것을 특징으로 하는 회로.
  62. 제 61 항에 있어서,
    상기 제 1 비교기와 상기 제 2 비교기는 적어도 하나의 차분 트랜지스터 쌍으로 이루어지는 것을 특징으로 하는 회로.
  63. 제 61 항에 있어서,
    상기 회로는 믹서를 포함하는 주파수 트랜스레이터와 결합되는 것을 특징으로 하는 회로.
  64. 제 63 항에 있어서,
    상기 믹서는 변형된 Gilbert 믹서를 포함하는 것을 특징으로 하는 회로.
  65. 제 1 입력과 제 2 입력, 및 제 1 출력 노드를 갖고, 상기 제 1 입력의 신호가 상기 제 2 입력의 신호보다 클 경우 상기 제 1 출력 노드 상에 제 1 값을 출력하고, 상기 제 1 입력의 신호가 상기 제 2 입력의 신호보다 작은 경우 상기 제 1 출력 노드 상에 제 2 값을 출력하는 제 1 비교기,
    제 3 입력과 제 4 입력, 및 제 2 출력 노드를 갖고, 상기 제 3 입력의 신호가 상기 제 4 입력의 신호보다 클 경우 상기 제 2 출력 노드 상에 제 1 값을 출력하고, 상기 제 3 입력의 신호가 상기 제 4 입력의 신호보다 작은 경우 상기 제 2 출력 노드 상에 제 2 값을 출력하는 제 2 비교기, 및
    상기 제 1 및 제 2 출력 노드에 연결되고, 제 3 출력, 제 4 출력, 제 5 출력및 제 6 출력을 갖는 연산 장치를 포함하고,
    제 3 출력 신호는 상기 제 1 출력 노드 신호에 상기 제 3 출력 노드 신호를 더하여 얻어지고, 상기 제 4 출력 신호는 상기 제 1 출력 노드 신호에서 상기 제 2 출력 노드 신호를 감산하여 얻어지며, 제 5 출력 신호는 상기 제 2 출력 노드 신호에서 상기 제 1 출력 노드 신호를 감산하여 얻어지고, 제 6 출력 신호는 상기 제 1 출력 노드 신호의 역에서 상기 제 2 출력 노드 신호를 감산하여 얻어지는 방식으로, 상기 연산 장치는 상기 제 1 및 제 2 출력 노드에 있는 신호들을 결합하는 것을 특징으로 하는 회로.
  66. n개의 실질적으로 비중첩 부분을 포함하는 주기를 갖는 n개의 입력 신호를 수신하고, 이에 응답하여 n개의 출력 신호를 제공하는 회로에 있어서(여기서, n은 1보다 큰 정수),
    상기 출력 신호 중 하나 및 하나만이 일부분의 미리 정해진 상태에 표명되고, 상기 출력 신호 중 다른 하나는 각각의 부분의 미리 정해진 상태에 표명되는 것을 특징으로 하는 회로
  67. 제 66 항에 있어서,
    상기 미리 정해진 상태는 상기 믹서의 극성을 반전시키도록 결정되고, n = 2m과 같이 n은 2로 나누어질 수 있으며(여기서, m은 또한 정수), 상기 믹서는 상기 회로에 대한 입력 신호 주파수의 m배의 주파수 비율로 극성을 스위칭하도록 구성되는 것을 특징으로 하는 믹서가 결합된 회로.
  68. X개의 위상 분리된 입력 신호를 처리하는 방법에 있어서,
    상기 입력 신호를 비교하는 단계,
    상기 입력 신호의 상기 비교에 기초하여 복수의 중간 신호를 계산하는 단계, 및
    X개의 출력 신호를 형성하기 위하여 상기 복수의 중간 신호를 결합하는 단계를 포함하고,
    상기 출력 신호들 중 하나만이 한번에 미리 정해진 상태에 있는 것을 특징으로 하는 신호 처리 방법.
  69. 제 68 항에 있어서,
    X는 4와 동일한 것을 특징으로 하는 신호 처리 방법.
  70. 제 68 항에 있어서,
    상기 입력 신호는 90°위상 분리된 신호인 것을 특징으로 하는 신호 처리 방법.
  71. 제 68 항에 있어서,
    상기 비교 단계는 위상이 180°벗어난 신호를 비교하는 단계를 포함하는 것을 특징으로 하는 신호 처리 방법.
  72. 제 71 항에 있어서,
    X개의 출력 신호를 버퍼링하는 단계를 추가로 포함하는 것을 특징으로 하는 신호 처리 방법.
  73. 개선된 스위칭 특성을 갖는 4개의 출력 신호를 제공하기 위하여 4개의 위상 분리된 국부 발진기 신호를 처리하는 방법에 있어서,
    상기 제 1 국부 발진기 출력이 상기 제 2 국부 발진기 출력보다 크고, 상기 제 3 국부 발진기 출력이 상기 제 4 국부 발진기 출력보다 큰 경우, 제 1 프리프로세서 출력을 미리 정해진 상태로 설정하는 단계,
    상기 제 1 국부 발진기 출력이 상기 제 2 국부 발진기 출력보다 작고, 상기 제 3 국부 발진기 출력이 상기 제 4 국부 발진기 출력보다 큰 경우, 제 3 프리프로세서 출력을 미리 정해진 상태로 설정하는 단계,
    상기 제 1 국부 발진기 출력이 상기 제 2 국부 발진기 출력보다 작고, 상기 제 3 국부 발진기 출력이 상기 제 4 국부 발진기 출력보다 작은 경우, 제 4 프리프로세서 출력을 미리 정해진 상태로 설정하는 단계, 및
    상기 제 1 국부 발진기 출력이 상기 제 2 국부 발진기 출력보다 크고, 상기 제 3 국부 발진기 출력이 상기 제 4 국부 발진기 출력보다 작은 경우, 제 2 프리프로세서 출력을 미리 정해진 상태로 설정하는 단계를 포함하는 것을 특징으로 하는신호 처리 방법.
  74. 제 73 항에 있어서,
    상기 방법의 단계들은 소프트웨어 코드로 실행되는 것을 특징으로 하는 신호 처리 방법.
  75. 제 1 주파수의 제 1 신호를 수신하기 위한 제 1 입력 포트, 상기 제 1 주파수의 약 1/n배와 같은 제 2 주파수를 갖고 2n개의 실질적으로 비중첩 부분을 포함하는 주기를 갖는 2n개의 제 2 신호를 수신하기 위한 제 2 입력 포트, 및 제 1 과 제 2 출력 포트를 갖는 멀티플라이어(여기서, n은 정수),
    적어도 하나의 발진기 신호를 제공하기 위한 발진기 회로,
    상기 발진기 회로에 결합되고, 상기 적어도 하나의 발진기 신호의 수신에 응답하여 상기 제 2 주파수의 2n개의 제 2 신호를 제공하여 상기 제 2 신호 주기의 2n개 부분의 각각 동안 하나의 제 2 신호만이 멀티플라이어가 극성을 스위칭하는데 효과적이라고 결정된 미리 정해진 상태에 표명되도록 하는 프리프로세서(preprocessor), 및
    멀티플라이어의 하나 이상의 제 1 및 제 2 출력 포트에 연결되는 필터를 포함하고,
    상기 멀티플라이어는 상기 2n개의 제 2 신호에 응답하여 상기 제 1 신호를 상기 제 1 출력 포트로 제공하는 단계와 상기 제 1 신호를 상기 제 2 출력 포트로제공하는 단계 사이를 스위칭하도록 구성되는 것을 특징으로 하는 직접 변환 수신기 시스템.
  76. 제 75 항에 있어서,
    n = 2인 것을 특징으로 하는 시스템.
  77. 제 75 항에 있어서,
    상기 제 1 신호는 RF 신호인 것을 특징으로 하는 시스템.
  78. 제 75 항에 있어서,
    상기 멀티플라이어는 믹서인 것을 특징으로 하는 시스템.
  79. 제 77 항에 있어서,
    상기 RF 신호는 RF 반송파 신호로 변조된 베이스밴드 신호인 것을 특징으로 하는 시스템.
  80. 제 78 항에 있어서,
    상기 믹서는 차분 입력과 출력을 갖는 것을 특징으로 하는 시스템.
  81. 제 80 항에 있어서,
    상기 믹서는 2n개의 제 2 신호에 응답하여 상기 제 2 신호 주기의 2n개의 부분 중 n개의 부분 동안 상기 제 1 및 제 2 출력 포트 중 하나에 상기 제 1 신호로부터 얻어진 신호를 제공하고, 상기 제 2 신호 주기의 2n개의 부분 중 다른 n개의 부분 동안 상기 출력 포트에 상기 제 1 신호로부터 얻어진 신호의 역(inverse)을 제공하도록 구성된 복수의 스위치들로 이루어진 전류 조향(steering) 믹서 코어를 포함하는 것을 특징으로 하는 시스템.
  82. 제 1 주파수의 제 1 신호, 상기 제 1 주파수의 약 1/n배와 같은 제 2 주파수를 갖고, 2n개의 실질적으로 중첩하지 않는 부분의 주기를 갖는 2n개의 제 2 신호를 수신하고, 상기 2n개의 제 2 신호에 응답하여 상기 제 2 주파수의 n배인 주파수로 상기 제 1 신호를 상기 제 1 출력 포트에 출력하는 단계와 상기 제 1 신호를 제 2 출력 포트에 출력하는 단계 사이를 스위칭하는 제 1 수단(여기서, n은 정수),
    적어도 하나의 발진기 신호를 제공하는 제 2 수단,
    상기 적어도 하나의 발진기 신호의 수신에 응답해서 상기 제 2 주파수의 2n개의 제 2 신호를 제공하여 상기 제 2 신호 주기의 2n개의 부분 동안 상기 제 2 신호 중 하나만이 상기 멀티플라이어가 극성을 스위칭하도록 결정된 미리 정해진 상태에 표명되도록 하는 제 3 수단,
    상기 제 1 및 제 2 출력 포트 중 하나 또는 모두를 실질적으로 필터링하도록 구성된 제 4 수단을 포함하는 것을 특징으로 하는 직접 변환 수신기 시스템.
  83. 제 1 신호의 직접 변환을 실행하는 방법에 있어서,
    제 1 주파수의 제 1 신호를 제공하는 단계,
    상기 제 1 주파수의 약 1/n배와 같은 제 2 주파수를 갖고, 2n개의 실질적으로 중첩하는 않는 부분을 포함하는 주기를 갖는 2n개의 제 2 신호를 제공하여, 상기 제 2 신호 주기의 2n개 부분의 각각 동안 상기 제 2 신호 중 하나만이 미리 정해진 상태에 표명되도록 하는 단계(여기서, n은 정수), 및
    상기 2n개의 제 2 신호에 응답하여 상기 제 2 주파수의 n배인 주파수로 상기 제 1 신호를 제 1 출력 포트에 제공하는 단계와 상기 제 1 신호를 제 2 출력 포트에 제공하는 단계 사이를 스위칭하는 단계를 포함하는 것을 특징으로 하는 방법.
  84. 제 83 항에 있어서,
    상기 2n개의 제 2 신호에 응답하여 상기 제 2 신호 주기의 2n개의 부분 중 n개의 부분 동안 상기 제 1 및 제 2 출력 포트 중 하나 또는 다른 하나에 상기 제 1 신호로부터 얻어진 신호를 제공하고, 상기 제 2 신호 주기의 2n개의 부분 중 다른 n개의 부분 동안 상기 출력 포트에 상기 제 1 신호로부터 얻어진 신호의 역을 제공하는 단계를 추가로 포함하는 것을 특징으로 하는 방법.
  85. 제 72 항 또는 제 85 항에 있어서,
    상기 제 1 신호는 차분 신호의 성분인 것을 특징으로 하는 시스템.
  86. 제 72 항 또는 제 85 항에 있어서,
    상기 제 1 신호는 단일 단자 신호인 것을 특징으로 하는 시스템.
  87. 제 72 항 또는 제 85 항에 있어서,
    상기 제 1 및 제 2 출력 포트의 신호는 차분 모드 신호를 포함하는 것을 특징으로 하는 시스템.
  88. 제 72 항 또는 제 85 항에 있어서,
    상기 제 1 및 제 2 출력 포트의 신호는 단일 단자 신호를 형성하기 위하여 결합되는 것을 특징으로 하는 시스템.
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