JP4803899B2

JP4803899B2 - マルチ・タップ、ディジタル・パルス駆動型ミキサ

Info

Publication number: JP4803899B2
Application number: JP2001148472A
Authority: JP
Inventors: ライポルドディルク; ビー、スタスゼウスキイロバート
Original assignee: テキサスインスツルメンツインコーポレイテツド
Priority date: 2000-04-10
Filing date: 2001-04-10
Publication date: 2011-10-26
Anticipated expiration: 2021-04-10
Also published as: DE60141102D1; JP2002043851A; EP1176708A2; US20010038672A1; EP1176708B1; US6959049B2; EP1176708A3

Description

【０００１】
【関連出願】
この出願は、３５Ｕ．Ｓ．Ｃ．１１９（ｅ）（１）に基づき、２０００年４月１０日に出願された同時係属中の米国仮出願番号６０／１９５，９２６の優先権を主張する。
【０００２】
【発明の属する技術分野】
本発明は、全般的に周波数チャンネル通信に関し、更に特定していえば、受信した通信信号の周波数をダウンコンバートするミキサに関連する。
【０００３】
【従来の技術及びその課題】
従来のＲＦ−ＩＦ（無線周波数−中間周波数）ミキサのなかで、ゼロ−ＩＦの実施には、ミキサを介したＲＦ入力へのＬＯ（ローカル・オシレータ）漏れに関する固有の問題があり、ＬＯ漏れは、その後ミキサ内でダウンコンバートされる。この問題を解決するために現在議論されている解決策の一つは、ダウンコンバージョンにサブ・ハーモニック・ポンプト（pumped）・ミキサを用いることである。このようなミキサは、非常に高いＬＯ駆動電流を必要とするか、或いは望ましくない高雑音指数に悩まされる。サブ・ハーモニック・ポンプト・ミキサも、必要とされるＲＦ周波数を内部で生成するため、この構造でもＬＯ漏れの問題がある。低ＩＦの実施には、９０度位相スプリッタの実現が最も大きな課題の１つである。
従って、従来の方法の前述の欠点を避けるミキサを提供することが望ましい。
【０００４】
【課題を達成するための手段及び作用】
本発明は、ＬＯ周波数を、受信周波数帯域からずらすことによってＬＯ漏れを効果的に避け、ディジタル・パルスをミキサ駆動信号として用いることによって低雑音指数を効果的に実現する、マルチ・タップのディジタル・パルス駆動型ミキサを提供する。
【０００５】
ＲＦ−ＩＦミキサなどのミキサが、立ち上がり立ち下がり時間がパルス幅に比べて小さいディジタル・パルスを用いて駆動される場合、必要とされる電圧スイングは低減され得る。サンプリング・スイッチに相当する抵抗性（resistive）ミキサでは、Ｖ_thを超える必要とされる電圧スイングは、低Ｖ_dsのｇ_m飽和によって決まる。これは、例えば、無線システムでは、その時点の最大信号スイングが５０ｍＶに制限されるからである。従って、１５０から２００ｍＶで充分である。Ｖ_thより低い必要とされる電圧スイングは、必要とされるオフ電流によって決まり、３００から４００ｍＶ程度である。従って、全体の電圧スイングは５００から６００ｍＶで充分である。この電圧スイングは、例えば、駆動インバータのローカル・パワー調整によって実現され得る。この状況を、例えば、正弦駆動波形を有し、必要とされる過駆動電圧が小さいアナログ・ミキサ駆動回路と比較するとき、ゼロ交差点で等しい電圧導関数を有する波形を計算することによって、等価のアナログ電圧振幅を得ることができる。
【数１】

【数２】

【数３】

ここで、Ｖ_sはディジタル電圧スイングであり、ｔ_trはディジタル遷移（立ち上がり／立ち下がり）時間である。
【０００６】
数式３は、

の要素が、電圧スイングに関連して利得となることを示す。Ｌ_g＝０．１３マイクロメートルのテキサス・インスツルメンツの従来のディープ・サブミクロンＣＭＯＳプロセスで２０ピコ秒の典型的なインバータ遅延では、ディジタル・パルス駆動型ミキサを用いた利得は、アナログの実施例に比較して、１０倍程度であり得る。
ディジタル駆動回路によって必要とされる電流消費も計算することができる。反復率Ｔ_repを有する１つのディジタル・パルスに対する平均電流消費は、
【数４】

で得られ、ここで、Ｃ_loadはサンプリング・スイッチの容量であり、Ｃ_parは配線の寄生容量であり、Ｃ_invは、例えば、駆動インバータの出力容量である。回路の雑音指数はｔ_trと共に下がるのに対し、電流消費はｔ_trと無関係であることに注意することが重要である。Ｃ_loadの大きさは、サンプリング・スイッチの必要とされるオン抵抗Ｒ_onによって決まり、これは、第１のＩＦ増幅器の入力インピーダンスの１０分の１であるべきである。一例として、２０ｄＢのＬＮＡ利得の典型的なノイズ・フロアー要求を満たすために、５００オーム程度の入力インピーダンス、又は５０オーム程度のサンプル・スイッチｇ_mが必要とされる。３ｍＳ/μｍの典型的なｇ_mを用いると、５０μｍ幅のトランジスタが必要とされ、これは４０ｆＦの入力容量を有する。インバータの典型的な出力容量は非常に類似しており、相互接続寄生容量は、レイアウトに対し適切な注意を払うと５ｆＦより低く保つことができる。これにより全体の電流消費は０．２５ｍＡとなる。
【０００７】
【実施例】
図１は、本発明に従って、ＲＦ（無線周波数）からＩＦ（中間周波数）へ通信信号をダウンコンバートするためのミキサの一実施例を図示する。図１の実施例はディジタル・パルス駆動型ミキサであり、このため、ディジタル・パルス駆動型設計に関連する前述の利点の１つ又はそれ以上を実現することができる。図１において、ＲＦ通信信号入力２２が低ノイズ増幅器（ＬＮＡ）１８に供給され、次に、その出力２３が複数のサンプリング・スイッチ１９に供給される。複数のディジタル制御信号１６に応答して、１９のサンプリング・スイッチは、増幅されたＲＦ信号２３をサンプリングする。スイッチ１９は、サンプリングされたＲＦ信号を２０でアンチ・エイリアシング・フィルタ２１へ出力し、これがＩＦ信号を生成する。
【０００８】
ローカル・オシレータ１１は、周波数Ｆ_LOを有する同期化された周波数信号１２を生成する。このローカル・オシレータ信号１２は、ディジタル・パルス生成器１３への入力であり、それに応答してディジタル・パルス生成器１３はサンプリング・パルス信号ＳＰＳを生成し、これが遅延要素１５のセクションへの入力となる。１５のそれぞれの遅延要素の出力から信号１４を受信するためにルータ１７が接続され、このルータ１７はサンプリング・パルス信号ＳＰＳも受信する。ルータ１７は、信号１４及びサンプリング・パルス信号ＳＰＳを適切に配路（route）して、種々のディジタル制御信号１６を駆動し、それによって所望のようにサンプリング・スイッチ１９を制御する。このように、ルータ１７及びスイッチ１９はＲＦ信号２３をサンプリングするためのサンプラーを提供する。
【０００９】
図２は、図１のミキサの選択された部分の実施例を図示する。図２の例において、スイッチ１９は、ルータ１７によって生成されたディジタル信号１６によって制御されるＣＭＯＳパス・ゲートとして提供される。図２の実施例は、ｎ個のスイッチＳ１〜Ｓｎを含み、ここで、ｎ＝Ｍ×４で、Ｍは整数である。スイッチ１９は、４個のスイッチのＭ個のグループに区分され、スイッチＳ１〜Ｓ４は、このような１つのグループの例である。図２に示すように、スイッチＳ１がＲＦ入力信号２３を０°の位相でサンプリングし、スイッチＳ２が９０°の位相でサンプリングし、スイッチＳ３が１８０°の位相でサンプリングし、スイッチＳ４が２７０°の位相でサンプリングする。同様に、スイッチＳ５，Ｓ９，...Ｓｎ−３が０°でサンプリングし、スイッチＳ６，Ｓ１０，...Ｓｎ−２が９０°でサンプリングし、スイッチＳ７，Ｓ１１，...Ｓｎ−１が１８０°でサンプリングし、スイッチＳ８，Ｓ１２，...Ｓｎが２７０°でサンプリングする。サンプリングされた位相は、適切なアンチ・エイリアシング・フィルタ２１に入力され、これが、サンプリングされた位相を再結合させる。図２の例では、アンチ・エイリアシング・フィルタ２１は、従来の３次ローパス・フィルタであり、これらの一方が、０°と１８０°の位相を受取る同位相ＩＦ増幅器Ｉを含み、それらの他方が９０°と２７０°の位相を受取る直交位相（quadrature）ＩＦ増幅器Ｑを含む。フィルタ２１の出力は、例えば、従来のマルチ・ビットＡ／Ｄコンバータ（図示せず）に供給され得る。
【００１０】
図１も参照し、ｎ個のディジタル制御信号１６のうちｎ−１個は、サンプリング・パルス信号ＳＰＳのパルス（又は複数のパルス）の遅延バージョンとして提供され、制御信号１６の１つは、そこから遅延バージョンが生成されるパルス（又は複数のパルスの１つ）である。例えば、スイッチＳ１が所定のＳＰＳパルスによって制御される場合、スイッチＳ２〜Ｓｎは、そのＳＰＳパルスのそれぞれの遅延バージョンによって駆動され得る。４つの位相のそれぞれが、ＲＦ入力信号２３の各サイクルの間にサンプリングされる場合、信号２３のほぼＭ（＝ｎ／４）サイクル毎に、新しいＳＰＳパルスが必要とされる。
有利なことに、本発明に従うと、ＳＰＳパルスは、図３に概略を示すように、ＲＦ入力信号の半周期にほぼ等しいが僅かに大きいパルス幅を有する。図３のＳＰＳパルス幅とＲＦ入力信号の半波長との間の関係は、ミキサの雑音指数を有利に低減させることができる。これは、スイッチＳ１〜Ｓｎ（図２参照）のサンプリング・オペレーションを制御するパルスの少なくとも幾つかのスイッチング・ポイントを、ＲＦ信号２３のゼロ交差に正確に合わせることができ、これにより、コヒーレント検出の実施が可能になるからである。一例として、ＳＰＳパルス幅は、［（ｎ＋１）／ｎ］×（ＲＦ入力信号の半周期）であり得る。この例で、ローカル・オシレータ出力１２（図１参照）の周波数Ｆ_LOの、ＲＦ入力信号の周波数Ｆ_RFに対する関係は、Ｆ_LO＝Ｆ_RF×［ｎ／（ｎ＋１）］となるべきである。このため、図１のディジタル・パルス生成器１３は、周知の従来技術を用いて、［（ｎ＋１）／ｎ］×（ＲＦ入力信号の半周期）のパルス期間を有するサンプリング・パルス信号ＳＰＳを生成して、そのＳＰＳパルスが、ローカル・オシレータ出力１２のＭサイクル毎に反復されるようにすることができる。
【００１１】
上述の例のＦ_LOとＦ_RFの間の関係のため、ローカル・オシレータ出力１２の各サイクルの長さは、［１＋（１／ｎ）］×（ＲＦ入力信号の半周期）となる。ＳＰＳパルス間の間隔がローカル・オシレータ１２のＭサイクルであることを思い起こし、Ｍ＝ｎ／４であることを思い起こすと、ＲＦ入力信号に関して（ｊ＋１）番目のＳＰＳパルスのタイミング関係は、ＲＦ入力信号に関して直前（ｊ番目）のＳＰＳパルスのタイミング関係に比較すると、ＲＦ入力信号のサイクルの１／４だけ遅延される。この１／４のサイクル遅延は、ローカル・オシレータ信号１２が、ＳＰＳパルス間のＭ＝ｎ／４サイクルのそれぞれの間、（ＲＦ信号２３に対して）サイクルの（１／ｎ）を「失い」、
【数５】

であるという事実に因る。隣り合うＳＰＳパルス間のこの遅延は、以下に詳細に示すように、図１の遅延要素１５及びルータ１７の設計において補償され得る。
【００１２】
図４は、図１の遅延要素セクション１５の実施例の概略図である。図４の実施例は、遅延チェーンを形成するよう直列に接続される複数の遅延要素ＤＥ１〜ＤＥｎ−１及びＤＥＣを含む。幾つかの実施例において、図示された遅延要素のそれぞれは、ＲＦ入力信号２３の１／４サイクルの遅延を提供する。図１及び２も参照し、ルータ１７は、スイッチＳ１を制御するようにＳＰＳを配路することができ、更に、スイッチＳ２〜Ｓｎをそれぞれ制御するように、遅延要素ＤＥ１〜ＤＥｎ−１の出力を配路することもできる。遅延要素のそれぞれが、入力ＳＰＳパルスをＲＦ入力信号のサイクルの１／４だけ遅延させるため、ＳＰＳパルス及びそれぞれの１／４サイクル遅延バージョンは、ＲＦ入力信号の適切な位相でスイッチＳ１〜Ｓｎを制御することができる。
例えば、ＳＰＳパルスは、０°でサンプリングするようにスイッチＳ１を制御するために用いることができ、遅延要素ＤＥ１の出力は、９０°でサンプリングするようにスイッチＳ２を制御するために用いることができ、遅延要素ＤＥ２の出力は、１８０°でサンプリングするようにスイッチＳ３を制御するために用いることができ、遅延要素ＤＥ３の出力は、２７０°でサンプリングするようにスイッチＳ４を制御するために用いることができる。遅延要素ＤＥ４は、ＲＦ入力信号２３の次のサイクルを０°でサンプリングするように、次のスイッチＳ５（図２には示していない）を制御するために用いることができ、以下、遅延要素ＤＥｎ−１が、信号２３のＭ番目のサイクルを２７０°でサンプリングするようにスイッチＳｎを制御するまで、同様である。この例のオペレーションを図５に概略的に示す。
【００１３】
図５に示すように、ＳＰＳパルス５１は、ＲＦ信号２３のサイクル１の０°のサンプリングを提供し、サンプリングは、９０°の位相増分で、遅延要素ＤＥｎ−１によるサイクルＭの２７０°のサンプリングまで続く。しかし、上述のように、ローカル・オシレータ出力１２のＭサイクル後、ＲＦ入力信号２３に対する次のＳＰＳパルス５２のタイミング関係は、ＲＦ入力信号２３に対するＳＰＳパルス５１のタイミング関係に比較し、１／４サイクル（９０°位相）だけ遅延される。このため、図５に示すように、ＳＰＳパルス５２は、ＲＦ入力信号のサイクルＭ＋１の０°のサンプリングに用いることはできないが、サイクルＭ＋１の９０°のサンプリングのため１／４サイクル後に用いることができる。従って、図１のルータ１７は、サイクルＭ＋１の９０°のサンプリングのため、ＳＰＳパルス５２を図２のスイッチＳ２に配路することができる。サイクルＭ＋１の０°のサンプリングは、補償遅延要素ＤＥＣからのパルス出力によって制御され、ルータ１７が図２のスイッチＳ１を制御するように配路する。ＤＥ１の出力は、サイクルＭ＋１を１８０°でサンプリングするようにスイッチＳ３に配路され、ＤＥ２の出力は、サイクルＭ＋１を２７０°でサンプリングするようにスイッチＳ４へ配路され、図５に示すように以下同様である。
【００１４】
図６は、図２の１９でサンプリング・スイッチを制御するため、図１のルータ１７によって成され得るオペレーションの例を表の形式に示す。図６の例は、それぞれ４個のスイッチから成るＭ＝４のグループに区分されたｎ＝１６のスイッチの例であり、４個のスイッチのそれぞれのグループは、ＲＦ入力信号の関連するサイクルの所望の４つの位相をサンプリングするように機能し得る。更に、図６の例では、Ｆ_LO＝Ｆ_RF×［ｎ／（ｎ＋１）］＝Ｆ_RF×（１６／１７）である。図６に示すように、ＲＦ入力信号の所定のサイクルＫに対し、ＳＰＳパルス（例えば、図５の５１）は、０°でサンプリングするようにスイッチＳ１を制御するために用いられ、それぞれの遅延要素ＤＥ１〜ＤＥ１５は、サイクルＫからＫ＋３で示すようにサンプリングするように、それぞれのスイッチＳ２〜Ｓ１６を制御するために用いられる。サイクルＫ＋４では、ＤＥＣの出力は、０°でサンプリングするようにスイッチＳ１を制御するために用いられ、ＳＰＳパルス（例えば、図５の５２）は、９０°でサンプリングするようにスイッチＳ２を制御するために用いられ、遅延要素ＤＥ１〜ＤＥ１４のそれぞれの出力は、サイクルＫ＋４の残り、及びサイクルＫ＋５からＫ＋７で、スイッチＳ３〜Ｓ１６のそれぞれのサンプリング・オペレーションを制御するために用いられる。
【００１５】
サイクルＫ＋８では、ＤＥ１５の出力は、０°でサンプリングするようにスイッチＳ１を制御するために用いられ、ＤＥＣの出力は、９０°でサンプリングするようにスイッチＳ２を制御するために用いられ、ＳＰＳパルスは、１８０°でサンプリングするようにスイッチＳ３を制御するために用いられる。ＤＥ１の出力は、サイクルＫ＋８の間２７０°でサンプリングするようにスイッチＳ４を制御するために用いられ、ＤＥ２〜ＤＥ１３のそれぞれの出力は、サイクルＫ＋９からＫ＋１１で、それぞれのスイッチＳ５〜Ｓ１６のサンプリング・オペレーションを制御するために用いられる。サイクルＫ＋１２では、ＤＥ１４の出力は、０°でサンプリングするようにスイッチＳ１を駆動し、ＤＥ１５の出力は、９０°でサンプリングするようにスイッチＳ２を駆動し、ＤＥＣの出力は、１８０°でサンプリングするようにスイッチＳ３を駆動し、ＳＰＳパルスは、２７０°でサンプリングするようにＳ４を駆動する。ＤＥ１〜ＤＥ１２のそれぞれの出力は、サイクルＫ＋１３からＫ＋１５で、スイッチＳ５〜Ｓ１６のそれぞれのサンプリング・オペレーションを制御するために用いられる。
ＲＦ入力信号の次のサイクル、即ちサイクルＫ＋１６では、ＳＰＳパルスは、０°でサンプリングするようにスイッチＳ１、Ｓ５、Ｓ９又はＳ１３を制御するために、ＲＦ入力信号に関して適切な位置に戻る。これは、この例では、ＲＦ入力信号の１６サイクル（ＫからＫ＋１５）の後、ＳＰＳパルスが、ＲＦ入力信号に対して１６×１／１６＝１サイクルだけ「遅れ」、このため、ＲＦ信号に関してその「元の」位相（即ち、そのサイクルＫの位相）に戻るからである。従って、サイクルＫ＋１５の後、図６のオペレーションは、例えば、サイクルＫに戻り、反復する（ＳＰＳパルスが再びスイッチＳ１を制御する場合）ことができる。
ルータ１７は、例えば、複数のｎビット・レジスタのビットによって制御されるＣＭＯＳパス・ゲートのマトリックスを含むパッシブ・パス・ゲート設計を用いて、容易に実施され得る。図６の例において、全部で４つのｎビット・レジスタが用いられ得、それぞれのレジスタは、図６に示した４つの配路方法（routing scheme）のうちのそれぞれ１つに対応する。レジスタは、図６に示した周期的パターンで順次イネーブルにされ得る（４回のＲＦサイクル毎に１度）。
【００１６】
図７は、図１から６に示した実施例によって実行され得るオペレーションの例を示す。７１で、ローカル・オシレータ周波数Ｆ_LOは、ＲＦ入力信号の周波数Ｆ_RFより小さく設定され、サンプル・スイッチ・インデックスｉは１に設定される。７２で、サンプリング・パルス信号ＳＰＳがローカル・オシレータから生成される。７３で、ｊ番目のＳＰＳが、現在のサンプル・パルスとして選択され、７４で、スイッチＳｉに供給される。例えば、ｊ番目のＳＰＳは、０°でサンプリングするためにスイッチＳ１に供給され得る。その後、７５で、スイッチＳｎがまだ動作していないと判定される場合、スイッチ・インデックスｉを増加させることによって、７０で次のスイッチが選択される。その後７６で、例えば、７３で選択されたＳＰＳパルスの遅延バージョンを生成することによって、現在のサンプル・パルスに応答して新しいサンプル・パルスが生成される。７７で、新しいサンプル・パルスが現在のサンプル・パルスとして選択され、この現在のサンプル・パルスが７４でスイッチＳｉに供給される。７０及び７４から７７の上述のオペレーションは、７５で全てのｎ個のスイッチが動作されたと判定されるまで反復される。
７５で全てのｎ個のスイッチが動作されたと判定されると、７９で、サンプリング・スイッチ・インデックスｉが再び１に等しく設定され、ＳＰＳパルス・インデックスｊが増加される。その後、７８で、ｊ番目のＳＰＳパルスが、スイッチＳｉの割当てられたサンプリング・オペレーションに対して同相にあるかどうかが判定される。そうでないと判定されると、上述の７６、７７、及び７４に示したオペレーションがその順に順次実行される。その後、８０でサンプリング・スイッチ・インデックスｉが増加され、その後、７８で、ｊ番目のＳＰＳパルスが、スイッチＳｉの割当てられたサンプリング・オペレーションを制御するのに適当な位相にあるかどうかが判定される。そうでないと判定されると、上述の一連のオペレーション７６、７７、７４、８０、及び７８が繰り返される。しかし、ｊ番目のＳＰＳパルスが、スイッチＳｉの割当てられたサンプリング・オペレーションを制御するのに適当な位相にあると判定されると、そのｊ番目のＳＰＳパルスは、７３で、現在のサンプル・パルスとして選択される。その後、７４で始まるオペレーションが上述のように再び繰り返される。
【００１７】
図８は、図１から６の実施例によって実行され得るオペレーションの例を示す。８１のＳＰＳパルスの生成の後、このパルスとその遅延バージョンは、ＲＦ信号の隣り合うサイクルの所望の位相をサンプリングするために８２で用いられる。サンプリングされた位相は、所望のダウンコンバートされた信号を生成するため、８３で再結合される。
この業界で働く者には明らかなように、図１から８の実施例は、ローカル・オシレータの周波数が、ＲＦ入力信号の周波数から例えばｎ／（ｎ＋１）だけ効果的にずらされる、ゼロ−ＩＦ又はニア・ゼロ−ＩＦ受信器アーキテクチャを実現するために用いることができる。例えば、ｎ＝１６のブルートゥース受信器の場合、２．４ＧＨｚのＲＦ入力周波数に対し、オシレータ周波数は２．２５ＧＨｚであり、２．５ＧＨｚのＲＦ入力周波数に対し、オシレータ周波数は２．３４ＧＨｚである。このため、ローカル・オシレータの周波数は、ブルートゥース周波数帯域の外にあり、このため、ブルートゥース・アンテナ・フィルタによるローカル・オシレータからの如何なる漏れも抑制されることが保証され、更に、ダウンコンバートされた信号に他のチャンネルが混ざり込まないことも保証される。従って、ローカル・オシレータは、従来の処理での漏れの問題なく、うまく組込まれ得る。更に、遅延要素は、例えば、有利なことに従来の多相ネットワークよりも必要なシリコン領域がずっと小さい、適当なインバータ・チェーンによって実現され得る。更に、ＲＦ入力信号のそれぞれのサイクルの全ての所望の位相が、ＩＦ増幅器でサンプリングされ再結合されるため、従来のサブ・サンプリング方式に比較して信号損失がない。これは、同相パスで示す図９に示されている。
幾つかの実施例において、ルータ１７は、位相サンプリング・オペレーションの間、ＳＣ（スイッチド・キャパシタ）フィルタ機能を生成するように、スイッチ１９を制御することができる。この方法では、ＩＦ増幅器のサンプリングされた位相の再結合オペレーションの間、望ましくない干渉が効果的に減らされ得る。この一例は図１０に示されており、所望のＳＣフィルタ機能をサポートするように、スイッチ・アクティベーション・シーケンスが、図示されているように（Ｓ５及びＳ７が、図９のシーケンスに対して逆にされる）修正される。
【００１８】
本発明の実施例を上述のように詳細に説明したが、この説明は、本発明の範囲を制限するものではなく種々の実施例で実施され得る。
【図面の簡単な説明】
【図１】本発明に従ったミキサの一実施例の概略を示す図。
【図２】図１のスイッチ及びアンチ・エイリアシング・フィルタの一実施例の概略を示す図。
【図３】図１のＲＦ信号と、図１のサンプリング・パルス信号のタイミング関係の例を示すグラフ。
【図４】図１の遅延要素セクションの一実施例を概略を示す図。
【図５】図４からの種々の信号の例、それらの相互のタイミング関係、及び図１のＲＦ信号に対するそれらのそれぞれのタイミング関係を示す図。
【図６】図１のルータのオペレーションの例を表の形式で示す図。
【図７】図１から図６の実施例によって行われ得るオペレーションの例を示す図。
【図８】図１から図６の実施例によって行われ得るオペレーションの例を示す図。
【図９】図１の信号の例を示すグラフ。
【図１０】図１の信号の例を示すグラフ。
【符号の説明】
１１ローカル・オシレータ
１３ディジタル・パルス生成器
１５遅延要素
１７ルータ
１８低ノイズ増幅器
１９スイッチ
２１アンチ・エイリアシング・フィルタ

Claims

第１の周波数の第１の通信信号を、第１の周波数より低い第２の周波数の第２の通信信号にダウンコンバートする方法であって、
第１の周波数より低い第３の周波数を有するオシレータ信号を提供する工程と、
前記オシレータ信号に応答して、前記第１の通信信号をサンプリングするのに用いるためのディジタル・パルスを有するサンプリング・パルス信号を生成する工程であって、前記サンプリング・パルス信号の隣接するパルスが、前記第１の通信信号の所定の数のサイクルに対応する時間量で分離されており、前記時間量が、前記第１の通信信号の前記所定の数のサイクルの終了に必要とされる時間量よりも大きい、前記工程と、
前記第１の通信信号の選択された位相をサンプリングするために、前記サンプリング・パルス信号の前記パルスを用いる工程であって、前記第１の通信信号の第１のサイクルの第１の位相をサンプリングするために、前記サンプリング・パルス信号の第１のパルスを用いることと、前記第１の通信信号の第２のサイクルの第２の位相をサンプリングするために、前記サンプリング・パルス信号の第２のパルスを用いることとを含み、前記第１及び第２のパルスは前記サンプリング・パルス信号内で互いに隣接しており、前記第２の位相は前記第１の位相と異なる位相であり、前記第２のサイクルは、前記所定の数に等しい前記第１の通信信号のサイクル数を置いて前記第１のサイクルに続く、前記工程と、
第２の通信信号を生成するために、前記サンプリングされた位相を用いる工程と、
を含む、方法。
請求項１に記載の方法であって、前記第１の通信信号がＲＦ通信信号である、方法。
請求項１に記載の方法であって、
前記第１の通信信号の選択された位相をサンプリングするために、前記サンプリング・パルス信号の前記パルスを用いる工程が、前記第２のサイクルの第１の位相をサンプリングするために、前記第１のパルスの遅延バージョンを用いることを含む、方法。
請求項１に記載の方法であって、
前記第１の通信信号の選択された位相をサンプリングするために、前記サンプリング・パルス信号の前記パルスを用いる工程が、前記第１の通信信号の第３のサイクルの第１の位相をサンプリングするために、前記サンプリング・パルス信号の第３のパルスを用いることを含み、前記第３のサイクルが前記第２のサイクルに続く、方法。
請求項４に記載の方法であって、
前記第３のサイクルが、前記所定の数の倍数である、前記第１の通信信号のサイクル数を置いて前記第１のサイクルの後に続く、方法。
請求項５に記載の方法であって、
前記第１の通信信号の選択された位相をサンプリングするために、前記サンプリング・パルス信号の前記パルスを用いる工程が、前記第２のサイクルの第１の位相をサンプリングするために、前記第１のパルスの遅延バージョンを用いることを含む、方法。
請求項４に記載の方法であって、
前記第１の通信信号の選択された位相をサンプリングするために、前記サンプリング・パルス信号の前記パルスを用いる工程が、前記第２のサイクルの第１の位相をサンプリングするために、前記第１のパルスの遅延バージョンを用いることを含む、方法。
請求項１に記載の方法であって、
パルスを用いる前記工程が、前記第１の通信信号の選択された位相をサンプリングするために、前記サンプリング・パルス信号の第１のパルスと、前記第１のパルスの複数の遅延バージョンとを用いることを含む、方法。
第１の周波数の第１の通信信号を、第１の周波数よりも低い第２の周波数の第２の通信信号にダウンコンバートする方法であって、
前記第１の通信信号の少なくとも２つの連続するサイクルのそれぞれの複数の位相をサンプリングする工程であって、前記サンプリング工程が、前記複数の位相をサンプリングするために、第１の時間的順序で複数のサンプリング・スイッチを通常のとおりアクティブにすることと、前記第１の時間的順序とは異なる第２の時間的順序で、前記複数のサンプリング・スイッチをアクティブにすることによってフィルタ機能を提供することとを含む、前記工程と、
フィルタ機能を提供して第２の通信信号を生成するために、前記サンプリングされた位相を結合する工程と、
を含む、方法。
第１の周波数の第１の通信信号を、第１の周波数よりも低い第２の周波数の第２の通信信号にダウンコンバートする装置であって、
前記第１の周波数よりも低い第３の周波数を有する信号を生成するオシレータと、
前記オシレータ信号に応答して、前記第１の通信信号をサンプリングするのに用いるディジタル・パルスを有するサンプリング・パルス信号を生成する回路であって、前記サンプリング・パルス信号の隣接するパルスが、前記第１の通信信号の所定の数のサイクルに対応する時間量で分離されており、前記時間量が、前記第１の通信信号の前記所定の数のサイクルの終了に必要とされる時間量よりも大きい、前記回路と、
前記第１の通信信号の選択された位相をサンプリングするために、前記サンプリング・パルス信号のパルスを用いる回路であって、前記第１の通信信号の第１のサイクルの第１の位相をサンプリングするために、前記サンプリング・パルス信号の第１のパルスを用いることと、前記第１の通信信号の第２のサイクルの第２の位相をサンプリングするために、前記サンプリング・パルス信号の第２のパルスを用いることとを含み、前記第１及び第２のパルスは前記サンプリング・パルス信号内で互いに隣接しており、前記第２の位相は前記第１の位相と位相が異なり、前記２のサイクルは、前記所定の数に等しい前記第１の通信信号のサイクル数を置いて前記第１のサイクルに続く、前記回路と、
第２の通信信号を生成するために、前記サンプリングされた位相を用いる回路と、
を含む、装置。
請求項１０に記載の装置であって、
前記パルスを用いる回路が、前記第２のサイクルの第１の位相をサンプリングするために、前記第１のパルスの遅延バージョンを用いる回路を更に含む、装置。
請求項１０に記載の装置であって、
前記パルスを用いる回路が、前記第１の通信信号の第３のサイクルの第１の位相をサンプリングするために、前記サンプリング・パルス信号の第３のパルスを用いる回路を更に含み、前記第３のサイクルが前記第２のサイクルに続く、装置。
請求項１２に記載の装置であって、
前記第３のサイクルが、前記所定の数の倍数である、前記第１の通信信号のサイクル数を置いて前記第１のサイクルに続く、装置。
請求項１３に記載の装置であって、
前記パルスを用いる回路が、前記第２のサイクルの第１の位相をサンプリングするために、前記第１のパルスの遅延バージョンを用いる回路を更に含む、装置。
請求項１２に記載の装置であって、
前記パルスを用いる回路が、前記第２のサイクルの第１の位相をサンプリングするために、前記第１のパルスの遅延バージョンを用いる回路を更に含む、装置。
請求項１０に記載の装置であって、
前記生成する回路が、サンプラーを含み、前記サンプラーが、前記第１の通信信号をサンプリングするための入力に結合された複数のサンプリング・スイッチを含む、装置。
請求項１０に記載の装置であって、
前記生成する回路が、前記第１の通信信号の全てのサイクルの複数の位相をサンプリングするために動作可能なサンプラーを含む、装置。
請求項１６に記載の装置であって、
前記サンプラーに結合され、複数のディジタル・パルスを有するサンプリング・パルス信号を生成するディジタル・パルス生成器を含み、前記パルスのそれぞれが、前記第１の通信信号の半周期にほぼ等しいがそれよりも広いパルス幅を有しており、前記サンプラーが、前記サンプリング・パルス信号に応答して前記第１の通信信号をサンプリングする、装置。
請求項１７に記載の装置であって、
前記サンプラーに結合され、複数のディジタル・パルスを有するサンプリング・パルス信号を生成するディジタル・パルス発生器を含み、前記パルスのそれぞれが、前記第１の通信信号の半周期にほぼ等しいがそれよりも広いパルス幅を有しており、前記サンプラーが、前記サンプリング・パルス信号に応答して前記第１の通信信号をサンプリングする、装置。
請求項１８に記載の装置であって、
前記サンプラーが、前記複数のディジタル・パルスの１つと、前記１つのディジタル・パルスの複数の遅延バージョンとを受信するための入力を有し、前記サンプラーが、前記１つのディジタル・パルスに応答して、連続するサイクルの位相の１つをサンプリングし、前記サンプラーが、前記１つのディジタル・パルスの前記遅延バージョンに応答して、前記連続するサイクルの他の位相をサンプリングする、装置。
請求項１９に記載の装置であって、
前記サンプラーが、前記複数のディジタル・パルスの１つと、前記１つのディジタル・パルスの複数の遅延バージョンとを受信するための入力を有し、前記サンプラーが、前記１つのディジタル・パルスに応答して、連続するサイクルの位相の１つをサンプリングし、前記サンプラーが、前記１つのディジツル・パルスの前記遅延バージョンに応答して、前記連続するサイクルの他の位相をサンプリングする、装置。
請求項２０に記載の装置であって、
前記ディジタル・パルス生成器と前記サンプラーに結合され、前記１つのディジタル・パルスの前記遅延バージョンを生成し、前記サンプラー入力に前記遅延バージョンを提供する、遅延要素構造を更に含む、装置。
請求項２１に記載の装置であって、
前記ディジタル・パルス生成器と前記サンプラーに結合され、前記１つのディジタル・パルスの前記遅延バージョンを生成し、前記サンプラー入力に前記遅延バージョンを提供する、遅延要素構造を更に含む、装置。
請求項２０に記載の装置であって、
前記サンプラーが、前記第１の通信信号をサンプリングするための前記入力と前記サンプラー入力とに結合され、前記１つのディジタル・パルスと前記１つのディジタル・パルスの前記遅延バージョンとに応答して、前記第１の通信信号の前記連続するサイクルの位相をそれぞれサンプリングするための複数のサンプリング・スイッチを含む、装置。
請求項２１に記載の装置であって、
前記サンプラーが、前記第１の通信信号をサンプリングするための前記入力と前記サンプラー入力とに結合され、前記１つのディジタル・パルスと前記１つのディジタル・パルスの前記遅延バージョンとに応答して、前記第１の通信信号の前記連続するサイクルの位相をそれぞれサンプリングするための複数のサンプリング・スイッチを含む、装置。
請求項１０に記載の装置であって、
前記第１の通信信号がＲＦ通信信号である、装置。
請求項１０に記載の装置であって、
前記サンプリングされた位相を用いる回路が、前記サンプリングされた位相のうちの選択された位相をそれぞれ受信するためのフィルタを含む、装置。
第１の周波数の第１の通信信号を、第１の周波数よりも低い第２の周波数の第２の通信信号にダウンコンバートする装置であって、
前記第１の通信信号の少なくとも２つの連続するサイクルのそれぞれの複数の位相をサンプリングする回路であって、前記サンプリングが、前記複数の位相をサンプリングするために、第１の時間的順序で複数のサンプリング・スイッチを通常のとおり活性化することと、前記第１の時間的順序と異なる第２の時間的順序で、前記複数のサンプリング・スイッチを活性化することでフィルタ機能を提供することとを含む、前記回路と、
フィルタ機能を提供して第２の通信信号を生成するために、前記サンプリングされた位相を結合する回路と、
を含む、装置。