ES2265012T3 - Receptor de conversion directa, que utiliza una arquitectura de medio de transposicion de frecuencias subarmonicas, y preprocesador asociado. - Google Patents

Abstract

Un circuito para mejorar características de conmutación de una señal de entrada dividida en fase, que tiene una frecuencia y 2n componentes, donde n es un entero mayor que 1, que comprende: un conjunto de circuitos limitadores (126) para limitar las componentes de la señal de entrada, al efecto de producir una señal dividida en fase, limitada; y un conjunto de circuitos aritméticos (127), para combinar de forma aritmética las componentes de la señal dividida en fase, limitada, para producir una señal dividida en fase, de salida, que tiene características de conmutación mejoradas en relación con la señal de entrada, teniendo la señal de salida, la frecuencia de la señal de entrada y 2n componentes.

Description

Receptor de conversión directa, que utiliza una arquitectura de medio de transposición de frecuencias subarmónicas, y preprocesador asociado.

Antecedentes de la invención 1. Campo de la invención

El campo de esta invención se refiere, en general, a receptores de conversión directa y, más en concreto, a medios de transposición de frecuencias subarmónicas para su uso en tales receptores, y a preprocesadores para mejorar las características de conmutación de la entrada LO de tales medios de transposición de frecuencias.

2. Antecedentes

Los receptores convencionales llevan a cabo una conversión reductora de frecuencias, de una señal de radiofrecuencia (RF) a frecuencias de banda base, en dos etapas. En la primera etapa, la señal es convertida reduciendo la frecuencia a frecuencias intermedias (IF), y en la segunda etapa la señal es convertida a frecuencias de banda base. En la figura 1 se ilustra un receptor convencional. Una señal 1 de RF que lleva una frecuencia de onda portadora F_{RF}, se pasa a través de un filtro de paso banda 15, y después a través de un amplificador con bajo nivel de ruidos (LNA) (no mostrado). Después, la señal resultante es aplicada a un puerto 3 de entrada de RF, del mezclador 2. Una señal 10, que tiene una frecuencia F_{X} menor o mayor que F_{RF}, originada desde un oscilador local (LO) o, es aplicada al puerto 4 de entrada del LO del mezclador 2. El mezclador 3 mezcla las dos señales, y proporciona una señal de salida en el puerto de salida 5. La señal de salida tiene dos componentes de frecuencia principales: uno de la frecuencia F_{RF} - F_{X}
(o F_{X} - F_{RF} en el caso, en el que F_{X} sea mayor que F_{RF}), la llamada frecuencia IF o intermedia, F_{IF}, y el otro en la frecuencia F_{RF} + F_{X}.

La señal se pasa a través del filtro 6 IF que atenúa sustancialmente el componente en la frecuencia F_{RF} + F_{X}, dejando así el componente de frecuencia intermedia. La salida del filtro que incluye este componente de frecuencia intermedia, se identifica con el número 7.

Está señal se proporciona al puerto de entrada de señal del mezclador 8. Al mismo tiempo, una señal 12 en la misma frecuencia intermedia, y originada en el oscilador local 12, es aplicada al puerto de entrada LO del mezclador 8. El mezclador 8 mezcla señales proporcionadas en su dos entradas, y produce una señal de salida que tiene dos componentes de frecuencia principales: uno a la frecuencia 2 F_{IF}, y el otro a frecuencias cero, o de banda base F_{BB}. La salida del mezclador 8 se pasa a través del filtro de banda base 14, que atenúa sustancialmente el componente en la frecuencia 2 F_{IF}, dejando así el componente en frecuencias de banda base. La salida del filtro se identifica en el dibujo con el número 13.

Los receptores de conversión llevan a cabo una conversión reductora de frecuencia, de una señal RF, a frecuencias de banda base, en una sola etapa. Típicamente, un mezclador mezcla una señal RF con una señal LO a la misma frecuencia que la onda portadora de la señal RF. El mezclador produce dos componentes de frecuencia primarios en la señal de salida: uno a la diferencia de frecuencias F_{RF} - F_{LO}, y el otro a la frecuencia F_{RF} + F_{LO}. Puesto que la señal LO está la misma frecuencia que la señal RF, el primero de tales componentes está en frecuencias de banda base, y el segundo de tales componentes está en altas frecuencias.

La salida del mezclador se pasa a través de un filtro de banda base, que atenúa sustancialmente el componente de alta frecuencia de la salida, dejando el componente de banda base. Comparados con el receptor convencional de la figura 1, los receptores de conversión directa eliminan los componentes como son el filtro IF 6, uno de los mezcladores, y uno de los osciladores locales. La eliminación del filtro IF es particularmente ventajosa, debido a que tales filtros tienden a ser aparatosos, caros, y a no poder ser implementados en chip.

Sin embargo, los receptores de conversión directa típicamente tienen limitada su sensibilidad, debido a fugas desde el puerto LO al puerto RF, o a fugas de grandes bloqueadores RF desde el puerto RF al puerto LO, de las que ambas pueden tener como resultado el auto-mezclado, y la introducción de un gran componente de corriente continua no deseado, en la señal de salida.

Desafortunadamente, la mayoría de los mezcladores subarmónicos tienen una ganancia de conversión relativamente baja y con mucho ruido, en comparación con los mezcladores estándar. También están amenazados por la presencia, en una clavija o un nodo interno, de armónicos LO que, debido a que están en la frecuencia de mezcla, aún pueden auto-mezclarse con la corriente continua. Algunos necesitan, además, transformadores aparatosos que limitan o impiden la implementación en chip. La mayoría tienen además funciones de transferencia de RF, sustancialmente no lineales.

El mezclador de Gilbert es un tipo de mezclador que permite la ganancia de conversión. Sin embargo, los mezcladores de Gilbert convencionales incluyen un núcleo del mezclador que es incapaz de acomodar una frecuencia LO que sea un subarmónico de la frecuencia RF.

Más concretamente, el mezclador de Gilbert estándar está conducido por una señal LO que tiene dos componentes, cuyas fases están a 180º respectivamente. Los componentes son recortados para incrementar los tiempos de transición de éstos, mediante lo que se mejora las características de ruido, y se consigue una ganancia de conversión superior. Sin embargo, no se puede generalizar tales técnicas al caso del mezclador subarmónico.

Además, la señales sinusoidales de fases separadas sufren ciertos inconvenientes en el mundo real, que las impiden ser generalizadas al caso del mezclador subarmónico. Primero, la pendiente de las señales en los puntos de transición de éstas, no es demasiado inclinada. Tales transiciones suaves entre señales provocan que los sistemas de conmutación, como son los transistores por dirección de corriente, asuman un estado semi-conmutado. Esto no es deseable, principalmente por dos razones. Primero, cuando un transistor está semi-conmutado, está en un estado de ganancia cero. Segundo, los transistores semi-conmutados introducen ruido en la salida. Esto ocurre porque, en la configuración del mezclador de Gilbert, un transistor semi-conmutado provocará una reducción en la resistencia aparente en los emisores, de pares transistores opuestos, que incrementa la interferencia que generan los transistores.

Otra característica no deseable de tales señales, es que los puntos de transición de éstas son altamente sensibles a cambios en la amplitud de cada señal de salida del oscilador local. Por consiguiente, la acción de conmutación de cualquier mezclador conducido, será difícil de controlar con precisión.

Otro problema más con tales señales es que, debido a factores tales como las limitaciones de los actuales osciladores locales, está señales generalmente no son verdaderas señales sinusoidales sino que son, de hecho, generalmente planas en los valores máximos y mínimos. El resultado es transiciones incluso más suaves, que las hacen candidatos aún más indeseables para conducir un mezclador.

El documento WO 96/38 924 revela una alternativa para un receptor de conversión directa, que utiliza la arquitectura convencional de dos etapas, en la que se utiliza un primer mezclador para transponer la señal de entrada RF reduciéndola a frecuencias IF, y se utiliza un segundo mezclador en cuadratura para transponer la señal IF reduciéndola a banda base. Aunque la arquitectura utilizada evita el coste de añadir un segundo oscilador cristalino que sirva como oscilador local para el segundo mezclador en cuadratura, no evita necesidad del segundo mezclador en cuadratura o del filtro IF.

La patente U.S. Núm. 5 574 755 revela un circuito modulador en cuadratura, que persigue reducir la sensibilidad frente a errores de fase, en los componentes en fase (T) y en cuadratura (Q), de una señal LO en cuadratura. La salida prevista es el término de banda base de frecuencia \omega_{1} - \omega_{m}, donde \omega_{1} es la frecuencia de LO o señal modulada, y \omega_{m} es la frecuencia de la señal modulada, pero no se revela que estas dos frecuencias deban ser la misma, o estén sujetas a una relación mutua de subarmónicos.

Ninguna referencia se encarga de, o pretende, resolver los problemas del componente de banda base no deseado, que puede introducirse en la salida de un receptor de conversión directa a través del auto mezclado entre las entradas LO y RF de este, los problemas de la baja ganancia de conversión, y el alto ruido, que están presentes típicamente con los mezcladores subarmónicos, o los problemas de las pobres características de conmutación, que pueden estar presentes con señales sinusoidales divididas en fase.

Por tanto, existe la necesidad de un receptor de conversión directa con ganancia, característica de ruido, y sensibilidad, incrementadas en comparación con el arte previo.

También existe la necesidad de un mezclador subarmónico que sea capaz de ser implementado en chip, que tenga características de ganancia de conversión, coeficiente de ruido, y linealidad, comparables o superiores a las de los mezcladores convencionales y que no genere, en una clavija interna o un nodo LO, armónicos a la frecuencia de mezcla.

También existe la necesidad de un preprocesador que mejore las características de conmutación de entradas LO satisfactorias divididas en fase.

Sumario de la invención

De acuerdo con la presente invención, se proporciona un circuito para mejorar las características de conmutación de una señal de entrada dividida en fase, que tiene una frecuencia y 2n componentes, donde n es un entero mayor de 1, que comprende:

conjunto de circuitos limitadores, para limitar los componentes de la señal de entrada, al efecto de producir una señal dividida en fase, limitada;

conjunto de circuitos aritméticos, para combinar aritméticamente los componentes de la señal dividida en fase, limitada, al efecto de producir una señal dividida en fase, de salida, que tiene características de conmutación mejoradas en relación con la señal de entrada, teniendo la señal de salida, la frecuencia de la señal de entrada y 2n componentes.

Una ventaja del circuito preprocesador de la invención aquí tratada, es una señal LO dividida en fase, que tiene transiciones más pronunciadas entre los estados activado y desactivado de este, en comparación con una señal dividida en fase de LO sinusoidal. Cuando son utilizadas para conducir un mezclador, tales transiciones tienen como resultado una ganancia del mezclador mejorada, una característica de ruido del mezclador mejorada, y por tanto una sensibilidad del mezclador mejorada.

Otra ventaja del preprocesador de la invención aquí tratada, es una señal en fase dividida, en la que las transiciones entre los estados activado y desactivado, están definidas por cruces por cero de LO, que proporcionan una mejor exclusión del auto mezclado RF, y menos dependencia con el ajuste de la amplitud LO, y con el tipo y perfil de la forma de onda del LO.

De acuerdo con otro aspecto de la presente invención, se proporciona un método para mejorar las características de conmutación de una señal de entrada dividida en fase, que tiene una frecuencia y 2n componentes, en la que n es un entero mayor que 1, que comprende:

limitar los componentes de la señal de entrada, para producir una señal dividida en fase, limitada; y

combinar aritméticamente los componentes de la señal limitada, para producir una señal de salida dividida en fase, que tiene la frecuencia de la señal de entrada y 2n a componentes.

Aplicaciones relacionadas

Esta aplicación está relacionada con la Aplicación de Patente U.S. Núm. 09/260 919, "DIRECT CONVERSION RECEIVER", presentada el 2 de marzo de 1 999, y con la Publicación Internacional Núm. WO 00/52 840 de las que ambas son propiedad en común, del solicitante del presente documento. Además, esta aplicación reivindica prioridad a la Aplicación de Patente U.S. Núm. 09/261 056, "PREPROCESSOR AND RELATED FREQUENCY TRANSLATOR", presentada el 2 de marzo de 1 999, y la Aplicación de Patente U.S. de Núm. de Serie 09/386 956, "DIRECT CONVERSION RECEIVER EMPLOYING SUBHARMONIC FREQUENCY TRANSLATOR ARCHITECTURE AND RELATED PREPROCESSOR", presentada el 27 de agosto de 1 999, de las que ambas son propiedad en común, del solicitante del presente documento.

Breve descripción de los dibujos

La figura 1 ilustra un receptor convencional.

La figura 2 ilustra una realización de un receptor de conversión directa, acorde con la invención aquí tratada.

La figura 3 es un diagrama de bloques, de un multiplicador acorde con la invención aquí tratada.

La figura 4 ilustra de forma conceptual un mezclador generalizado, acorde con la invención aquí tratada.

La figura 5 ilustra una implementación del mezclador de la figura 4.

La figura 6A - 6E ilustran entradas LO de ejemplo, para la implementación del mezclador de la figura 5.

Las figuras 7A - 7B ilustran métodos de funcionamiento, de un medio de transposición de frecuencias acorde con la invención aquí tratada.

Las figuras 8A - 8F ilustran formas de onda de ejemplo, en una implementación de un mezclador de la invención aquí tratada, en las que n = 2.

Las figuras 9A - 9B ilustran, en el dominio de frecuencias, la acción de conmutación de una implementación de un mezclador acorde con la invención aquí tratada, donde n = 2.

La figura 10A ilustra en forma conceptual, una implementación de un mezclador acorde con la invención aquí tratada, en la que n = 2.

La figura 10B ilustra los cuatro periodos temporales de conmutación, para la implementación del mezclador de la figura 10A.

Las figuras 11A - 11E y 12A - 12H ilustran entradas LO de ejemplo, para una implementación de un mezclador acorde con la invención aquí tratada, donde n = 2.

La figura 13 ilustra una implementación de ejemplo, de un mezclador acorde con la invención aquí tratada, en donde n = 2.

Las figuras 14A - 14B ilustran formas de onda de ejemplo, para la implementación del mezclador de ejemplo de la figura 13.

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Las figuras 15A - 15B ilustran métodos de funcionamiento de una implementación la invención aquí tratada, donde n = 2.

La figura 16 ilustra una implementación de un preprocesador acorde con la invención aquí tratada.

Las figuras 17A - 17B son formas de onda de ejemplo, que ilustran el funcionamiento del preprocesador de la figura 16.

Las figuras 18A - 18D ilustran realizaciones del preprocesador de la invención aquí tratada.

Las figuras 19A - 19B ilustran formas de onda de ejemplo, que ilustran el funcionamiento de la realizaciones del preprocesador de las figuras 18A - 18B.

Las figuras 20A - 20B son diagramas de bloques de realizaciones del preprocesador de la invención aquí tratada, en el caso en el que n = 2.

Las figuras 21A - 22B, y 22A - 22G son formas de onda de ejemplo, que ilustran el funcionamiento de las realizaciones del preprocesador de las figuras 20A - 20B.

La figura 23A es una implementación de ejemplo, de un preprocesador acorde con la invención aquí tratada, en el caso en el que en n = 2.

La figura 23B son formas de onda de ejemplo, que ilustran el funcionamiento de la implementación de ejemplo del preprocesador de la figura 23A.

La figura 24 ilustra una implementación detallada de ejemplo, de un mezclador acorde con la invención aquí tratada.

La figura 25 ilustra una implementación detallada de ejemplo, de un preprocesador acorde con la invención aquí tratada.

La figura 26 ilustra un oscilador LO convencional, configurado para proporcionar una señal LO sinusoidal dividida en fase.

Las figuras 27A - 27B ilustran realizaciones de métodos de funcionamiento de un receptor de conversión directa, acorde con la invención aquí tratada.

Las figuras 28A - 28B ilustran realizaciones de métodos de funcionamiento de un preprocesador, acorde con la invención aquí tratada.

Descripción detallada de las realizaciones preferidas 1. Receptor de Conversión Directa

En la figura 2 se ilustra un receptor de conversión directa acorde con la invención aquí tratada. Una antena 20 recibe una señal, que consta de una señal de onda portadora RF modulada por una señal de banda base. La señal se pasa a través del filtro de paso banda 21, configurado para atenuar sustancialmente las señales externas a la banda de interés. Asumiendo que la señal recibida está dentro de la banda del filtro 21, pasara través del filtro 21 sustancialmente no atenuada. La señal recibida, después de pasar a través del filtro 21, está identificada con el número 22. Está señal se proporciona como entrada al medio de transposición de frecuencias 23, a través del puerto de entrada 27. La frecuencia de onda portadora de esta señal es F_{RF}. Un amplificador, o amplificador con bajo nivel de ruidos (LNA), puede además estar presente entre el filtro paso banda 21, y el puerto de entrada 27 de la señal del medio de transposición de frecuencia. En una realización, el medio de transposición de frecuencias 23 es un mezclador. En otra realización, es un multiplicador.

Un oscilador local 24 proporciona una señal 25, a una frecuencia F_{LO} que es aproximadamente un subarmónico 1/n de la frecuencia de onda portadora RF de la señal recibida. En otras palabras, F_{LO} = (1/n)F_{RF}, donde n es un entero mayor que 1. La señal 25 es después pre-procesada mediante el preprocesador 26. La señal pre-procesada dividida en fase, se proporciona entonces como entrada al medio de transposición de frecuencias 23, a través del puerto de entrada 28.

La salida del medio de transposición de frecuencias 23 está disponible a través del puerto de salida 29. La salida tiene generalmente dos componentes de frecuencia primarios, uno o altas frecuencias, y el segundo a frecuencias de banda base. La salida se pasara través del filtro de paso banda 30. El filtro 30 está configurado para atenuar sustancialmente el componente de alta frecuencia de la salida del medio de transposición de frecuencias 23, y para permitir el paso del componente de banda base sin atenuación sustancial. La salida del filtro de paso banda 30, el componente de banda base de la salida del medio de transposición de frecuencias a la frecuencia F_{BB}, es la salida 31 del sistema receptor de conversión directa.

El sistema receptor de conversión directa puede ser un componente de un transmisor receptor que, su vez, puede ser un componente de un dispositivo de comunicaciones inalámbricas, que incluye un dispositivo móvil de comunicaciones inalámbricas como puede ser un aparato de teléfono, un ordenador portátil, o una estación base. El dispositivo de comunicaciones inalámbricas puede formar parte de un sistema de comunicaciones inalámbricas, del tipo en el que un área geográfica está dividida en una pluralidad de celdas, con una estación base situada dentro de cada una de las celdas. La estación base comunica con, y sirve a, uno o más dispositivos de comunicación inalámbricos situados dentro de la célula, sobre una interfaz inalámbrico. Uno o más de los dispositivos de comunicación inalámbricos en el sistema, incorporan un receptor de conversión directa, configurado de acuerdo con la invención aquí tratada.

En una realización, el medio de transposición de frecuencias 23 tiene entradas primera y segunda, identificadas respectivamente con los números 27 y 28, en las que la frecuencia de una señal provista a la segunda entrada 28, es aproximadamente 1/n veces la frecuencia de una señal aplicada a la primera entrada 27, donde n en es un entero mayor que 1.

El medio de transposición de frecuencias tiene salidas primera y segunda, y está configurado para alternar, a una frecuencia que es aproximadamente n veces la frecuencia de la segunda entrada de este, entre 1) conmutar la primera entrada a la primera salida; y 2) conmutar la primera entrada la segunda salida. Las señales producidas en las salidas pueden ser componentes de una señal en modo diferencial o, alternativamente, pueden ser señales de un solo polo. Adicionalmente, las señales producidas en las salidas pueden combinarse para formar resultados de una sola salida, o pueden mantenerse separadas.

Además, la primera entrada puede ser bien una señal de un solo polo, o un componente de una señal de entrada diferencial, que tiene componentes de fase positiva y negativa. En este último caso, en una realización, el medio de transposición de frecuencias está configurado para alternar, a una frecuencia que es aproximadamente n veces la frecuencia de la segunda entrada de este, entre 1) conmutar el componente de fase positiva de la primera entrada a la primera salida, conmutando a la vez el componente de fase negativa de la primera entrada a la segunda salida; y 2) conmutar el componente de fase positiva de la primera entrada a la segunda salida, conmutando a la vez el componente de fase negativa a la primera entrada de la primera salida.

Un método de funcionamiento de un receptor de conversión directa, acorde con la invención aquí tratada, se ilustra la figura 27A. En el paso 400 se recibe una primera entrada. En el paso 401 se proporciona una primera entrada, que tiene una frecuencia que es aproximadamente 1/n veces la frecuencia de la primera entrada, donde n es un entero mayor que 1. En el paso 402 la segunda entrada es pre-procesada, para mejorar las características de conmutación. En el paso 403, la segunda entrada pre-procesada se utiliza para alternar, a una frecuencia que es aproximadamente n veces la frecuencia de la segunda entrada, entre conmutar la primera entrada a una primera salida, y conmutar la primera entrada a una segunda salida.

Las señales producidas en las salidas, pueden ser señales de un solo polo, o pueden ser componentes de una señal diferencial. Opcionalmente, las señales producidas en las dos salidas son combinadas para formar una señal de un solo polo. Además, la primera entrada puede ser una entrada de un solo polo, o una componente de una entrada diferencial que tiene componentes de fase positiva y negativa. En el último caso, el método puede comprender además alternar, a una frecuencia que es aproximadamente n veces la frecuencia de la segunda entrada, entre 1) conmutar el componente de fase positiva de la señal de entrada diferencial a la primera salida, mientras se conmuta el componente de fase negativa de la entrada diferencial a la segunda salida; y 2) conmutar el componente de fase negativa de la señal de entrada diferencial a la primera salida, mientras que se conmuta el componente de fase positiva de la señal de entrada diferencial a la segunda salida.

En una realización del medio de transposición de frecuencias 23, la primera entrada es la entrada RF, y la segunda entrada es una entrada LO. Se recibe una señal en la primera entrada, que comprende una señal de una portadora RF, modulada por una señal de banda base. En una implementación, la frecuencia de la entrada LO es aproximadamente igual a 1/2 de la frecuencia de la entrada RF. En un ejemplo de implementación, la frecuencia de la entrada LO es aproximadamente igual a 1/2 de la frecuencia de la onda portadora de la entrada RF.

Un método de funcionamiento de esta implementación de un receptor de conversión directa, se ilustra la figura 27B. En el paso 405 se recibe una entrada RF. En el paso 406 se proporciona la entrada LO, que tiene una frecuencia aproximadamente igual a 1/2 de la frecuencia de la entrada RF. En el paso 407 la entrada LO es pre-procesada, para mejorar sus características de conmutación. En el paso 408 la entrada LO pre-procesada se utiliza para alternar, a una frecuencia que es aproximadamente el doble de la frecuencia de la entrada LO, entre conmutar la entrada RFA una primera salida, y conmutar la entrada RFA una segunda salida.

En las discusiones precedente y subsiguientes debe apreciarse que, debido a las tolerancias comercialmente aceptables, describiendo las relaciones entre señales no siempre es posible tal exactitud matemática. Se pretende que el uso de términos como "en torno a" o "sustancialmente" o "aproximadamente", permitan cierta flexibilidad en las relaciones entre señales, para tener en cuenta estas tolerancias.

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2. Medio de Transposición de Frecuencias

En una realización, el medio de transposición de frecuencias es tal como se describe en la sección precedente, aunque la frecuencia de la segunda entrada no está necesariamente limitada a ser aproximadamente 1/n veces la frecuencia de la primera entrada.

En otra realización, el medio de transposición de frecuencias 23 es un multiplicador que tiene entradas RF y LO. En la figura 3 se ilustra un diagrama de bloques, de un multiplicador semejante. En esta realización, se aplica una señal LO al puerto de entrada 28, y se aplica una señal RF al puerto de entrada 27. Se proporciona dos salidas, identificadas con los números 29a y 29b. La señal RF es introducida al conmutador 33 de dos vías y un solo polo (Double Throw Single Pole, DTSP). La señal LO es introducida al bloque 35 que la dirige, a través de la línea de señal 34, al conmutador DTSP 22 para alternar, a una frecuencia de aproximadamente n veces la frecuencia de la entrada LO, donde n es un entero mayor que 1, entre conmutar la señal RF a la primera salida 29a, y conmutar la señal RF a la segunda salida 29b. Las señales producidas en las salidas 29a y 29b, son tales que una salida en modo común, que comprende una combinación de tales señales, es representativa del producto de un factor de multiplicación, que conmuta la polaridad entre +1 y -1, a una frecuencia de aproximadamente n veces la frecuencia de la señal LO, y la señal
RF.

En un ejemplo, la frecuencia de la entrada LO es aproximadamente 1/n veces la frecuencia de la entrada RF, donde n es un entero mayor que 1. Sin embargo, debe apreciarse que son posibles ejemplos en los que no se tenga esta relación.

Preferentemente, una señal a frecuencia de, o que realice, el factor de multiplicación, no se produce sustancialmente como una señal en un nodo o clavija interna del multiplicador puesto que, tal como apreciará una persona cualificada del arte, la producción sustancial de una señal semejante en un nodo o clavija internos, podría conducir al auto mezclado de la señal LO, y a un componente no deseado de corriente continua en la salida. En cambio en esta realización, el factor de multiplicación simplemente representa (1) una acción de conmutación que se produce aproximadamente n veces la frecuencia LO; y (2) la función de transferencia entre la señal RF entrante y la señal de salida combinada.

De nuevo, las señales producidas en las salidas 29a y 29b pueden ser bien señales de un solo polo, o componentes de una señal diferencial. Además, la señal RF proporcionada a la entrada 27, puede ser una señal de un solo polo, o una componente de la señal diferencial. En este último caso puede incluirse un conmutador DTSP (no ilustrado) adicional, para alternar en tándem con el conmutador 33, entre conmutar la otra componente de la señal de entrada diferencial a la salida 29b (mientras que la señal RF proporcionada a la entrada 27 es conmutada a la salida 29a), y conmutar la otra componente de la señal diferencial de entrada a la salida 29a (mientras que la señal RF proporcionada a la entrada 27, es conmutada a salida 29b).

En una tercera realización ilustrada la figura 4, el medio de transposición de frecuencias 23 es un mezclador, donde la entrada RF al mezclador es una señal diferencial en modo corriente, que tiene componentes de fase positiva y negativa, RF^{+} y RF^{-}, identificadas respectivamente con los números 94 y 95. El mezclador tiene un núcleo del mezclador, representado por los conmutadores 92 y 93, cada uno de los cuales está configurado para alternar atrás y adelante en las posiciones 1 y 2, a una velocidad igual a n veces la frecuencia de LO. Cada conmutador está sincronizado con el otro, de forma que ambos conmutadores están en la posición 2 aproximadamente a la vez, y ambos conmutadores están en la posición 1 aproximadamente a la vez. El mezclador tiene una señal de salida diferencial en modo corriente, que tiene componentes positivo y negativo SALIDA^{+} y SALIDA^{-}, identificados respectivamente con los números 92 y 93. El conmutador 92 está configurado para dirigir alternativamente la corriente RF^{+} entre la salida SALIDA^{+}, y la salida SALIDA^{-}. De forma similar, el conmutador 93 está configurado para dirigir alternativamente la corriente RF^{-} entre la salida SALIDA^{+} y la salida SALIDA^{-}. El conmutador está definido de forma que en la corriente RF^{+} es dirigida a la salida SALIDA^{+} aproximadamente al mismo tiempo que la corriente RF^{-} es dirigida a la salida SALIDA^{-}, y la corriente RF^{-} es dirigida a la salida SALIDA^{+} aproximadamente a la vez que la corriente RF^{+} es dirigida a la salida SALIDA^{-}.

De nuevo, son posibles realizaciones en las que las señales de salida SALIDA^{+} y SALIDA^{-} sean señales de un solo polo, y en las que sólo uno de los conmutadores 92 y 93 se proporcione para conmutar alternativamente una señal RF (que puede ser una señal de un solo polo, o una componente de una señal diferencial) entre las salidas 94 y 95. Además, son posibles ejemplos en los que la frecuencia de la entrada LO es aproximadamente 1/n veces la frecuencia de la entrada RF, o en los que no se tiene esta relación.

En una implementación, el mezclador es un mezclador de Gilbert modificado. Para información adicional sobre los mezcladores de Gilbert convencionales, se remite a lector al documento de Paul R. Gray et al., "Analysis and Design of Analog Integrated Circuits", tercera edición, 1993, págs. 670 - 675. En un ejemplo de implementación ilustrado la figura 5, el mezclador de Gilbert modificado recibe una entrada RF en modo corriente diferencial, que tiene componentes de fase positivo y negativo, RF^{+} y RF^{-}, respectivamente identificados con los números 104 y 105. El mezclador recibe además una entrada diferencial LO dividida en fase uniformemente, y en modo voltaje, que tiene n componentes diferenciales (2n componentes de un solo polo) separados aproximadamente 180/n grados. Para el objeto de esta revelación, al objeto de evitar confusión y para permitir el uso de una terminología común, para los casos de entradas tanto diferencial como de un solo polo, se utilizará en adelante la terminología de 2n componentes para describir ambos casos, en el bien entendido de que en el caso diferencial los 2n componentes pueden ser agrupados en n pares, comprendiendo cada par un componente de fase positiva de una señal diferencial, y un componente de fase negativa de una señal diferencial.

En una realización, la entrada LO es pre-procesada mediante un preprocesador acorde con la invención aquí tratada. En esta realización, los 2n (modo diferencial) componentes de la entrada LO pre-procesada, son aludidos como PLO_{0}^{+}, PLO_{1}^{+}, ... PLO_{N-1}^{+}, PLO_{0}^{-}, PLO_{1}^{-}, ... PLO_{N-1}^{-}, donde el subíndice, un número que varía desde 0 hasta n - 1, indica una señal diferencial, y el superíndice, bien + o -, indica respectivamente un componente de fase positiva o negativa, de una señal diferencial. En un ejemplo, la frecuencia de la entrada LO es aproximadamente 1/n la frecuencia de una portadora de la entrada RF, donde n es un parámetro mayor que 1.

El mezclador proporciona una salida en modo corriente diferencial, SALIDA^{+} y SALIDA^{-}, identificadas respectivamente con los números 100 y 101. En este ejemplo de implementación, el núcleo del mezclador comprende 4n transistores NPN bipolares, en dos grupos lógicos identificados respectivamente con los números 102 y 103, de 2n transistores cada uno. En el dibujo, cada uno de los 2n transistores en un grupo está asignado a un número que varía desde 1 hasta 2n. La componente positiva de la entrada RF, RF^{+} esta acoplada a los emisores de los transistores en el primer grupo 102, y la componente negativa de la entrada RF, RF^{-} esta acoplada a los emisores de los transistores en el segundo grupo 103.

Los colectores de los transistores con numeración impar en el primer grupo 102 están acoplados entre sí, para formar un primer nodo 106, y los colectores de los transistores con numeración para en el primer grupo 102, están acoplados entre sí, para formar un segundo nodo 107. Los colectores de los transistores con numeración impar en el segundo grupo 103, están acoplados con el primer nodo 106, y los colectores de los transistores con numeración impar en el segundo grupo 103 están acoplados con el segundo nodo 107.

La componente de fase positiva de la salida, SALIDA^{+}, se toma desde el primer nodo 106, y la componente de fase negativa de la salida, SALIDA^{-}, se toma desde segundo nodo 107.

Como se ilustra en los dibujos 6A - 6B, la entrada LO pre-procesada es una señal diferencial dividida en fase homogéneamente, y en modo voltaje, que tiene 2n componentes separados aproximadamente 180/n grados. La figura 6A ilustra el primer componente, PLO_{0}^{+}; la figura 6B ilustra el segundo componente, PLO_{1}^{+}; la figura 6C ilustra el tercer componente, PLO2^{+}; la figura 6D ilustra el (n + 1)-ésimo componente, PLO_{0}^{+}; y la figura 6E ilustra el segundo componente, PLO_{n-1}^{+}. Tal como se ha ilustrado, durante cada uno de los T/2n períodos secundarios del período T de la señal LO, sólo se afirma de uno de los componentes, el que esté en un estado predefinido, identificado con el número 108, suficiente para disparar una acción de conmutación del núcleo del mezclador. Además, se afirma para otro de los componentes en cada uno de los períodos secundarios. Además, las transiciones entre los estados activado y desactivado, por ejemplo entre el nivel 109 y el nivel 108, para cada uno de los componentes, son rápidas lo que significa, para el objeto de esta revelación, que estas transiciones se producen a una velocidad mayor o igual a (2n x A) / T, donde A es la amplitud que corresponde a la diferencia entre el nivel 108 y el nivel 109.

Con referencia a la figura 5, para los grupos del transistores tanto primero como segundo 102 y 103, el i-ésimo componente de la entrada LO pre-procesada está acoplado a la base del i-ésimo transistor en el grupo. Así, tal como se ha ilustrado en la figura 5, en ambos grupos 102 y 103 PLO_{0}^{+} está acoplado con la base del transistor 1; PLO_{1}^{+} está acoplado con la base del transistor 2; PLO2^{+} está acoplado con la base del transistor 3; y PLO_{n-1}^{-} está acoplado a la base del transistor 2n.

El funcionamiento del circuito de la figura 5 se explicará a continuación. En un primer periodo de tiempo que tiene una duración de T/2n, el transistor 1 conduce en ambos grupos 102 y 103. Sensible a este, la corriente RF^{+} es dirigida a la salida SALIDA^{+}, y la corriente RF^{-} es dirigida a la salida SALIDA^{-}. En un segundo periodo de tiempo que tiene la misma duración, el transistor 2 conduce en ambos grupos 102 y 103. En respuesta a esto, la corriente RF^{-} es dirigida a la salida SALIDA^{+} y la corriente RF^{-} es dirigida la salida SALIDA^{-}. En un tercer periodo de tiempo que tiene la misma duración, la corriente RF^{+} es de nuevo dirigida a la salida SALIDA^{+} y la corriente RF^{-} es de nuevo dirigida a la salida SALIDA^{-}. Esta progresión alternativa sigue con cada período de tiempo subsiguiente de duración T/2n dentro del período global T de la señal LO, hasta encontrarse con el segundo periodo de tiempo, momento en el cual, el segundo transistor en los grupos 102 y 103, conduce. En este momento, la corriente RF^{-} es dirigida la salida SALIDA^{+}, y la corriente RF^{+} es dirigida a la salida SALIDA^{-}.

Son posibles ejemplos de implementación en los que cualesquiera de las señales en modo diferencial en el ejemplo anterior, sean señales de un solo polo, o en los que cualquiera de las señales precedentes en modo corriente estén en modo voltaje, y viceversa. Además son posibles ejemplos de implementación en los que los transistores en el núcleo del mezclador comprendan, o realicen, transistores bipolares PNP, MOSFETs, BJTs; tecnología CMOS, HBTs, HEMTs, MODFETs, diodos, MESFETs, JFETs, o similares. Con respecto a la figura 5, son además posibles ejemplos de implementación en los que los grupos 102 y 103 sean intercambiados, y en los que los transistores impares y pares dentro de un grupo, sean intercambiados. Además son posibles ejemplos en los que la frecuencia de los componentes de la señal LO pre-procesada, es aproximadamente 1/n veces la frecuencia de los componentes de la señal RF, y en los que no se tenga esta relación.

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En una configuración, n = 2, la frecuencia LO es aproximadamente 1/2 de la frecuencia de una portadora, y el núcleo mezclador conmuta la polaridad, a aproximadamente el doble de la frecuencia LO. Esta configuración utiliza lo que se conoce como inyección LO de media frecuencia. En una segunda configuración, n > 2.

Las figura 7A - 7B ilustra en realizaciones de métodos de funcionamiento del medio de transposición de frecuencias de invención aquí tratada. El método ilustrado en la figura 7A comprende alternar las etapas en la etapa 110, conmutando una señal RF a una primera salida, durante un período aproximadamente igual a T/2n, donde n es un entero mayor que 1, y T es el período de la entrada LO; y, en el paso 111, conmutar la señal RF a una segunda salida, durante un período aproximadamente igual a T/2n.

De nuevo las señales proporcionadas en las salidas primera y segunda, pueden ser señales de un solo polo, o componentes de una señal diferencial. Adicionalmente, la señal de entrada RF puede ser bien una señal de un solo polo, o bien una componente de una señal diferencial.

El método ilustrado en la figura 7B comprende alternar, a una velocidad de aproximadamente 2n/T, donde n es un entero mayor que 1, y T es el periodo de una entrada LO, entre las etapas 112 y 113, donde la etapa 112 comprende conmutar RF^{+}, el componente de fase positiva de una señal de entrada diferencial, a una primera salida RESULTADO^{+}, conmutando a la vez RF^{-}, el componente de fase negativa de la señal de entrada diferencial, a una segunda salida RESULTADO-; y donde la etapa 113 comprende conmutar RF^{-} a la primera salida RESULTADO^{+}, conmutando a la vez RF^{+} a la segunda salida RESULTADO-.

En los métodos mencionados son posibles realizaciones en las que los componentes RF^{+} y RF^{-} de la señal de entrada en modo diferencial, sean señales de un solo polo, y en las que las señales producidas en las salidas primera y segunda sean, bien componentes de una señal de salida diferencial, o bien señales de un solo polo.

El funcionamiento en el dominio temporal de una implementación de un multiplicador configurado de acuerdo con la intención aquí tratada, puede además explicarse con referencia a las figuras 8A - 8F. La implementación concreta implementada, es una en la que n = 2. La figura 8A ilustra un componente de una señal LO sinusoidal dividida en fase, aplicada a la segunda entrada del multiplicador, y la figura 8C es un ejemplo de una señal RF aplicada a la primera entrada del multiplicador. Como puede verse, la frecuencia de la señal LO es 1/2 de la que tiene la señal RF.

La figura 8D ilustra la señal de salida que aparece en la primera salida SALIDA^{+} del multiplicador, y la figura 8E ilustra la señal de salida que aparece en la segunda salida SALIDA^{-} del multiplicador. La figura 8F ilustra una señal de salida combinada, que se produce mediante sustraer la señal producida en SALIDA^{-} de la señal producida en SALIDA^{+}.

La figura 8B es un factor de multiplicación que define la función de transferencia entre la señal RF entrante de la figura 8C y la señal de salida combinada, ilustrada la figura 8F. Como puede verse, la frecuencia de la acción de conmutación del factor de multiplicación, es el doble de la frecuencia LO. El producto del factor de multiplicación y la señal RF, define la señal de salida combinada de la figura 8F, que como puede verse incluye un componente de corriente continua (banda base).

La acción de conmutación del medio de transposición de frecuencias de la invención aquí tratada - en la que el componente de banda base de la salida del medio de transposición de frecuencias, es un componente de frecuencia de primer orden de la salida - puede además explicarse con referencia las figuras 9A - 9B. Con referencia a la figura 9A, este dibujo ilustra el funcionamiento de un mezclador convencional en el dominio de frecuencia, bajo la asunción de que la frecuencia de la entrada LO de este, es de aproximadamente 1/2 de la entrada RF, y la acción de conmutador del mezclador se mantiene a la frecuencia LO. La señal RF entrante, identificada con el número 40, está separada en los componentes de salida de primer orden - teniendo cada uno 1/2 de la energía de la señal RF entrante. El primer componente, identificado con el número de referencia 41, está a una frecuencia aproximadamente igual a la frecuencia LO, o a aproximadamente 1/2 de la frecuencia RF. El segundo componente, identificado con el número de referencia 42, está a una frecuencia aproximadamente igual a tres veces la frecuencia LO, o a aproximadamente 3/2 de la frecuencia RF. Esto puede verse a partir de la siguiente igualdad matemática:

(A cos 2\pi f_{RF}t) \times (B cos 2\pi f_{LO} t) = \frac{1}{2} AB[cos 2\pi(f_{RF} - f_{LO})] + \frac{1}{2} AB[cos 2\pi(f_{RF} + f_{LO})t]

El primero de los anteriores componentes esta aproximadamente a la frecuencia de 1/2 F_{RF} o F_{LO}, mientras que el segundo de los anteriores componentes esta aproximadamente a la frecuencia 3/2 F_{RF} o 3 F_{LO}. Como puede verse, no hay componentes de primer orden a frecuencias de banda base.

Con referencia a la figura 9B, este dibujo ilustra el funcionamiento en el dominio de frecuencias, de un medio de transposición de frecuencias acorde con la invención aquí tratada, asumiendo de nuevo que la frecuencia LO es aproximadamente 1/2 de la frecuencia RF. El medio de transposición de frecuencias está configurado para proporcionar una acción de conmutación a una velocidad aproximadamente igual al doble de la frecuencia LO, de acuerdo con una realización de la invención aquí tratada. La señal entrante RF, que está identificada con el número 40, está separada en dos componentes de primer orden, identificados con los números 43 y 44. El primer componente, identificado con el número 43, está en frecuencias de banda base, y el segundo componente, identificado con el número 44, está a aproximadamente el doble de la frecuencia RF, o 2F_{RF}. Como puede verse, a diferencia del caso con el mezclador de la figura 9A, se proporciona un componente de frecuencia de primer orden, a frecuencias de base banda, en el medio de transposición de frecuencias de la figura 9B.

En la figura 10A, se ilustra una implementación de un mezclador acorde con la invención aquí tratada, en el que n = 2. Una etapa de entrada 66 proporciona una señal RF en modo corriente. El componente de fase positiva de la entrada RF en modo corriente diferencial, RF^{+}, se identifica con el número 64, y el componente de fase negativa de la entrada RF del modo corriente diferencial, RF^{-}, se identifica con el número 65. Una etapa de salida proporciona una salida en modo corriente diferencial, SALIDA^{+} y SALIDA^{-}, con la componente de fase positiva, SALIDA^{+}, identificada con el número 60, y la componente de fase negativa, SALIDA^{-}, identificada con el número 61.

Se ilustra además un núcleo mezclador 63 de dirección de corriente. Tal como se ilustra, el núcleo mezclador 63 comprende conmutadores 62a, 62b, 62c y 62d acoplados entre la etapa de entrada 66, y la etapa de salida 23, de la forma mostrada.

Los conmutadores 62a, 62b, 62c y 62d están controlados por la señales a, b, c y d, como se muestra. Cada conmutador está normalmente abierto, pero se cierra cuando es afirmada una de las dos señales asociadas con el conmutador en el dibujo. Así, por ejemplo el conmutador 62a se cierra cuando se afirma cualquiera de las señales a o d; el conmutador 62b se cierra cuando se afirma cualquiera de las señales c o b; el conmutador 62c se cierra cuando se firma cualquiera de las señales c o b; y el conmutador 62d se cierra cuando se afirma cualquiera de las señales a o d.

Ventajosamente, las señales a, b, c y d, se derivan de una salida dividida en fase del oscilador local, mediante un preprocesador acorde con la invención aquí tratada. Como se ilustra en el dibujo 11A, la salida dividida en fase del oscilador local puede representarse mediante cuatro señales sinusoidales, A_{1}, A_{2}, B_{1} y B_{2}, que están desfasadas 90 grados entre sí. En este ejemplo, B_{1} está desplazada 90 grados con respecto a A_{1}, A_{2} está desplazada 180 grados con respecto a A_{1}, y B_{2} está desplazada en 270 grados con respecto a A_{1}.

En preprocesador forma las señales a, b, c y d, en respuesta a las señales divididas en fase A_{1}, B_{1}, A_{2} y B_{2}. La señal c se ilustra en el dibujo 11B; la señal a en el dibujo 11C; la señal d en el dibujo 11D; y la señal b en el dibujo 11E.

Si el período, de la salida dividida en fase del oscilador local del dibujo 11A, es dividido en cuatro partes de igual tamaño, que sustancialmente no solapan, sucesivas, comparando las señales de los dibujos 11B - 11E se observará que, dentro del periodo T de la LO, cada una de estas señales es afirmada durante un período secundario de duración T/4, y durante cada período secundario T/4 sólo se afirma una de estas señales simultáneamente. Para el objeto de esta revelación, una señal se afirma cuando está en un estado activado, es decir en un estado predefinido suficiente para accionar un mezclador, al efecto de invertir la polaridad. En una implementación, una señal dentro de un grupo de señales es afirmada cuando es el elemento superior del grupo. También se observará que, en cada uno de estos período secundarios, se afirma una señal diferente de estas señales. En el primer subperíodo se afirma la señal "a"; en la segunda parte es afirmada la señal "c"; en la tercera parte es afirmada la señal "d"; y en la cuarta parte se afirma la señal "b". También se observará que los límites entre sucesivas afirmaciones, están definidos por transiciones pronunciadas y marcadas. Se observará también que cada una de las señales a, b, c y d, es simétrica en torno a cero, o a un desplazamiento de corriente continua, lo que indica que las señales carecen de armónicos pares. Evitar los armónicos pares es importante en muchas aplicaciones que involucran señales RF, puesto que la presencia de armónicos pares en tales aplicaciones, puede provocar efectos espurios y no deseados. Por ejemplo en un mezclador subarmónico que utiliza inyección LO de media frecuencia, la presencia de armónicos pares en la entrada LO puede introducir una componente de corriente continua no deseada, en la señal de salida, debido al auto mezclado de la señal LO. Evitar los armónicos pares también es importante en aplicaciones que involucran salidas o entradas en modo diferencial, puesto que un objetivo de tales aplicaciones es evitar los armónicos pares.

Las características deseadas de las señales a, b, c y d, se ilustran además en los dibujos 12A - 12H. Primero, tal como se ilustra en los dibujos 12A - 12D, cada una de estas señales alcanza el estado activado predefinido, en una de las cuatro partes no solapadas del período LO indicado, y otra diferente, de las señales, esta situada a la vez en este estado predefinido. En una implementación se afirma una señal dentro del grupo a, b, c y d, es decir, es situada en el estado activado, cuando es el elemento superior del grupo en ese momento. Segundo, sólo se afirma a la vez una de las señales en este estado predefinido. Tercero, la pendiente de las señales en los puntos de transición 71 entre afirmaciones de señal sucesivas, identificada por los número 70 y 72, es marcada y abrupta. Cuarto, se observará que cada una de las señales a, b, c y d, es simétrica en torno a cero, o a una corriente continua desplazada.

Con referencia la figura 10A, cuando cualquiera de los conmutadores 62a o 62d está cerrado, la señal RF^{+} es proporcionada a SALIDA^{+}, y la señal RF^{-} es proporcionada a SALIDA^{-}. De forma similar, cuando no está cerrado ninguno de los conmutadores 62b o 62c, la señal RF^{-} es proporcionada a SALIDA^{+}, y la señal RF^{+} es proporcionada a SALIDA^{-}. En una implementación, el efecto de éstas acciones es multiplicar la señal RF entrante por +1, y proporcionar la misma la salida, durante los períodos a y d, y multiplicar a la señal RF entrante por -1, y proporcionar la misma a la salida, durante los períodos c y b.

La figura 10B ilustra el factor de multiplicación eficaz que se aplica en una implementación a la entrada RF, mediante el mezclador de la figura 10A, durante un solo período de la señal LO. Como puede verse, durante la primera parte del ciclo, en la que la señal "a" está activa, el factor de multiplicación es + 1, consistente con el cierre de los conmutadores 62a y 62d. Durante el segundo período del ciclo, cuando la señal "e" está activa, el factor de multiplicación es -1, consistente con el cierre de los conmutadores 62b y 62c. Durante la tercera parte del ciclo, cuando la señal "d" está activa, el factor de multiplicación es + 1, consistente con el cierre de los conmutadores 62a y 62d. Finalmente, durante la cuarta parte del ciclo, cuando la salida de la señal "b" está activa, el factor de multiplicación
es - 1, consistente con el cierre de los conmutadores 62b y 62c.

En el ejemplo anterior, debería entenderse que el efecto de la acción de conmutación es conseguir la multiplicación de la entrada RF por un factor de multiplicación, no que necesariamente se lleve a cabo, físicamente, una operación de multiplicación.

La figura 13 ilustra un ejemplo de implementación de un mezclador de la invención aquí tratada, en el que n = 2. El mezclador está configurado para funcionar a partir de un entrada RF en modo voltaje diferencial, RF^{+} y RF^{-}. Se proporciona una etapa 88 de gm (transconductancia) diferencial, para funcionar como un transformador de voltaje a corriente. Tal como se ilustra, esta etapa comprende un par diferencial degenerado, que funciona para rechazar el voltaje de entrada de un solo polo, y entregar una corriente diferencial a los nodos 86 y 87, respectivamente, con la parte de fase positiva de la corriente, IRF^{+}, siendo aplicada al nodo 86, y la parte de fase negativa de la corriente, IRF^{-}, siendo aplicada al nodo 87. La etapa gm produce una corriente diferencial en estos nodos, que es proporcional al voltaje diferencial de entrada de RF.

Tal como se muestra, también se proporciona un núcleo mezclador de dirección de la corriente, que comprende los conmutadores 82, 83, 84, y 85. Cada conmutador comprende, en esta implementación, dos transistores bipolares NPN de acoplamiento cruzado. Los conmutadores 82 y 84 están configurados para cerrarse cuando quiera que las señales PLO_{0}^{+} y PLO_{0}^{-} estén activas, es decir, las señales "a" o "d", y los conmutadores 83 y 85 están configurados para cerrarse cuando quiera que las señales PLO_{1}^{+} y PLO_{1}^{-} estén activas, es decir las señales "c" o "b".

También se proporciona salidas en modo corriente diferencial 80 y 81, con la SALIDA^{+} identificada con el número 80, y la SALIDA^{-} identificada con el número 81. Durante las ocasiones en que están activas cualquiera de las señales PLO_{0}^{+} y PLO_{0}^{-}, es decir en los períodos "a" y "d", la corriente IRF^{-} es dirigida la salida SALIDA^{-}, y durante las ocasiones en las que está activa cualquiera de las señales PLO_{1}^{+} y PLO_{1}^{-}, es decir los períodos "c" y "b", la corriente IRF^{-} es dirigida la salida SALIDA^{+}, y la corriente IRF^{+} es dirigida la salida SALIDA^{-}.

Ejemplos de las formas de onda RF^{+}, RF^{-}, PLO_{0}^{+}, PLO_{0}^{-}, PLO_{1}^{+}, PLO_{1}^{-}, SALIDA^{+} y SALIDA^{-}, se ilustran respectivamente en los dibujos 14A - 14B. La forma de onda (1) representa la parte de fase positiva, RF^{+}, de la entrada RF en modo corriente diferencial entrante. La forma de onda (2) representa la parte de fase negativa, RF^{-}, de la entrada RF en modo corriente diferencial entrante. La forma de onda (3) representa la señal "a", o PLO_{0}^{+}. La forma de onda (4) representa la señal "d", o PLO_{0}^{-}. La forma de onda (5) representa la señal "c", o PLO_{1}^{+}. La forma de onda (6) representa la señal "d", o PLO_{0}^{+}. La forma de onda (7) representa la parte de fase positiva de la señal de salida, SALIDA^{+}, resultante. La forma de onda (8) representa la parte de fase negativa de la señal de salida, SALIDA^{-}, resultante.

Debe apreciarse que la descripción de las señales a, b, c y d, en los dibujos 11, 12, y 14 está idealizada por cuanto que, en las implementaciones reales, habrá cierta pendiente finita en las transiciones de señal. Las señales ilustradas en la figura 6, describen ejemplos de las transiciones con pendiente finita, que pueden tenerse en la práctica.

En las figuras 15A-B se ilustra métodos de funcionamiento de esta implementación del mezclador. En el método de la figura 15A, se lleva a cabo alternativamente las etapas 50 y 51. En la etapa 50, una señal de entrada RF es conmutada a una primera salida durante un período igual a aproximadamente T/4, donde T es el período de la entrada LO, y en la etapa 51 la señal de entrada RF es conmutada una segunda salida, durante un período igual aproximadamente T/4. Ocasionalmente, las señales producidas en las dos salidas son combinadas para formar una señal de un solo polo.

De nuevo, las señales producidas en las dos salidas pueden ser señales de un solo polo, o pueden ser componentes de la señal en modo diferencial. Adicionalmente, la señal de entrada RF puede ser una señal de entrada de un solo polo, una componentes de una señal de entrada en modo diferencial.

En el método de la figura 15B, las etapas 52 y 53 se llevan a cabo alternativamente. En la etapa 52, una componente de fase positiva de una señal de entrada RF en modo diferencial, RF^{+}, es conmutada al componente de fase positiva de una salida en modo diferencial, RESULTADO^{+}, y el componente de fase negativa de la señal de entrada en modo diferencial, RF^{-}, es conmutada al componente de fase negativa de la salida en modo diferencial, RESULTADO-, durante un período igual a aproximadamente T/4, y en el paso 53, la señal RF^{-} es conmutada a RESULTADO^{+}, y la señal RF^{+} es conmutada a RESULTADO^{-}, durante un período igual a aproximadamente T/4.

La figura 24 ilustra una implementación de ejemplo, detallada, del mezclador acorde con la invención aquí descrita. Tal como se ilustra, el mezclador en esta implementación comprende una etapa de entrada 270, un núcleo mezclador 280 de dirección de corriente, y una salida diferencial 262. En esta implementación, la fuente 260 es una entrada RF de un solo polo que ha sido amplificada mediante un amplificador con bajo nivel de ruido. La señal amplificada se pasa a través de un transformador, que proporciona aislamiento y convierte la señal de un solo polo, en una señal en modo corriente diferencial que tiene componentes de fase positiva y negativa, RF^{+} y RF^{-}. Las componentes de la señal en modo corriente diferencial se pasan entonces, respectivamente, a través de etapas de base común 290 y 291. Estas etapas pasan la corriente a los nodos 271 y 272 respectivamente, que incrementan la impedancia para conseguir aislamiento con la etapa de entrada. Se proporciona un circuito de polarización 292, para polarizar apropiadamente las etapas de base común 290 y 291.

Después se pasa las componentes de la corriente de entrada RF diferencial, al núcleo mezclador 280 de dirección de corriente que, tal como se ilustra, comprende los conmutadores 266a, 266b, 266c y 266d. En esta implementación cada uno de los conmutadores comprende un par de transistores bipolares NPN acoplados emisor/colector. El núcleo mezclador recibe los componentes de la corriente RF diferencial, como entradas sobre las líneas 271 y 272. Recibe además como entradas las cuatro señales preprocesadas, es decir la señales "a", "b", "c" y "d", con la entrada "a" proporcionada a la línea de señal 250, la señal "d" a línea de señal 256, la señal "c" a la línea de señal 254, y la señal "b" la línea de señal 252.

Los conmutadores 266a y 266b se cierran cuando se afirma bien la señal "a" o la "d", y los conmutadores 266b y 266d se cierran cuando se afirma cualquiera de las señales "c" o "d". En la implementación de la figura 24, se afirma una señal cuando esta es capaz de activar el transistor al que está acoplada.

La salida diferencial 262 tiene una parte de fase positiva, SALIDA^{+}, y una parte de fase negativa, SALIDA^{-}. La parte positiva, SALIDA^{+}, se proporciona en la línea de señal 263 y la parte negativa, SALIDA^{-}, se proporciona en la línea de señal 264. El núcleo mezclador acopla las entradas de corriente RF diferencial en las líneas de señal 271 y 272, a las salidas diferenciales 263 y 264, de la forma mostrada y descrita previamente.

En funcionamiento, la señales preprocesadas aplicadas a las entradas 250, 252, 254, y 256 están a una frecuencia que es aproximadamente 1/2 de la frecuencia de la señal entrante recibida en el puerto de entrada 260. La salida de corriente RF diferencial procedente de la etapa gm, se aplica al núcleo mezclador a través de las líneas de señal 271 y 272. El núcleo mezclador proporciona una acción de conmutación, a aproximadamente el doble de la frecuencia de las salidas del preprocesador proporcionadas a las entradas 250, 252, 254 y 256. El resultado es que se proporciona una señal de salida diferencial al puerto de salida 262, que es representativa del resultado de un factor de multiplicación que conmuta entre + 1 y - 1, a una velocidad que es aproximadamente el doble de la frecuencia de las salidas del preprocesador, y una señal RF diferencial proporcionada en las líneas de señal 271 y 272. Resumiendo, el mezclador de Gilbert modificado consigue una mezcla subarmónica, mediante la utilización de una estructura de limitador (para formar las señales preprocesadas) y un mezclador doble compensado, que incluye una etapa-gm, con un núcleo mezclador de dirección de corriente de acoplamiento cruzado. En concreto, el circuito utiliza ventajosamente un par de transistores bipolares para dirigir la corriente, a aproximadamente el doble de la frecuencia del oscilador local. Debe apreciarse sin embargo que, en lugar de la tecnología bipolar, puede usarse tecnología MOS, CMOS, BJT, HBT, HEMT, MODFET, diodo, MESFET, o JFET, o similar, en función de la aplicación. También debe apreciarse que la etapa de entrada 270 es completamente opcional, como lo es la etapa de entrada 88 en la figura 13, y que puede ser eliminada o alterada en una aplicación concreta.

Las características de definición de esta implementación detallada son consideradas como un núcleo mezclador que recibe a entradas de corriente RF diferencial, un núcleo mezclador que conmuta eficazmente a aproximadamente el doble de la frecuencia LO, y la generación de una señal de salida que es representativa del resultado de un factor de multiplicación, que conmuta a aproximadamente el doble de la frecuencia LO, y la corriente de entrada diferencial RF, todo sin generar sustancialmente una señal al doble de la frecuencia LO en un nodo o clavija.

La señales a, b, c y d, aplicadas respectivamente a las entradas 250, 252, 254 y 256, son ventajosamente las señales preprocesadas descritas previamente, e ilustradas en las figuras 11, 12 y 14.

Las ventajas de un receptor de conversión directa acorde con la invención aquí tratada, incluyen mayor sensibilidad en comparación con un receptor de conversión directa convencional, menor frecuencia LO, acoplamiento LO a RF reducido, y por lo tanto facilidad en el diseño.

Las ventajas de un mezclador subarmónico acorde con el objeto de esta invención, comparado con un mezclador subarmónico convencional, incluyen la reducción en el componente de corriente continua no deseado, en la señal de salida, provocado por el auto mezclado de las señales de entrada LO y RF. La fuga desde los puertos LO a RF está a la frecuencia LO real, mientras que la frecuencia de la señal LO original se incrementa eficazmente n veces, debido al acción de conmutación del mezclador. El resultado es que la mezcla no deseada se producirá entre una señal a la frecuencia LO, y una señal a aproximadamente n veces la frecuencia LO. Puesto que las dos son sustancialmente diferentes, el resultado será pocos componentes de base banda, o ninguno.

La fuga desde los puertos RF al LO, que nominalmente está la frecuencia RF, se incrementa efectivamente en frecuencia n veces debido a la acción de conmutación del mezclador. La frecuencia de la señal RF original sigue siendo la misma, no obstante. El resultado es que la mezcla no deseada se producirá entre una señal a la frecuencia RF, y una señal a aproximadamente n veces la frecuencia RF. De nuevo, puesto que las dos son sustancialmente diferentes, se producirá pocos componentes de base banda, o ninguno.

Otra ventaja más es la viabilidad de la fabricación en chip puesto que, en una realización, la totalidad de los componentes del núcleo mezclador son transistores, y los transistores son de fácil implementación en chip.

Otra ventaja más, en comparación con los mezcladores subarmónicos convencionales, es una función de transferencia RF más lineal dado que, a través de la acción de conmutación del mezclador, las componentes RF^{+} y RF^{-} son dirigidas alternativamente a las salidas del mezclador.

Finalmente, otra ventaja más del mezclador de la invención aquí tratada es que, debido a su topología similar al mezclador de Gilbert, puede incorporarse una buena cantidad de experiencia previa para apoyar, y así acelerar, el diseño.

3. Preprocesador

En la figura 18A se ilustra una realización de un preprocesador acorde con la invención aquí tratada. Tal como se ilustra, el preprocesador comprende el conjunto de circuitos limitadores 126, y el conjunto de circuitos aritmético 127. El preprocesador recibe una señal LO dividida en fase de 180/n grados, donde n es un entero mayor que 1, y produce una señal LO dividida en fase de 180/n grados, pre-procesada, que tiene características de conmutación mejoradas en relación con la señal de entrada.

En una realización, la señal de entrada es una señal sinusoidal dividida en fase. Sin embargo debe apreciarse que son posibles otros tipos de señales, como son ondas cuadradas, rampas, formas de onda en dientes de sierra, o similares. La figura 26 ilustra un ejemplo de un oscilador local, configurado para generar una señal sinusoidal dividida en fase 90º.

Tal como se ilustra, una línea de entrada 350 conecta con un primer módulo de retardo 352, y un detector de fase 354. El primer módulo de retardo 352 conecta con el módulo de retardo 356, el módulo de retardo 356 conecta con el módulo de retardo 358, y el módulo de retardo 358 conecta con el módulo de retardo 360, en serie, tal como se muestra. En una realización, cada módulo de retardo es un elemento de retardo programable. El detector de fase 354 conecta con cada retardo 352, 356, 358, 360 sobre una respectiva línea de datos 362.

El detector de fase 354 conecta además con la salida del módulo de retardo 360. Finalmente, un contacto LO_{0}, LO_{1}, -LO_{0} y -LO_{1} conecta con el oscilador local, entre cada retardo y el siguiente retardo 360.

En funcionamiento, se proporciona una señal de onda sinusoidal sobre una entrada 350 al retardo 352 y al detector de fase 354. El detector de fase detecta la fase de la onda sinusoidal recibida, en relación con la salida de la señales procedentes de cada uno de los módulos de retardo 352, 356, 358, y 360. Los retardos en cada uno de los módulos 352, 356, 358, y 360 son ajustados hasta que la fase, entre la señal entrante en la línea 350 y las salidas de cada uno de los módulos, es 0. En este punto, cada una de las salidas de la señales en los contactos LO_{0}, LO_{1}, -LO_{0} y -LO_{1} estará desfasada 90º con respecto a la señal adyacente. La señales en estos contactos corresponden a la señales A_{1}, B_{1}, A_{2} y B_{2} ilustradas en la figura 11A. Debe apreciarse que el circuito LO descrito la figura 26 puede extenderse fácilmente al caso en el que se desea una señal LO dividida en fase en 180/n grados.

Con referencia a la figura 18A, los componentes de la señal de entrada dividida en fase 180/n son identificados como LO_{0}, LO_{1}, ... LO_{n-1}, -LO_{0}, -LO_{1}, ... -LO_{n-1}. Como se apreciará, hay 2n de tales componentes que pueden ser, bien 2n componentes de un solo polo, o n componentes diferenciales. Sin embargo para ser consistente con las discusiones previas nos referimos a ambos casos en términos de 2n componentes, entendiéndose que, en el caso diferencial, los 2n componentes constituyen n señales diferenciales, cada una de las cuales comprende componentes de fase positiva y negativa, cada una de las cuales son uno de los 2n componentes.

Con referencia a la terminología LO_{0}, LO_{1}, ... LO_{n-1}, -LO_{0}, -LO_{1}, ... -LO_{n-1} utilizada para referirse a los componentes, el subíndice, que varía desde 0 hasta n-1, se refiere a una de las n señales en modo diferencial, y el signo del componente indica si es un componente de fase positiva o negativa, de la señal en modo diferencial, asumiéndose un signo positivo por defecto, e indicando un signo negativo si está presente un componente de fase negativa de la señal diferencial.

El circuito limitador 126 limita la señal de entrada, para producir una señal limitada dividida en fase. En una implementación, el circuito limitador limita cada componente de la señal de entrada por medio de amplificarla, y después recortarla para formar una onda cuadrada. El circuito aritmético 127 recibe la señal limitada dividida en fase, y en función de esta combina aritméticamente los componentes de esta, para producir una señal de salida dividida en fase.

En una realización, la señal limitada dividida en fase es una señal dividida en fase 180/n, cuyos 2n componentes son identificados como LO_{0}*, LO_{1}*, ... LO_{n-1}*, -LO_{0}*, -LO_{1}*, ... -LO_{n-1}*. Como se apreciará, esencialmente es la misma nomenclatura discutida previamente en relación con los componentes de entrada, siendo la única diferencia que se ha añadido un superíndice * para distinguir estos componentes limitados, respecto de los componentes de entrada. De nuevo, debe apreciarse que estos 2n componentes pueden ser, bien 2n señales de un solo polo, o bien n señales diferenciales, y que la terminología 2n será utilizada en ambos casos, para mantener consistencia con las discusiones previas entendiéndose que, en el caso diferencial, habrá n señales diferenciales teniendo, cada una, componentes de fase positivo y negativo, de los que ambos son uno de los 2n componentes.

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En esta realización la señal de salida es similarmente una señal dividida en fase 180/n, cuyos dos componentes están identificados como PLO_{0}^{+}, PLO_{1}^{+}, ... PLO_{n-1}^{+}, PLO_{0}^{-}, PLO_{1}^{-}, ... PLO_{n-1}^{-}. De nuevo debe apreciarse que estos 2n componentes pueden bien ser 2n componentes de un solo polo, o bien n componentes diferenciales, y que la terminología 2n se utilizará para referirse a los componentes en ambos casos, al efecto de mantener consistencia con las discusiones previas.

Con respecto a la nomenclatura PLO_{0}^{+}, PLO_{1}^{+}, ... PLO_{n-1}^{+}, PLO_{0}^{-}, PLO_{1}^{-}, ... PLO_{n-1}^{-}, utilizada para referirse a los componentes de la señal de salida, el subíndice indica una de las n señales diferenciales, variando desde 0 hasta n-1, y el superíndice, sea un ^{+} o un ^{-} indica, respectivamente, si el componente es el componente de fase positiva o negativa de la señal diferencial.

En una implementación ilustrada en la figura 18A, el conjunto de circuito limitador comprende una pluralidad de comparadores diferenciales 128a, 128b, 128c, cada uno de los cuales recibe como entrada un componente LO_{j} de la señal de entrada, y su inverso -LO_{j} y, en respuesta a esto, entrega dos señales LO_{j}* y -LO_{j}*, donde j varía entre 0
y _{n-1}. La señal LO_{j}* es una versión limitada de la señal LO_{j}, y la señal -LO_{j}* es una versión limitada de la señal -LO_{j}. De estas señales de salida, ambas son componentes de la señal de salida dividida en fase limitada, producida por el conjunto de circuitos limitadores.

Cada uno de los comparadores diferenciales está configurado para afirmar una de sus entradas, cuando la señal de entrada correspondiente excede a su inversa. Sin embargo, debe apreciarse que son posibles realizaciones en las que se afirme la salida cuando la entrada correspondiente iguale o exceda su inversa, o en las que las salida se afirme cuando la correspondiente entrada cae por debajo, o iguala a o cae por debajo, de su inversa. Debe además apreciarse que la afirmación de una señal puede, en función de las circunstancias, situar principalmente la señal en un estado alto, o en un estado bajo.

Las figuras 19A - 19B son formas de onda de ejemplo, que también ilustran el funcionamiento de esta implementación del conjunto de circuitos limitadores. Estos dibujos son idénticos excepto en que la figura 19A(3) ilustra PLO_{0}^{+}, PLO_{1}^{+}, ... PLO_{n-1}^{+}, mientras que la figura 19B(3) ilustra PLO_{0}^{-}, PLO_{1}^{-}, ... PLO_{n-1}^{-}.

La figura 19A(1) ilustra las componentes de un ejemplo de entrada, dividida en fase, al conjunto de circuitos limitadores. Se ilustra específicamente las componentes LO_{0}, LO_{1}, LO_{k-1}, LO_{k}, LO_{k+1}, LO_{n-1}, -LO_{0}, -LO_{1},- LO_{k-1}, -LO_{k}, -LO_{k+1}, -LO_{n-1}. Estos componentes se reproducen en el dibujo 19B(1).

Las figura 19A(2) ilustra componentes de la señal de salida dividida en fase, limitada, producida por el conjunto de circuitos limitadores. Los componentes LO_{0}*, LO_{1}*, LO_{k-1}*, LO_{k}*, LO_{k+1}*, LO_{n-1}*, -LO_{0}*, -LO_{1}*, -LO_{k-1}*,
-LO_{k}*, -LO_{k+1}*, -LO_{n-1}* están específicamente ilustrados, con LO_{0}* representando una versión limitada de LO_{0}, LO_{1}* representando una versión limitada de LO_{1}, LO_{k-1}* representando una versión limitada de LO_{k-1}, LO_{k}* representando una versión limitada de LO_{k}, LO_{k+1}* representando una versión limitada de LO_{k+1}, LO_{n-1}* representando una versión limitada de LO_{n-1}, -LO_{0}* representando una versión limitada de -LO_{0}, -LO_{1}* representando una versión limitada de -LO_{1}, -LO_{k-1}* representando una versión limitada de -LO_{k-1}, -LO_{k}* representando una versión limitada de -LO_{k},
-LO_{k+1}* representando una versión limitada de -LO_{k+1}, -LO_{n-1}* representando una versión limitada de -LO_{n-1}. Estos componentes se reproducen en la figura 19B(2).

Como puede verse, cada uno de los componentes limitados en este ejemplo es una onda cuadrada, que es afirmada en un estado lógico elevado, cuando la señal de entrada sinusoidal correspondiente es mayor que su inversa, en un estado intermedio cuando las dos son iguales, y que es situada en un estado lógico bajo cuando el correspondiente componente de entrada es menor que su inversa. Así, por ejemplo, LO_{0}* es alta cuando LO_{0} es mayor que -LO_{0}, y baja cuando LO_{0} es menor que -LO_{0}.

Con referencia la figura 18A, los componentes limitados son introducidos al conjunto de circuitos aritméticos 127, que combinan aritméticamente estas señales para formar la señal de salida pre-procesada. En una implementación mostrada en la figura 18A, cada componente de la señal de salida pre-procesada está formada a partir de, y corresponde a, un componente de la señal limitada. En esta implementación se forma un componente de salida mediante añadir, al componente limitado correspondiente, el inverso del siguiente componente limitado, retardado en fase, sucesivo. Por ejemplo con referencia la figura 18A, el componente de salida PLO_{k}^{+} está formado mediante sumar -LO_{k+1}* a LO_{k}*. De forma similar el componente de salida PLO_{n-3}^{-} está formado mediante sumar -LO_{n-2}* a -LO_{n-3}*. Como otro ejemplo, el componente de salida PLO_{n-1}* está formado mediante sumar LO_{0}* a LO_{n-1}*.

Puesto que la suma de un componente retardado en fase, es equivalente a la resta del componente retardado en fase, la operación anterior es equivalente lógicamente a formar un componente de salida por medio de restar, desde el componente limitado correspondiente, el siguiente componente limitado retardado en fase, sucesivo. Así, con referencia a la figura 19A, PLO_{0}^{+} es formado restando LO_{1}* de LO_{0}* o, equivalentemente, sumando -LO_{1}* a LO_{0}*, PLO_{1}^{+} es formado restando LO2* de LO_{1}* o, equivalentemente, sumando -LO2* a LO_{1}*, PLO_{0k-1}^{+} es formado restando LO_{k}* de LO_{k-1}* o, equivalentemente, sumando -LO_{k}* a LO_{k-1}*, PLO_{k}^{+} es formado restando LO_{k+1}* de LO_{k}* o, equivalentemente, sumando -LO_{k+1}* a LO_{k}*, PLO_{k+1}^{+} es formado restando LO_{k}* de LO_{k+1}* o, equivalentemente, sumando -LO_{k}* a LO_{k+1}*, y PLO_{n-1}^{+} es formado restando LO_{0}* de LO_{n-1}* o, equivalentemente, sumando LO_{0}* a LO_{n-1}*.

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De forma similar, con referencia la figura 19B(3), PLO_{0}^{-} está formado por medio de restar LO_{1}* de -LO_{0}* o, de forma equivalente, sumando LO_{1}* a -LO_{0}*, PLO_{1}^{-} está formado por medio de restar -LO2* de -LO_{1}* o, de forma equivalente, sumando LO2* a -LO_{1}*, PLO_{k-1}^{-} está formado por medio de restar -LO_{k}* de -LO_{k-1}* o, de forma equivalente, sumando LO_{k}* a -LO_{k-1}*, PLO_{k}- está formado por medio de restar -LO_{k+1}* de -LO_{k}* o, de forma equivalente, sumando LO_{k+1}* a -LO_{k}*, PLO_{k+1}^{-} está formado por medio de restar -LO_{k}* de -LO_{k+1}* o, de forma equivalente, sumando LO_{k}* a -LO_{k+1}*, y PLO_{n-1}^{-} está formado por medio de restar LO_{0}* de -LO_{n-1}* o, de forma equivalente, sumando LO_{0}* a -LO_{n-1}*.

Los componentes PLO_{0}^{+}, PLO_{1}^{+}, ... PLO_{k-1}^{+}, PLO_{k}^{+}, PLO_{k+1}^{+}, ... PLO_{n-1}^{+}, PLO_{0}^{-}, PLO_{1}^{-}, ... PLO_{k-1}^{-}, PLO_{k}-, PLO_{k+1}^{-}, ... PLO_{n-1}^{-}, de la señal pre-procesada mostrados en las figuras 19A - 19B, tienen características de conmutación mejoradas comparados con los componentes LO_{0}, LO_{1}, LO_{k-1}, LO_{k}, LO_{k+1}, LO_{n-1}, -LO_{0}, -LO_{1},- LO_{k-1}, -LO_{k}, -LO_{k+1}, -LO_{n-1} de la salida del oscilador local, también mostrada en estos dibujos. Más en concreto, tienen transiciones más pronunciadas entre sus estados activado y desactivado. En segundo lugar, sólo uno de tales componentes está claramente en estado activado, al mismo tiempo.

En tercer lugar, las transiciones entre los estados activado y desactivado así representados, se definen mediante cruces por cero de las formas de onda LO_{0}*, LO_{1}*, LO_{k-1}*, LO_{k}*, LO_{k+1}*, LO_{n-1}*, -LO_{0}*, -LO_{1}*, -LO_{k-1}*, -LO_{k}*, -LO_{k+1}*, -LO_{n-1}*. Esto retira la sensibilidad frente a desajustes en amplitud, que está presente cuando las señales LO_{0}, LO_{1}, LO_{k-1}, LO_{k}, LO_{k+1}, LO_{n-1}, -LO_{0}, -LO_{1},- LO_{k-1}, -LO_{k}, -LO_{k+1}, -LO_{n-1} se utilizan para conducir directamente la acción de conmutación en el mezclador. Este problema se muestra más claramente en la figura 19A(1), en la que el número 128 indica los puntos de cruce, respectivamente entre las señales LO_{k-1}, LO_{k} y LO_{k+1}. Estos puntos definen el estado activado previsto para LO_{k}. Como puede verse, la duración de este estado activado depende estrechamente de las amplitudes relativas de las señales LO_{k-1}, LO_{k} y LO_{k+1}. Por contraste, se observará que el estado activado para el componente preprocesado correspondiente, PLO_{k}^{+}, no depende en absoluto de las amplitudes relativas de las señales desde las que se deriva, LO_{k}* y LO_{k+1}*, sino sólo de los cruces por cero de estas señales.

Otro atributo deseable de las señales PLO_{0}^{+}, PLO_{1}^{+}, ... PLO_{k-1}^{+}, PLO_{k}^{+}, PLO_{k+1}^{+}, ... PLO_{n-1}^{+}, PLO_{0}^{-}, PLO_{1}^{-}, ... PLO_{k-1}^{-}, PLO_{k}-, PLO_{k+1}^{-}, ... PLO_{n-1}^{-}, es que cada una es simétrica en torno a su eje horizontal. Tal simetría asegura que los componentes de la señal carecen de armónicos pares, y los armónicos pares no son deseables en aplicaciones que involucran semi-inyección de LO, puesto que los armónicos pares pueden tener como resultado el auto mezclado de las entradas RF o LO, y la introducción de una componente de corriente continua no deseada en la señal de salida. (En las aplicaciones que involucran una frecuencia de LO que es 1/n veces la frecuencia RF, puede ser útil evitar los armónicos de grado n en las componentes preprocesadas). Los armónicos pares son también indeseables en aplicaciones que involucran entradas o salidas diferenciales, puesto que el objetivo de utilizar entradas o salidas diferenciales es evitar los armónicos pares.

Una segunda realización de un preprocesador acorde con la invención aquí tratada, se ilustra en la figura 18B. Está realización es idéntica a la realización previa de la figura 18A, excepto por cuanto que los comparadores diferenciales de la figura 18A, descritos teniendo dos salidas en modo voltaje, LO_{j}* y -LO_{j}*, son reemplazados con comparadores diferenciales que tienen cuatro salidas en modo corriente, donde dos de la salidas llevan la corriente LO_{j}*, y dos llevan la corriente -LO_{j}*.

En la figura 18C se ilustra una tercera realización del preprocesador, de acuerdo con la invención aquí tratada. Está realización es idéntica a la realización previa de la figura 18B excepto en que, en lugar de sumar a un componente LO_{j}* (-LO_{j}*), el inverso -LO_{j}^{+}1* (LO_{j}^{+}1*) del siguiente componente retardado en fase, para derivar un componente de salida preprocesado PLO_{j}^{+} (PLO_{j}-), el siguiente componente retardado en fase LO_{j}^{+}1* (-LO_{j}^{+}1*) se resta del componente LO_{j}* (-LO_{j}*), para derivar un componente de salida preprocesado PLO_{j}^{+} (PLO_{j}-).

En la figura 18D se ilustra una cuarta realización de un preprocesador acorde con la invención aquí tratada. Esta realización es idéntica a la realización de la figura 18A, excepto en que cada comparador diferencial es reemplazado con dos comparadores de un solo polo, uno para LO_{j}, y el otro para - LO_{j}. Cada uno de estos comparadores de un solo polo, está configurado para situar su señal de salida en un estado afirmado, cuando la correspondiente señal de entrada excede un nivel de corriente continua de referencia. En un ejemplo, el nivel de referencia es el voltaje umbral de un transistor bipolar.

En la figura 16 se ilustra una implementación de la realización de la figura 18B, donde los elementos análogos están referenciados con los mismos números identificativos. Más en concreto, en la figura 16 se ilustra implementaciones de las etapas 120, 121, y 122. La etapa 120 recibe LO_{k+1} y -LO_{k+1} como entradas, y produce PLO_{k+1}^{+} y PLO_{k+1}^{-} como salidas. La etapa 121 recibe LO_{k} y -LO_{k} como entradas, y produce PLO_{k}^{+} y PLO_{k}- como salidas. La etapa 122 recibe LO_{k-1} y -LO_{k-1} como entradas, y produce PLO_{k-1}^{+} y PLO_{k-1}^{-} como salidas.

La etapa 121 es representativa de otras etapas, y ahora se explicará en detalle. Tal como se indica, LO_{k} es aplicada a la entrada 124a y -LO_{k} es aplicada la entrada 124b, de un comparador diferencial 125. El comparador diferencial 125 comprende cuatro transistores NPN, 129a, 129b, 129c y 129d. La componente LO_{k} es aplicada a la base de los dos transistores de más a la izquierda, 129a y 129b, y la componente - LO_{k} es aplicada la base de los dos transistores de más a la derecha, 129c y 129d. En respuesta a LO_{k} alcanzando un estado superior frente a -LO_{k}, se produce una señal en modo corriente LO_{K}*, en los colectores de los dos transistores 129a y 129b. En respuesta a -LO_{k} alcanzando un estado superior respecto a LO_{k}, se produce una señal en modo corriente -LO_{k}* en los colectores de los dos transistores 129c y 129d.

El colector del transistor 129a está acoplado con el NODO_{k}^{+}, identificado con el número de referencia 150, que a su vez está acoplado con V_{cc}, identificado con el número de referencia 123, a través de la resistencia 126a. Como se muestra, el colector del transistor 152c procedente de la etapa 120, está demás acoplado al NODO_{k}^{+}. Este transistor drena corriente -LO_{k+1}* tras la afirmación del componente -LO_{k} en un estado superior. Así, la corriente PLO_{k}^{+} se produce a través de la resistencia 126a la cual, por conservación de corriente en el NODO_{k}^{+}, es igual a LO_{k}* + (-LO_{k+1}*) tal como se desea.

De forma similar, el colector del transistor 129d está acoplado con el NODO_{k}-, identificado con el número 151, y el NODO,- esta a su vez acoplado con V_{cc} a través de la resistencia 126b. El colector del transistor 152b procedente del nodo 120 está además acoplado con el NODO_{k}-. El transistor 152b toma la corriente LO_{k+1}* tras la afirmación del componente LO_{k+1} de la señal en un estado alto. La corriente PLO_{k}- se produce así a través de la resistencia 126b que, por conservación de la corriente en el NODO,-, es igual a (-LO_{k}*) + LO_{k+1}* como se desea.

Un análisis similar aplica a las etapas 120 y 122. En la etapa 120 se produce la corriente PLO_{k+1}^{+} a través de la resistencia 154a que, por conservación de corriente en el NODO_{k+1}^{+}, iguala a LO_{k+1}* + (-LO_{k+2}*) como se desea. De forma similar, la corriente PLO_{k+1}^{-} se produce a través de la resistencia 154b que, por conservación de corriente en el NODO_{k+1}^{-}, iguala a (-LO_{k+1}*) + LO_{ k+2}* como se desea.

En la etapa 122, la corriente PLO_{k-1}^{+} se produce a través de la resistencia 156a que, por conservación de corriente en el NODO_{k-1}^{+}, iguala a LO_{k-1}* + (-LO_{k}*) como se desea. Nótese que la corriente -LO_{k}* es extraída desde el nodo NODE_{k-1}^{+} a través del colector del transistor 129c en la etapa 121. Este colector está acoplado al NODO_{k-1}^{+} en la etapa 122 y toma la corriente -LO_{k}* tras la afirmación del componente -LO_{k} de la señal. De forma similar, la corriente PLO_{k-1}^{-} se produce por la resistencia 155b que, por conservación de la corriente en el NODO_{k-1}^{-}, iguala a (-LO_{k-1}*) + LO_{k}* como se desea. Nótese que la corriente -LO_{k}* se saca del NODO_{k-1}^{-} a través del colector del transistor 129b, en la etapa 121. Este colector está acoplado con el NODO_{k-1}^{-} en la etapa 122, y saca la corriente LO_{k}* tras la afirmación del componente LO_{k} de la señal.

Cada etapa tiene una fuente de corriente, de lo que es un ejemplo representativo la fuente de corriente 128, en la etapa 121. Cada fuente de corriente toma una corriente I_{0} procedente de los transistores, en una etapa, que están activos a la vez. Estas fuentes de corriente fijan el valor de LO_{k-1}*, LO_{k}*, LO_{k+1}*, -LO_{k-1}*, -LO_{k}*, y -LO_{k+1}*, cuando son afirmadas, a I_{0}/2, y el valor de PLO_{k-1}^{+}, PLO_{k}^{+}, PLO_{k+1}^{+}, PLO_{k-1}^{-}, PLO_{k}-, y PLO_{k+1}^{-}, cuando son afirmadas, a I_{0}.

Las figuras 17A - 17B son formas de onda de ejemplo, que ilustran además el funcionamiento de la implementación de la figura 16. Cada uno de los componentes de señal LO_{k-1}*, -LO_{k-1}*, LO_{k}*, -LO_{k}*, LO_{k+1}*, y -LO_{k+1}*, tiene un período T igual al período de los componentes de señal LO_{k-1}, -LO_{k-1}, LO_{k}, -LO_{k}, LO_{k+1}, y -LO_{k+1}, de las que se derivan los componentes LO_{k-1}*, -LO_{k-1}*, LO_{k}*, -LO_{k}*, LO_{k+1}*, y -LO_{k+1}*. Tal como se ilustra, los componentes de señal LO_{k-1}*, LO_{k}*, y LO_{k+1}*, están sucesivamente retardados en fase, uno con respecto al otro, en T/2n, como lo están los componentes -LO_{k-1}*, -LO_{k}*, y -LO_{k+1}*, donde n es un entero mayor que 1.

Con referencia la figura 17A, la señal PLO_{k-1}^{+} está formada mediante sumar LO_{k-1}* a (-LO_{k}*), y la señal PLO_{k}^{+} está formada mediante sumar LO_{k}* a (-LO_{k+1}*) y, con referencia la figura 17B, la señal PLO_{k-1} está formada mediante sumar (-LO_{k-1}*) a LO_{k}*, y la señal PLO_{k}- está formada mediante sumar (-LO_{k}*) a LO_{k+1}*. Tal como se ilustra, cada una de estas señales comprende secuencias alternas sucesivas, de pulsos positivos y negativos, cada uno de los cuales tiene una duración de T/2n, y donde la separación entre los sucesivos pulsos positivos y negativos es de (n-1)*T/2n.

Con referencia las figuras 6A - 6E, puede explicarse una segunda realización de un preprocesador acorde con la invención aquí tratada. En esta realización el preprocesador está configurado para recibir una señal de entrada dividida en fase, que tiene 2n componentes, donde n es un entero mayor que 1, y además tiene un período T, y produce así una señal de salida dividida en fase, también con 2n componentes, en la que el período T comprende 2n períodos secundarios, sustancialmente no solapados, de duración T/2n. La señal de salida es tal que las características de conmutación de esta están mejoradas en relación con la señal de entrada. Más en concreto, durante cada uno de los períodos secundarios 2n/T del período T, sólo una de las componentes de la señal de salida es afirmada a la vez, y en cada uno de los períodos secundarios se afirma un componente de salida diferente. Además cada uno de los componentes es sustancialmente simétrico respecto a un eje horizontal, identificado con el número 109 en los dibujos 6A - 6E. En tercer lugar los tiempos de transición entre los estados desactivado y activado, y viceversa, identificados en los dibujos 6A - 6E respectivamente con los números de referencia 109 y 108, son rápidos, lo que para el objeto de esta revelación significa que la velocidad de estas transiciones excede (2n x A) / T, donde A es la amplitud alcanzada en el estado afirmado o activado, en relación con el estado desactivado. Con referencia a los dibujos 6A - 6E, es la diferencia entre los niveles 108 y 109.

Estas características también aplican en el caso de n = 2, a las formas de onda ilustradas en las figuras 11, 12, 14, 21 y 22, y en el caso generalizado en las figuras 17 y 19.

La figura 20A ilustra un diagrama de bloques de una implementación del preprocesador de la invención aquí tratada, en el caso en el que n=2. El preprocesador mostrado en la figura 20A incluye un primer comparador 130 y un segundo con parador 131. El primer comparador 130 incluye una entrada LO_{0} y una salida -LO_{0}. El primer comparador 130 en esta configuración, incluye salidas dobles etiquetadas aquí como LO_{0}* y -LO_{0}* respectivamente. Ambas de estas dos salidas conectan con una unidad sumadora 132.

Un segundo comparador 131 incluye una entrada LO_{1} y una entrada -LO_{1}. El segundo comparador 131 incluye salidas dobles, etiquetadas aquí como LO_{1}* y -LO_{1}*. Ambas de estas dos salidas conectan con la unidad sumadora 132. La unidad sumadora 132 proporciona las cuatro salidas etiquetadas como a, b, c y d, que han sido discutidas previamente. Como se muestra, la salida a es igual a PLO_{0}^{+}, que a su vez es igual a LO_{0}* + (-LO_{1}*); la salida c es igual a PLO_{1}^{+}, que a su vez es igual a LO_{0}* + LO_{1}*; la salida d es igual a PLO_{0}^{-} que a su vez es igual a (-LO_{0}*) + LO_{1}*; y la salida b es igual a PLO_{1}^{-}, que a su vez es igual a (-LO_{0}*) + (-LO_{1}*).

En funcionamiento, el primer comparador 130 recibe las entradas LO_{0} y -LO_{0}, y produce las salidas LO_{0}* y -LO_{0}*, como sigue:

1

Por supuesto son posibles implementaciones alternativas en las cuales, si LO_{0} = -LO_{0}, entonces LO_{0}* = -LO_{0}* = 0, o LO_{0}* = -LO_{0}* = 1.

El funcionamiento del segundo comparador 131 refleja el funcionamiento del primer comparador 130. Las siguientes ecuaciones definen la relación en funcionamiento del segundo comparador 131:

2

De nuevo, son posibles implementaciones alternativas en las cuales, si LO_{1} = -LO_{1}, entonces LO_{1}* = -LO_{1}* = 0, o LO_{1}* = -LO_{1}* = 1.

Los componentes de señal LO_{0}*, -LO_{0}*, LO_{1}* y -LO_{1}* son presentados a la unidad sumadora 132. La unidad sumadora combina aritméticamente éstos componentes de señal para generar salidas a, b, c y d. Las siguientes ecuaciones definen el funcionamiento de la unidad sumadora 132 en esta implementación:

3

La figura 20B ilustra una segunda implementación del preprocesador de la invención aquí tratada, en el caso en que n = 2, en el que los comparadores de un solo polo 133, 134 reemplazan los comparadores de doble salida de la primera implementación de la figura 20A. En relación con la figura 20A, elementos iguales son aludidos con los mismos números de referencia en la figura 20B. Tal como se muestra, un primer comparador de salida simple 133 conecta con la entrada LO_{0} y la entrada -LO_{0}, y tienen una salida LO_{0}* que está conectada con la unidad aritmética 135. De forma similar, un segundo comparador de un solo polo 134 conecta con la entrada LO_{1} y la entrada -LO_{1}, y tiene una salida LO_{1}* está conectada con la unidad aritmética 135.

El primer comparador 133 funciona de acuerdo con las siguientes ecuaciones.

El funcionamiento del comparador 134 refleja el funcionamiento del primer

4

comparador 133 de un solo polo. Las siguientes ecuaciones definen el funcionamiento del segundo comparador 134:

5

Los componentes de señal LO_{0}* y LO_{1}* se presentan a la unidad aritmética 135. La unidad aritmética 135 combina estas entradas para generar salidas a, b, c y d. Las siguientes ecuaciones definen el funcionamiento de la unidad aritmética 135:

6

Las figuras 21A - 21I ilustran detalles adicionales sobre el funcionamiento de la implementación de preprocesador ilustrada en la figura 20A. La figura 21A ilustra un ejemplo de una entrada dividida en fase al preprocesador, desde un oscilador local. Representa cuatro componentes de señal sinusoidal divididos en fase, LO_{0}, LO_{1}, -LO_{0} y -LO_{1}, que están desfasados 90 grados entre sí. En este ejemplo, LO_{1} está desfasado 90 grados con respecto a LO_{0}, -LO_{0} está desfasado 180 grados con respecto a LO_{0}, y -LO_{1} está desfasado 270 grados con respecto a LO_{0}.

La figura 21B ilustra el componente de señal LO_{0}* que aparece en una salida del comparador 130, en la implementación de la figura 20A, en función de las entradas de la figura 21A. Como puede verse, es un "1" lógico cuando LO_{0} > -LO_{0}, 1/2 cuando los dos son iguales que, y un "0" lógico en cualquier otro caso.

La figura 21C ilustra el componente de señal -LO_{0}* que aparece en una salida del comparador 130, en función de las entradas de la figura 21A. Como puede verse, es un "1" lógico cuando LO_{0} > -LO_{0}, 1/2 cuando los dos son iguales, y un "0" lógico en cualquier otro caso.

La figura 21D ilustra el componente de señal LO_{1}* que aparece en una salida del comparador 131, en función de las entradas de la figura 21A. Como puede verse, es un "1" lógico cuando LO_{1} > -LO_{1}, 1/2 cuando los dos son iguales, y un "0" lógico en cualquier otro caso.

La figura 21E ilustra el componente de señal -LO_{1}* que aparece en una salida del comparador 131, en función de las entradas de la figura 21A. Como puede verse, es un "1" lógico cuando -LO_{1} > LO_{1}, 1/2 cuando los dos son iguales, y un "0" lógico en cualquier otro caso.

La figura 21F ilustra el componente de señal "c" que es entregado desde la unidad sumadora 132 en la figura 20A. Como puede verse, es la suma de los componentes de señal LO_{0}* y LO_{1}*.

La figura 21G ilustra el componente de señal "a" que es entregado desde la unidad sumadora 132 en la figura 20A. Como puede verse, es la suma de los componentes de señal LO_{0}* y -LO_{1}*.

La figura 21H ilustra el componente de señal "d" que es entregado desde la unidad sumadora 132 en la figura 20A. Como puede verse, es la suma de los componentes de señal -LO_{0}* y LO_{1}*.

La figura 21I ilustra el componente de señal "b" que es entregado desde la unidad sumadora 132 en la figura 20A. Como puede verse, es la suma de los componentes de señal -LO_{0}* y -LO_{1}*.

Si el período de los componentes de señal del oscilador local de la figura 21A, se divide en cuatro partes sustancialmente no solapadas, como se muestra en la figura 21I, comparando las señales de las figuras 21F - 21I se observará que, en cada una de estas partes, sólo se afirma a la vez una de estas componentes, es decir, que sólo una está en un estado predefinido suficiente para activar a un mezclador, al efecto de invertir la polaridad. En una implementación se afirma un componente de señal cuando es la señal más elevada en ese momento, en relación con los otros componentes. También se observará que en cada una de estas partes se afirma un componente de señal diferente, de entre éstos. En una primera parte se afirma el componente de señal "a"; en la segunda parte se afirma el componente de señal "c"; en la tercera parte se afirma el componente de señal "d"; y en la cuarta parte se afirma el componente de señal "b". También se observará que los límites entre estas partes definen puntos de transición, que los puntos de transición son marcados y pronunciados, y que los puntos de transición están definidos por puntos de cruce de los componentes de la señal, de las figuras 21B - 21E, por desplazamiento de corriente continua.

Las figuras 22A - 22G ilustran detalles adicionales sobre el funcionamiento de la implementación del preprocesador, ilustrado en la figura 20B. La figura 22A ilustra un ejemplo de una entrada dividida en fase, al preprocesador, desde un oscilador local. Es idéntica a la figura 21A y no requiere mayor explicación.

La figura 22B ilustra el componente de señal LO_{0}* que aparece a la salida del comparador 133 en la implementación de la figura 20B, en función de las entradas de la figura 22A. Como puede verse, es un "1" lógico cuando LO_{0} > -LO_{0}, 1/2 cuando los dos son iguales, y un "0" en cualquier otro caso.

La figura 22C ilustra el componente de señal LO_{1}* que aparece a la salida del comparador 134, en función de las entradas de la figura 22A. Como puede verse es un "1" lógico cuando LO_{1} > -LO_{1}, 1/2 cuando los dos son iguales, y un "0" en cualquier otro caso.

La figura 22D ilustra el componente de señal "c", que es entregado desde la unidad aritmética 135 en la figura 20B. Como puede verse, es la suma de los componentes de señal LO_{0}* y LO_{1}*.

La figura 22E ilustra el componente de señal "a", que es entregado desde la unidad aritmética 135 en la figura 20B. Como puede verse, es la diferencia de los componentes de señal LO_{0}* y LO_{1}*.

La figura 22F ilustra el componente de señal "d", que es entregado desde la unidad aritmética 135 en la figura 20B. Como puede verse, es la diferencia de los componentes de señal LO_{1}* y LO_{0}*.

La figura 22G ilustra el componente de señal "b", que es entregado desde la unidad aritmética 135 en la figura 20B. Como puede verse, es la diferencia de los componentes de señal LO_{0}* y LO_{1}*.

Los componentes de señal son idénticos a los componentes de señal de las figuras 21F - 21I, y no requieren mayor explicación.

La figura 23A ilustra un ejemplo de la implementación de la figura 20A. Esencialmente, es la implementación ilustrada en la figura 16, en el caso en el que n=2. Tal como se ilustra, se proporciona las etapas 130 y 131. Cada etapa tiene cuatro transistores NPN numerados de 1 a 4. En cada etapa se proporciona una fuente de corriente que suministra la corriente I_{0}, de las cuales es un ejemplo representativo la fuente 128. La fuente está acoplada a los emisores de cada transistor de la etapa. El componente de señal LO_{0} está acoplado con las bases de los transistores 1 y 2, y el componente de señal -LO_{0} está acoplado con las bases de los transistores 3 y 4 en la etapa 130. De forma similar, el componente de señal LO_{1} está acoplado con las bases de los transistores 1 y 2, y el componente de señal -LO_{1} está acoplado con las bases de los transistores 3 y 4, en la etapa 131.

El colector del transistor 1 en la etapa 130 está acoplado con el NODO_{0}^{+}, que a su vez está acoplado con V_{cc}, identificada con el número 123, a través de una resistencia. De forma similar, el colector del transistor 4 en la etapa 130, está acoplado con el NODO_{0}^{-}, que a su vez está acoplado con V_{cc} a través de una resistencia.

El colector del transistor 1 en la etapa 131 está acoplado con el NODO_{1}^{+}, que a su vez está acoplado con V_{cc} a través de una resistencia. De forma similar, el colector del transistor 4 en la etapa 131 está acoplado con el NODO_{1}^{-}, que a su vez está acoplado con V_{cc} a través de una resistencia.

El colector del transistor 2 en la etapa 130 está acoplado con el NODO_{1}^{+} en la etapa 131, y el colector del transistor 3 en etapa 130 está acoplado con el NODO_{1}^{-} en la etapa 131.

De forma similar, el colector del transistor 2 en la etapa 131 está acoplado con el NODO_{0}^{-} en la etapa 130, y el colector del transistor 3 en la etapa 131 está acoplado con el NODO_{0}^{+} en la etapa 130.

Por conservación de la corriente en el NODO_{0}^{+}, la corriente PLO_{0}^{+} será igual a la suma de LO_{0}* y (-LO_{1}*). Por conservación de la corriente en el NODO_{0}^{-}, la corriente PLO_{0}^{-} será igual a la suma de (-LO_{0}*) y LO_{1}*. Por conservación de la corriente en el NODO_{1}^{+}, la corriente PLO_{1}^{+} será igual a la suma de LO_{1}* y LO_{0}*. Por conservación de la corriente en el NODO_{1}^{-}, la corriente PLO_{1}^{-} será igual a la suma de (-LO_{1}*) y LO_{0}*.

Cuando son afirmadas, cada una de las corrientes LO_{0}*, -LO_{0}*, LO_{1}* y -LO_{1}*, alcanzarán el valor I_{0}/2. Las corrientes PLO_{0}^{+}, PLO_{0}^{-}, PLO_{1}^{+} y PLO_{1}^{-}, cuando son afirmadas alcanzarán el valor I_{0}, y serán simétricas respecto a un desplazamiento de corriente continua de I_{0}/2. La situación se describe en la figura 23B, que ilustra las componentes de señal a (PLO_{0}^{+}), d (PLO_{0}^{-}), c (PLO_{1}^{+}) y b (PLO_{1}^{-}), en la implementación en el mundo real.

Las figuras 12A - 12H ilustran características deseables de las salidas del preprocesador en una implementación de la invención. Definiendo en este ejemplo el estado predefinido como el estado que pone al mezclador en polaridad inversa, puede verse que cada uno de los componentes de señal a, b, c y d, alcanza este estado predefinido en una de las cuatro partes sustancialmente no solapadas del periodo LO indicado en los dibujos, y que sólo se afirma una de las componentes de señal al mismo tiempo, en este estado predefinido. Esto se indica en las figuras 12A - 12D. También se observará que los puntos de conmutación 71 en los que el mezclador invierte la polaridad, están definidos por puntos de cruce del desplazamiento de corriente continua, de las componentes LO_{0}*, -LO_{0}*, LO_{1}* y -LO_{1}* usadas para generar las salidas del preprocesador. Además se observará que la pendiente de los componentes de la señal, en éstos puntos de transición identificados por los números 70 y 72, son pronunciados e intensos.

La figura 25 es a una implementación detallada de nivel del circuito, del preprocesador de la figura 23A y, en comparación con tal figura, elementos iguales son referidos con los mismos números de identificación. Algunas diferencias a remarcar son que, en la figura 25 el orden de los transistores 1 y 2 en la etapa 130, esta invertido, como lo está el orden de los transistores 3 y 4. Otra diferencia es que se ha añadido el sistema 552 de circuito intermedio. Este sistema de circuito intermedio provoca la transformación de la impedancia, mediante añadir una alta impedancia de entrada y una baja impedancia de salida, a la etapa de salida del preprocesador, para mejorar el rendimiento del mezclador y del preprocesador. Cada transistor Q44 - Q47 actúa como un circuito intermedio de tensión, para proporcionar una tensión desde V_{cc} en las salidas a, b, c y d, que está desplazada en un valor constante desde la tensión en la base de cada transistor, pero con una baja impedancia de serie. Las resistencias R22 - R19 junto con Q44 - Q47, consiguen la transformación de impedancia deseada.

Por lo demás, la estructura y el funcionamiento de esta implementación detallada es idéntico al de la figura 23A, y no necesita mayor explicación.

La figura 28A ilustra una realización de un método de funcionamiento de un preprocesador acorde con la invención aquí tratada. En el paso 410 las entradas LO divididas en fase, se limitan a producir una señal limitada dividida en fase, y en el paso 411 las componentes de la señal limitada son combinadas de forma simétrica, para formar las componentes de la señal de salida.

La figura 28B ilustra una segunda realización de un método de funcionamiento de un preprocesador acorde con la invención aquí tratada. En el paso 412 una entrada LO dividida en fase se limita formar una señal de salida limitada dividida en fase, cuyos componentes son ondas cuadradas. En el paso 413 las ondas cuadradas son combinadas aritméticamente en parejas, para formar una señal de salida dividida en fase. En una implementación, se resta de cada onda cuadrada su sucesor retardado en fase, para formar una componente de la señal de salida, y también se le resta su predecesor de fase previa, para formar otra componente de la señal de salida.

Debe apreciarse que la descripción de los componentes de la señal a, b, c y d, en los dibujos 21 y 22, y de LO_{0}*, LO_{1}*, ... LO_{k-1}*, LO_{k}*, LO_{k+1}*, ... LO_{n-1}*, -LO_{0}*, -LO_{1}*, -LO_{k-1}*, -LO_{k}*, -LO_{k+1}*, ... -LO_{n-1}*, en los dibujos
19A - 19B, está idealiza, y que en las implementaciones reales habrá cierta pendiente finita en las transiciones de la señal. Las señales descritas en las figuras 6 y 23B describen ejemplos de transiciones, con pendientes finitas que puede tenerse en una implementación real.

Son posibles ejemplos de implementación en los que cualquiera de las señales en modo diferencial, en los ejemplos anteriores, sean señales de un solo polo, o en las cuales cualquiera de las señales en modo corriente en los ejemplos anteriores, esté en modo voltaje, y viceversa. Son posibles ejemplos adicionales de implementación en los que los transistores en el núcleo del preprocesador comprenden, o constituyen, transistores PNP bipolares, MOSFETs, BJTs, tecnología CMOS, HBTs, HEMTs, MODFETs, diodos, MESFETs, JFETs, o similares.

De lo antedicho, debe apreciarse que una ventaja del preprocesador de la invención aquí tratada, es una señal LO dividida en fase, que tiene transiciones más rotundas entre los estados activado y desactivado de esta, en comparación con una señal de LO sinusoidal dividida en fase, lo que tiene como resultado una ganancia, características de ruido, y por lo tanto sensibilidad, mejoradas en un mezclador dirigido por tal señal de LO.

Otra ventaja del preprocesador de la invención aquí tratada, es una señal dividida en fase, en la que las transiciones entre los estados activado y desactivado de esta, están definidas por cruces por cero del LO, lo que proporciona un mejor rechazo del auto mezclado en RF, y menos dependencia con el ajuste de amplitud LO, y con el tipo o el perfil de la forma de onda LO.

Una ventaja de la combinación del mezclador subarmónico y el preprocesador, de la invención aquí tratada, en comparación con un mezclador subarmónico gobernado por una señal LO dividida en fase, sinusoidal, es la baja pérdida de conversión, dado que virtualmente la totalidad de la corriente de entrada RF es retenida en la salida.

Otra ventaja de tal combinación es una reducción del ruido y de la sensibilidad a la interferencia, debidas a las transiciones más rotundas entre los estados activado y desactivado, de las entradas LO divididas en fase preprocesadas.

Otra ventaja del preprocesador de la presente invención es la capacidad para reducir, o eliminar, acoplamientos indeseados o fugas procedentes de la entrada RF a la entrada LO, del mezclador. En sistemas que carecen del preprocesamiento aquí descrito, puede haber presente un bloqueador fuerte en la línea de entrada RF, y así acoplarse sobre las líneas del oscilador local. Durante el proceso de mezclado, las frecuencias no deseadas del bloqueador provocan interferencia de corriente continua en la señal de salida. Este tipo de acoplamientos se produce incluso aunque el oscilador local real, en una realización, oscile a aproximadamente 1/2 de la frecuencia RF deseada, debido a que el núcleo del mezclador conmuta la polaridad 4 veces por cada ciclo del oscilador local, es decir, a una frecuencia el doble que la del oscilador local. El preprocesador puede reducir el error de corriente continua, en la salida del mezclador resultante desde el bloque RF, en unos 70 dB.

No se proporcionará la obtención de esta conclusión en el caso en el que la frecuencia LO sea 1/2 de la frecuencia RF. Con referencia la figura 8, las transiciones de la polaridad mezclada están etiquetadas (\tau_{1}, \tau_{2}, \tau_{3}, \tau_{4}). Estas transiciones se producen cuando dos señales del oscilador local se cruzan entre sí, provocando la conmutación entre dos transistores separados en el núcleo del mezclador. Así, es importante la sincronización relacional de \tau_{1}, \tau_{2}, \tau_{3}, \tau_{4}.

Sin embargo la interferencia afecta de forma no deseable a la sincronización de \tau_{1}, \tau_{2}, \tau_{3}, \tau_{4}. Esto es indeseable debido a que desplazar \tau_{1}, \tau_{2}, \tau_{3}, \tau_{4} tiene un efecto sobre el rendimiento de la selectividad del mezclador. Este cambio en la sincronización se produce debido a que cada cambio en la polaridad del mezclador, se produce al cruzarse dos señales del oscilador local. Así, cuando una señal en interferencia se acopla sobre una de estas señales del oscilador local, puede desplazar el tiempo del conmutador. Por ejemplo, asumiendo que las señales del oscilador local son sinusoidales, para una pequeña señal de interferencia de magnitud V_{int} en \tau_{1}, el momento de transición se desplazará:

7

donde VLO y F_{LO} son la amplitud y la frecuencia del oscilador local, respectivamente.

Ahora, si V_{int}(t) = A cos(2\piF_{RF}t + \phi(t)) (donde F_{RF} es la frecuencia RF deseada y \phi(t) es una fase de variación lenta) como en el caso de un bloqueador de banda, entonces la señal del oscilador local progresa desde \tau_{1} a \tau_{2}, pasando a través de 1/4 de su ciclo, o 90º, V_{int}(t) pasa a través de 180º, y así invierte la polaridad. (Las referencias a la polaridad y a la inversión de la polaridad en esta sección, se refieren al mismo concepto discutido previamente en relación con la acción de conmutación eficaz, de un factor de multiplicación, a una velocidad que es el doble de la frecuencia LO). En otras palabras, V_{int}_{(\tau 1)} = V_{int}_{(\tau 2)}, lo que en términos matemáticos es equivalente a:

\vskip1.000000\baselineskip

x_{1} = \tau_{1} - T/8, x_{2} = \tau_{2} - T/8, x_{3} = \tau_{3} - T/8, x_{4} = \tau_{4} - T/8 f(x) = (polaridad)/2 + 1/2

\newpage

Empezando con:

8

y aplicando esto al caso en el que un bloqueador RF tiene acoplada la salida sinusoidal del oscilador local:

9

Tras resolver los coeficientes de Fourier;

10

En lo anterior, el problema es a_{2}. Esto tiene como resultado el término siguiente en la salida:

11

donde el primer término directamente arriba, es idéntico al bloqueador RF original, en la entrada RF, (A cos(2\pif_{RF}t + \phi(t)), donde F_{RF} = \frac{2}{T}). Así, este término mezclará el bloqueador con la corriente continua.

La siguiente cuestión es el efecto que el preprocesado tiene sobre este mecanismo. Hay dos posiciones diferentes en las que un bloqueador RF puede acoplarse a la señal o señales del oscilador local (LO): 1) antes de el preprocesado; y 2) después del preprocesado.

Si un bloqueador RF se acopla sobre la señal del oscilador local después del preprocesado, estará activo un mecanismo similar. Sin embargo el efecto se reducirá por dos motivos: 1) las conexiones físicas entre el preprocesador y el mezclador pueden mantenerse cortas, mediante lo que se produce el efecto de acoplamiento a niveles despreciables; y 2) las transiciones de señal después del preprocesado serán considerablemente más rápidas y rotundas, mediante lo que se reduce los efectos del desplazamiento temporal en un factor de \frac{1}{\sqrt{2} \cdot (ganancia)} donde (ganancia) es la ganancia de entrada del preprocesador.

Alternativamente, si un bloqueador RF se acopla sobre la señal de un oscilador local antes de que esta sea pre-procesada, entra en un mecanismo completamente diferente. Debido a que el preprocesador compara LO_{0} con -LO_{0} y LO_{1} con -LO_{1}, para generar dos ondas cuadradas desplazadas en fase 90º que son sumadas, con referencia la figura 14A(5) un bloqueador RF funcionando sobre LO_{1}, por ejemplo, puede afectar sólo a x_{1} y x_{3}.

Para una señal (sinusoidal) dada de oscilador local, se genera la conmutación sólo en los cruces por cero, que están separados 180º. Un bloqueador RF, mientras tanto, pasará a través de 360º entre transiciones, lo que significa que tendrá aproximadamente el mismo valor en ambas transiciones. El mismo valor en ambas transiciones provoca que el término a_{2} se reduzca a 0. Puede mostrarse que:

12

Una vez más, fijando V_{int}(t) = A cos (2\piF_{RF}t + \phi(t)), se tiene:

13

Resolviendo para los coeficientes de Fourier:

100

donde a2 y b2 son independientes de \phi(t). Por tanto, los bloqueadores RF acoplándose sobre las conexiones del oscilador local antes del preprocesado, no se mezclan entre sí.

En resumen, sin preprocesado, asumiendo salidas sinusoidales del oscilador local, el error de corriente continua resultante procedente del bloqueador RF es:

101

\newpage

Sin embargo, con preprocesado, el error de corriente continua procedente del bloqueador RF es:

102

A modo de ejemplo, si ganancia = 3, y estimando K_{2} = K_{i} / 30, puede verse que el preprocesado en este ejemplo reduce el término CC_{error} procedente de los bloqueadores en más de 40 dB.

Si bien se ha descrito arriba realizaciones, implementaciones, y ejemplos de implementación concretos, de la presente invención, debe entenderse que se han presentado sólo a modo de ejemplo, y no como limitaciones. La amplitud y el alcance de la presente invención están definidos mediante las siguientes reivindicaciones y sus equivalentes, y no están limitados por las realizaciones concretas aquí descritas.

Claims (25)

1. Un circuito para mejorar características de conmutación de una señal de entrada dividida en fase, que tiene una frecuencia y 2n componentes, donde n es un entero mayor que 1, que comprende:

un conjunto de circuitos limitadores (126) para limitar las componentes de la señal de entrada, al efecto de producir una señal dividida en fase, limitada; y

un conjunto de circuitos aritméticos (127), para combinar de forma aritmética las componentes de la señal dividida en fase, limitada, para producir una señal dividida en fase, de salida, que tiene características de conmutación mejoradas en relación con la señal de entrada, teniendo la señal de salida, la frecuencia de la señal de entrada y 2n componentes.

2. El circuito de la reivindicación 1, en el que el conjunto de circuitos limitadores, limita una componente de la señal de entrada, mediante amplificarla y recortarla.

3. El circuito de la reivindicación 1, en el que las componentes de la señal de salida transitan entre los estados activado y desactivado, en puntos de cruce en corriente continua de las componentes de la señal de entrada.

4. El circuito de la reivindicación 1, en el que el conjunto de circuitos aritméticos produce una componente de la señal de salida, mediante combinar por pares dos componentes limitadas.

5. El circuito de la reivindicación 4, en el que el conjunto de circuitos aritméticos produce una componente de señal de salida, mediante añadir una componente limitada a una inversa de una componente limitada retardada en fase sucesiva, siguiente.

6. El circuito de la reivindicación 4, en el que el conjunto de circuitos aritméticos produce una componente de señal de salida, mediante restar de la componente limitada, una siguiente componente limitada de fase retardada, sucesiva.

7. El circuito de la reivindicación 1, en el que el conjunto de circuitos limitadores comprende una pluralidad de comparadores diferenciales.

8. El circuito de la reivindicación 1, en el que el conjunto de circuitos limitadores comprende una pluralidad de comparadores de un solo polo.

9. El circuito de la reivindicación 1, en el que el conjunto de circuitos aritméticos comprende nodos formados a partir de colectores de transistor en acoplamiento cruzado.

10. El circuito de la reivindicación 7, en el que cada comparador diferencial tiene un par de salidas en modo corriente, para cada una de sus entradas.

11. El circuito de la reivindicación 1, en el que n = 2.

12. El circuito de la reivindicación 1, en el que n > 2.

13. Un método para mejorar las características de conmutación de una señal de entrada dividida en fase, que tiene una frecuencia y 2n componentes, donde n un entero mayor que 1, que comprende:

limitar las componentes de la señal de entrada, para producir una señal limitada dividida en fase; y

combinar aritméticamente las componentes de la señal limitada, para producir una señal de salida dividida en fase, que tiene la frecuencia de la señal de entrada y 2n componentes.

14. El método de la reivindicación 13, en el que la etapa de limitación comprende, para cada componente de entrada, amplificar y recortar la componente de entrada.

15. El método de la reivindicación 13, en el que las componentes limitadas son ondas cuadradas.

16. El método de la reivindicación 13, en el que la etapa de combinación aritmética comprende formar una componente de salida, mediante combinar por pares dos componentes limitadas.

17. El método de la reivindicación 16, en el que las etapas de combinación aritmética comprenden formar una componente de salida mediante restar, de una componente limitada, una siguiente componente limitada dividida en fase sucesiva.

\newpage

18. El método de la reivindicación 16, en el que las etapas de combinación aritmética comprenden formar una componente de salida mediante añadir, a una componente limitada, un inverso de un siguiente componente limitada retardada en fase sucesiva.

19. El método de la reivindicación 13, en el que las transiciones entre los estados activado y desactivado, de una componente de salida, se producen en puntos de cruce en corriente continua, de las componentes de entrada.

20. El método de la reivindicación 13, en el que n = 2.

21. El método de la reivindicación 13, en el que n > 2.

22. El circuito de la reivindicación 1, en el que la señal de salida dividida en fase tiene un período T, el período T tiene 2n su períodos sustancialmente no solapados, de duración T/2n, y para cada subperíodo sustancialmente no solapado de duración T/2n del período T, 1) sólo una de las componentes de la señal de salida es afirmada simultáneamente, y una diferente, de entre las componentes de salida, es afirmada en cada uno de los subperíodos; 2) cada una de las componentes de salida carece sustancialmente de armónicos pares; y 3) las transiciones entre los estados activado y desactivado, para cada una de las componentes, son rápidas.

23. El método de la reivindicación 13, en el que la señal de salida dividida en fase, tiene un período T, el período T tiene 2n componentes sustancialmente no solapadas de duración T/2n y, para cada a subperíodo sustancialmente no solapado de duración T/2n del periodo T, 1) sólo una de las componentes de la señal de salida es afirmada a la vez, y se afirma una diferente, de entre las componentes de salida, en cada uno de los subperíodos; 2) cada una de las componentes de salida carece sustancialmente de armónicos pares; y 3) las transiciones entre los estados activado y desactivado para cada una de los componentes, es rápida.

24. El circuito de la reivindicación 1, en el que la señal de salida dividida en fase tiene un período T, el período T tiene 2n subperíodos sustancialmente no solapados de duración T/2n, se afirma una y sólo una de las 2n componentes de la señal de salida, en un estado predefinido, en cada uno de los 2n subperíodos de duración T/2n dentro del período T, se afirma una diferente, de entre las 2n componentes, en el estado predefinido en cada a subperíodo, y las transiciones entre estados afirmados y no afirmados, en la señal de salida, se produce en puntos de cruce en corriente continua.

25. El circuito de la reivindicación 24 en combinación con un mezclador, donde el mezclador tiene una señal de entrada que es la señal de salida del circuito, la señal de entrada al mezclador tiene una frecuencia f = 1/T, el estado predefinido está determinado para accionar una inversión de la polaridad del mezclador, n es divisible por 2 de forma que n = 2m, donde m es también un entero, y el mezclador está configurado para conmutar la polaridad a una velocidad de m veces la frecuencia f.