KR20010109572A - 로우 디코더 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치에 관한 것으로, 특히 테스트 시간을 줄일 수 있는 반도체 메모리 장치의 테스트 회로에 관한 것으로, 프리차지 신호, 블록 선택신호 및 로우 어드레스 신호가 인가되어 로우 어드레스 신호를 프리디코딩하는 어드레스 디코딩 수단과, 상기 어드레스 디코딩 수단으로부터 출력된 워드라인 선택 신호를 레벨 시프트하는 레벨 시프팅 수단과, 상기 레벨 시프팅 수단에 의해 레벨 시프팅된 워드라인 선택 신호에 의해 선택된 워드라인을 구동하는 워드라인 드라이버를 포함하여 구성된 복수개의 단위 로우 디코딩 수단을 포함하여 구성된 로우 디코더에 있어서, 상기 블록선택신호에 의해 상위 로우 어드레스 신호에 상관 없이 동일한 블록내의 모든 워드라인이 선택되어 구동되도록 구성된다.

Description

로우 디코더{Row decoder}
본 발명은 반도체 메모리 장치에 관한 것으로, 특히 테스트 시간을 줄일 수 있는 반도체 메모리 장치의 테스트 회로에 관한 것이다.
일반적으로 반도체 메모리 장치, 예를 들어 디램(DRAM)의 셀과 셀 사이의 누설 전류를 테스트 하는 방법 중에서 특정 로우(row)에 해당하는 셀들에 특정 데이터를 쓰고 인접한 로우(row)에 상기 특정 데이터와 반대 극성을 갖는 데이터를 기억시킨 후, 일정 시간 활성화시키는(activation) 테스트(스페셜 테스트(special test))를 널리 사용하고 있다.
상기와 같은 테스트를 수행할 때, 상기 인접한 로우(row)의 활성화 시간은 최소한 디램의 리프레시 스펙(spec)인 64msec 이상을 보장하여야 하므로 4K 로우(row)인 경우, 칩 하나 당 256초 정도의 테스트 시간을 소모하게 된다.
도 1은 종래 기술의 4비트 로우 디코더를 보인 블록도로써, 이에 도시된 바와 같이, 로우 어드레스(AX23<0:3>)와 프리차지 신호(WLC)가 인가되고, 공통 단자(COM)를 가지며, 상기 로우 어드레스(AX23<0:3>)에 의해 서브 로우 드라이버(미도시)의 입력(SUBXB<0:3>)을 출력하는 제1-제4 단위 로우 디코더(XDEC1-XDEC4)와, 상기 공통 단자(COM)와 접지전압 사이에 직렬 연결되고, 게이트에 블록 로우 어드레스 신호(AX45, AX678)가 각각 인가되는 제1, 제2 엔모스 트랜지스터(NM1, NM2)를 포함하여 구성된다.
상기 단위 로우 디코더(XDEC)는 도 2에 도시된 바와 같이, 승압전압(VPP)과 공통 단자(COM) 사이에 직렬 연결되고, 게이트에 각각 프리차지신호(WLC) 및 로우 어드레스 신호(AX23<0:3>)가 인가되는 제1 피모스 트랜지스터(PM1) 및 제3 엔모스 트랜지스터(NM3)로 구성된 어드레스 디코딩부(1)와, 벌크와 소오스에 승압전압(VPP)이 인가되고, 게이트가 서로의 드레인에 연결된 제2, 제3 피모스 트랜지스터(PM2, PM3)와, 상기 제3 피모스 트랜지스터(PM3)의 드레인과 접지전압 사이에 연결되고, 게이트가 상기 제1 피모스 트랜지스터(PM1) 및 제3 엔모스 트랜지스터(NM3)의 공통 연결된 드레인이 연결된 제4 엔모스 트랜지스터(NM4)로 구성된 시프팅부(2)와, 승압전압(VPP)과 접지전압(VSS) 사이에 직렬 연결되고, 게이트가 공통 연결되어 상기 제3 피모스 트랜지스터(PM3) 및 제4 엔모스 트랜지스터(NM4)의 공통 연결된 드레인에 연결되고, 공통 연결된 드레인에서 출력신호(SUBXB)가 출력되는 제4 피모스 트랜지스터(PM4) 및 제5 엔모스 트랜지스터(NM5)로 구성된 워드라인 드라이버(3)를 포함하여 구성되며, 상기 제2 피모스 트랜지스터(PM2)의 드레인은 상기 제1 피모스 트랜지스터(PM1) 및 제3 엔모스 트랜지스터(NM3)의 공통 연결된 드레인에 연결된다.
이와 같이 구성된 종래 기술의 4 비트 로우 디코더의 동작을 설명하면 다음과 같다.
먼저, 어드레스 디코딩부(1)에 의해 외부 입력 로우 어드레스 신호(AX23, AX45, AX678)를 프리디코딩하여 워드라인을 선택하기 위한 워드라인 선택신호(WLSEL)를 발생하게 된다.
이어서, 상기 워드라인 선택신호(WLSEL)는 시프팅부(2)에 의해 시프팅되어 워드라인 드라이버(3)에 인가된다.
여기서, 상기 제1 피모스 트랜지스터(PM1)는 프리차지 신호(WLC)에 의해 제어되어 상기 워드라인 선택신호(WLSEL)를 프리차지 한다.
상기 워드라인 드라이버(3)는 상기 워드라인 선택신호(WLC)에 의해 선택된워드라인을 구동한다.
이와 같이 종래 기술의 로우 디코더는 각각의 워드라인을 일일이 테스트를 수행하기 때문에 4K 로우(row)인 경우, 칩 하나 당 256초 정도의 테스트 시간을 소모하게 되는 문제점이 발생 된다.
이와 같은 문제점을 해결하기 위한 본 발명의 목적은, 동일한 뱅크내의 모든 서브 워드라인을 동시에 인에이블 시켜 테스트 시간을 감소시킬 수 있는 로우 디코더를 제공하는 것이다.
상기 목적을 달성하기 위한 본 발명의 로우 디코더는,
프리차지 신호, 블록 선택신호 및 로우 어드레스 신호가 인가되어 로우 어드레스 신호를 프리디코딩하는 어드레스 디코딩 수단과,
상기 어드레스 디코딩 수단으로부터 출력된 워드라인 선택 신호를 레벨 시프트하는 레벨 시프팅 수단과,
상기 레벨 시프팅 수단에 의해 레벨 시프팅된 워드라인 선택 신호에 의해 선택된 워드라인을 구동하는 워드라인 드라이버를 포함하여 구성된 복수개의 단위 로우 디코딩 수단을 포함하여 구성된 로우 디코더에 있어서,
상기 블록선택신호에 의해 상위 로우 어드레스 신호에 상관 없이 동일한 블록내의 모든 워드라인이 선택되어 구동되는 것을 특징으로 한다.
상술한 목적과 본 발명의 특징 및 효과는 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 분명해질 것이다.
이하, 첨부 도면을 참조하여 본 발명의 실시예를 상세히 설명하면 다음과 같다.
도 1 은 종래 기술의 로우 디코더를 보인 블록도.
도 2 는 상기 도 1 의 블록도에서 단위 로우 디코더의 상세 회로도.
도 3 은 본 발명의 로우 디코더를 보인 블록도.
도 4 는 상기 도 3 의 블록도에서 단위 로우 디코더의 상세 회로도.
< 도면의 주요 부분에 대한 부호의 설명 >
10 : 어드레스 디코딩부
20 : 레벨 시프팅부
30 : 워드라인 드라이버
PM1-PM4 : 제1-제4 피모스 트랜지스터
NM1-NM6 : 제1-제6 엔모스 트랜지스터
XDEC11-XDEC14 : 제1-제4 단위 로우 디코더
도 3 은 본 발명의 4 비트 로우 디코더를 보인 블록도로써, 이에 도시된 바와 같이, 로우 어드레스(AX23<0:3>), 프리차지 신호(WLC) 및 뱅크 선택신호(BKEN)가 인가되고, 공통 단자(COM)를 가지며, 상기 로우 어드레스(AX23<0:3>)에 의해 서브 로우 드라이버(미도시)의 입력(SUBXB<0:3>)을 출력하는 제1-제4 단위 로우 디코더(XDEC11-XDEC14)와, 상기 공통 단자(COM)와 접지전압 사이에 직렬 연결되고, 게이트에 블록 로우 어드레스 신호(AX45, AX678)가 각각 인가되는 제1, 제2 엔모스 트랜지스터(NM11, NM12)를 포함하여 구성된다.
상기 단위 로우 디코더(XDEC)는 도 4 에 도시된 바와 같이, 승압전압(VPP)과 공통 단자(COM) 사이에 직렬 연결되고, 게이트에 각각 프리차지신호(WLC) 및 로우 어드레스 신호(AX23<0:3>)가 인가되는 제1 피모스 트랜지스터(PM11) 및 제3 엔모스 트랜지스터(NM13)와, 상기 제3 엔모스 트랜지스터(NM13)와 병렬로 연결되어 게이트에 뱅크 선택신호(BKEN)가 인가되는 제6 엔모스 트랜지스터(NM16)로 구성된 어드레스 디코딩부(10)와, 벌크와 소오스에 승압전압(VPP)이 인가되고, 게이트가 서로의 드레인에 연결된 제2, 제3 피모스 트랜지스터(PM12, PM13)와, 상기 제3 피모스 트랜지스터(PM13)의 드레인과 접지전압 사이에 연결되고, 게이트가 상기 제1 피모스 트랜지스터(PM11) 및 제3 엔모스 트랜지스터(NM13)의 공통 연결된 드레인이 연결된 제4 엔모스 트랜지스터(NM14)로 구성된 시프팅부(20)와, 승압전압(VPP)과접지전압(VSS) 사이에 직렬 연결되고, 게이트가 공통 연결되어 상기 제3 피모스 트랜지스터(PM13) 및 제4 엔모스 트랜지스터(NM14)의 공통 연결된 드레인에 연결되고, 공통 연결된 드레인에서 출력신호(SUBXB)가 출력되는 제4 피모스 트랜지스터(PM14) 및 제5 엔모스 트랜지스터(NM5)로 구성된 워드라인 드라이버(30)를 포함하여 구성되며, 상기 제2 피모스 트랜지스터(PM2)의 드레인은 상기 제1 피모스 트랜지스터(PM1) 및 제3 엔모스 트랜지스터(NM3)의 공통 연결된 드레인에 연결된다.
이와 같이 구성된 본 발명의 4 비트 로우 디코더의 동작을 설명하면 다음과 같다.
먼저, 어드레스 디코딩부(10)에 의해 외부 입력 로우 어드레스 신호(AX23, AX45, AX678)를 프리디코딩하여 워드라인을 선택하기 위한 워드라인 선택신호(WLSEL)를 발생하게 된다.
이어서, 상기 워드라인 선택신호(WLSEL)는 시프팅부(20)에 의해 시프팅되어 워드라인 드라이버(30)에 인가된다.
여기서, 상기 제1 피모스 트랜지스터(PM11)는 프리차지 신호(WLC)에 의해 제어되어 상기 워드라인 선택신호(WLSEL)를 프리차지 한다.
상기 워드라인 드라이버(30)는 상기 워드라인 선택신호(WLC)에 의해 선택된 워드라인을 구동한다.
여기서, 상기 뱅크 선택 신호(BKEN)는 스페셜 코드 명령이 입력되고, 블록 어드레스(AX9AB)가 입력되어, 스페셜 코드 명령과 블록 어드레스(AX9AB)가매치(match)될 경우 하이레벨로 인에이블되는 신호이다.
상기 뱅크 선택신호(BKEN)가 하이레벨이 되면, 동일한 블록 내의 모든 서브 워드라인이 로우 레벨이 되어 프리디코딩 신호(PX)가 선택되는 경우 블록의 워드라인 들의 1/4이 선택되게 된다. 여기서는 프리디코딩 신호(PX)가 4개일 경우를 예를 들어 설명하였다.
따라서, 4 번의 스페셜 모드 동작 만으로 동일한 블록의 셀들에 모드 반대 데이터의 스트레스를 가할 수 있게 되어 스페셜 테스트를 수행할 수 있다. 즉, 8개의 블록으로 구성된 경우 하나의 칩의 테스트에 1.8 초 정도의 시간(8(block) * 4 * 64ms = 1.8s)으로 종래 기술에서 256 초 정도의 테스트와 동일한 스크린 효과를 얻을 수 있다.
상기에서 설명한 바와 같이, 본 발명은 블록 선택 어드레스와 스페셜 테스트 코드 명령에 의해 제어되어 동일한 블록 내의 모든 서브 워드라인을 동시에 인에이블 시킬 수 있도록 하여 테스트 시간을 줄일 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가 등이 가능할 것이며, 이러한 수정 변경 등은 이하의 특허청구의 범위에 속하는 것으로 보아야 할 것이다.

Claims (3)

  1. 프리차지 신호, 블록 선택신호 및 로우 어드레스 신호가 인가되어 로우 어드레스 신호를 프리디코딩하는 어드레스 디코딩 수단과,
    상기 어드레스 디코딩 수단으로부터 출력된 워드라인 선택 신호를 레벨 시프트하는 레벨 시프팅 수단과,
    상기 레벨 시프팅 수단에 의해 레벨 시프팅된 워드라인 선택 신호에 의해 선택된 워드라인을 구동하는 워드라인 드라이버를 포함하여 구성된 복수개의 단위 로우 디코딩 수단을 포함하여 구성되어,
    상기 블록선택신호에 의해 상위 로우 어드레스 신호에 상관없이 동일한 블록내의 모든 워드라인이 선택되어 구동되는 것을 특징으로 하는 로우 디코더.
  2. 상기 제 1 항의 로우 디코더에 있어서,
    상기 블록 선택신호는 스페셜 테스트 코드 명령 및 블록 선택 어드레스의 조합에 의해 발생하는 것을 특징으로 하는 로우 디코더.
  3. 상기 제 1 항의 로우 디코더에 있어서,
    상기 단위 로우 디코딩 수단은,
    승압전압과 접지전압 사이에 직렬 연결되고, 게이트에 각각 프리차지 신호 및 로우 어드레스 신호가 인가되는 제1 피모스 트랜지스터 및 제1-제L 엔모스 트랜지스터와, 게이트에 상위 로우 어드레스 신호가 인가되는 엔모스 트랜지스터의 처음 단의 엔모스 트랜지스터의 드레인 및 마지막 단의 엔모스 트랜지스터의 소오스에 병렬로 연결되어 게이트에 뱅크 선택 신호가 인가되는 엔모스 트랜지스터를 포함하여 구성된 어드레스 디코딩 수단과,
    승압전압에 의해 구동되어, 서로의 게이트가 크로스 커플드 연결된 제2, 제3 피모스 트랜지스터와, 상기 어드레스 디코딩 수단으로부터 출력된 워드라인 선택신호에 의해 제어되어 출력신호를 풀다운시키는 엔모스 트랜지스터를 포함하여 구성된 레벨 시프팅 수단과,
    승압 전압과 접지전압 사이에 직렬 연결되어, 공통 연결된 게이트에 상기 레벨 시프팅 수단에 의해 시프팅된 워드라인 선택신호가 인가되고, 공통 연결된 드레인에서 출력신호가 출력되는 피모스 트랜지스터 및 엔모스 트랜지스터를 포함하여 구성된 워드라인 드라이버를 포함하여 구성된 것을 특징으로 하는 로우 디코더.
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