KR20010093737A

KR20010093737A - 액티브 매트릭스형 액정 표시 장치

Info

Publication number: KR20010093737A
Application number: KR1020010016185A
Authority: KR
Inventors: 미야지마야스시; 고가마사유끼
Original assignee: 다카노 야스아키; 산요 덴키 가부시키가이샤
Priority date: 2000-03-28
Filing date: 2001-03-28
Publication date: 2001-10-29
Also published as: CN1183503C; EP1139329A3; JP2001272654A; TW548458B; KR100461924B1; US7102606B2; CN1319833A; US20010045930A1; EP1139329A2

Abstract

게이트 전압을 구형파의 펄스로 입력하면, 게이트선과 화소 전극과의 기생 용량에 의해, 게이트 전압의 하강에 이끌려 화소 전극의 전압이 변동하는 소위 드롭 전압이 생긴다. 본원은 기생 용량이 커도 드롭 전압이 작은 액정 표시 장치 장치를 제공하는 것을 목적으로 한다.

드롭 전압은 게이트 전압 변동의 시정에 의하므로, 게이트 전압의 하강을 라운딩시켜 도 3의 (b)의 파형으로 하는 것에 의해 드롭 전압을 작게 한다. 도 3의 (b)의 파형은 예를 들면, 게이트 버퍼(8)의 n 채널 트랜지스터의 채널폭을 작게 하여 최대 전류치가 작게 되도록 설정하는 것에 의해 실현할 수 있다.

Description

액티브 매트릭스형 액정 표시 장치{ACTIVE MATRIX TYPE LIQUID CRYSTAL DISPLAY DEVICE}

본 발명은 복수의 화소 전극이 매트릭스형으로 배치되어 있고, 각 화소 전극에 스위칭 소자로서 박막 트랜지스터(Thin Film Transistor ; 이하 TFT라 함)가 접속된 액티브 매트릭스형 액정 표시 장치(Liquid Crystal Display ; LCD)에 관한 것으로, 특히, 게이트선 드라이버의 개량된 LCD 에 관한 것이다.

도 1에 액티브 매트릭스형 LCD의 평면도를 도시한다. 게이트선 드라이버(1)에는 행 방향으로 연장하는 복수의 게이트선(2)이 접속되어 있고, 데이터선 드라이버(3)에는 열 방향으로 연장하는 복수의 데이터선(4)이 접속되어 있다. 게이트선(2)과 데이터선(4)과의 교점에는 화소 TFT(5)를 통해 화소 전극(6)이 접속되어 있다.

게이트선 드라이버(1)는 게이트선(2)에 게이트 전압을 인가하는 복수의 게이트 버퍼(8) 중에서 1개를 선택하는 셀렉터(7)를 갖는다. 셀렉터(7)는 복수의 게이트 버퍼(8) 중 하나를 선택하고, 이것의 출력을 하이, 나머지를 로우로 한다.

게이트 버퍼(8)는 전원(8a)과 접지와의 사이에 직렬로 접속되는 p채널형의 박막 트랜지스터(이하, p-ch 트랜지스터라 함)(8b) 및 n채널형의 박막 트랜지스터(이하, n-ch 트랜지스터라 함)(8c)를 각각 갖고 있다. 셀렉터(7)의 출력이 트랜지스터(8b, 8c)의 게이트 전극에 입력되고, 양 트랜지스터(8b, 8c) 사이의 접속점에 게이트선(2)이 접속되어 있다. 셀렉터(7)의 출력의 하나가 로우가 되면, 그 출력을 받는 게이트 버퍼(8)는 p-ch 트랜지스터(8b)가 온하고, n-ch 트랜지스터(8c)가 오프하여, 게이트선(2)에 전원에서 p-ch 트랜지스터(8b)를 통해 전원 전압이 공급된다. 이것에 의해서 게이트선(2)에 접속된 화소 TFT(5) 모두가 온하여, 화소 전극(6)에의 기입을 가능하게 한다.

데이터선 드라이버(3)는 복수의 데이터선(4)에 접속되어, 표시 영상에 대응한 데이터 전압을 각 데이터선(4)에 인가한다. 선택된 게이트선(2)에 접속된 화소 TFT(5)는 게이트가 개방하고 있기 때문에, 데이터선(4)에 인가되는 데이터 전압이 화소 TFT(5)를 통해 화소 전극(6)에 기입된다. 이에 따라, 화소 전극(6)에 대응하는 액정의 배향을 변화시켜 표시를 행한다.

소정 기간(자세히는 수평 주사 기간) 표시를 행한 후, 셀렉터(7)는 다음의 게이트선(2)을 선택한다. 이것에 의해서, 그것까지 선택되어 있던 게이트 버퍼(8)에 대한 셀렉터(7)의 출력은 하이로 되고, p-ch 트랜지스터가 오프하고, 교대하여 n-ch 트랜지스터가 온하여, 그 게이트선(2)이 접지 전위로 인하하면, 각 화소 TFT(5)의 게이트가 오프한다.

도 2는 LCD의 1 화소의 등가 회로이다. 게이트선(2) 및 데이터선(4)에 접속된 화소 TFT(5)가 화소 전극(6)에 접속되어 있다. 화소 전극(6)은 액정(11)을 통해 대향 전극 V_com과의 사이에 용량 C_LC를 형성하고 있다. 화소 전극(6)의 인가 전압을 유지하기 위해서, 액정 용량 C_LC와 병렬로 보조 용량 C_SC가 설치되어 있다. 이상이 의도적으로 형성한 회로이지만, 화소 전극(6)과 게이트선(2)은 인접 배치되기때문에, 여기에 기생 용량 C_GS가 생긴다. 기생 용량 C_GS가 커지면, 게이트선(2)에 인가되는 게이트 전압의 영향을 받아 화소 전극(6)의 전위가 변동하는 등의 문제가 생긴다. 종래는 기생 용량 C_GS의 영향을 저감하기 위해서, 보조 용량 C_SC의 크기를 기생 용량 C_GS에 비교하여 충분히 크게 설정하고 있었다.

또한, 최근, 디지털 스틸 카메라나 디지털 비디오 카메라의 파인더 등과 같이, 휴대 전자 기기의 표시 장치로서 LCD가 채용되고 있지만, 휴대 기기에 탑재하기 위해서, 화소수를 유지한 채로 화면 사이즈를 축소하여 미세화하는 요구가 있다.

상술한 바와 같이, 화면 사이즈를 축소하여, 미세화하면, 화소 전극의 면적이 축소된다. 또한, 보조 용량 C_SC를 형성하기 위한 전극도 마찬가지로 축소된다. 따라서, 액정 용량 C_LC및 보조 용량 C_SC의 크기는 미세화에 따라서 작아진다. 한편, 가공가능한 최소 선폭은 일정하기 때문에, 기생 용량 C_GS는 일정치 이상 작게 하는 것은 곤란하다. 따라서, LCD를 미세화하면, 액정 용량 C_LC, 보조 용량 C_SC에 비교하여, 상대적으로 기생 용량 C_GS의 값이 커진다.

기생 용량 C_GS가 커지면, 게이트 전압의 하강에 인장되는 형으로 화소 전극의 전위가 변동하는 소위 드롭 전압 ΔV가 커지는 문제가 생긴다. 드롭 전압 ΔV가커지면, 예를 들면, 교류 구동했을 때에 열마다 휘도차가 생기거나, 또, 화소 전극에 인가하는 전압의 중심치 Vc가 대향 전극의 전위 Vcom과 어긋나기도 하는 등의 문제가 생긴다.

그래서 본 발명의 목적은 액정 용량 C_LC, 보조 용량 C_SC에 비교하여, 상대적으로 기생 용량 C_GS가 커졌다고 해도, 드롭 전압 ΔV가 커지지 않도록 하고, 미세화하더라도 표시 품질이 저하하지 않는 LCD를 제공하는 것이다.

도 1은 액정 표시 장치를 도시하는 평면도.

도 2는 액정 표시 장치의 1 화소를 도시하는 등가 회로.

도 3은 게이트선에 입력하는 펄스 파형을 나타내는 도면.

도 4는 데이터선 및 게이트선에 입력되는 전압을 도시하는 타이밍차트.

도 5는 게이트 버퍼 트랜지스터의 종횡비에 의한 AV의 변화를 나타내는 도면.

<도면의 주요 부분에 대한 부호의 설명>

1 : 게이트선 드라이버

2 : 게이트선

3 : 데이터선 드라이버

4 : 데이터선

5 : 박막 트랜지스터

6 : 화소 전극

7 : 셀렉터

8 : 게이트 버퍼

본 발명은 상기 과제를 해결하기 위해서 이루어진 것으로, 복수의 게이트선과 복수의 게이트선에 교차하는 복수의 데이터선과 게이트 전극 및 소스 영역 및 드레인 영역을 구비하고, 게이트선 한 줄에 게이트 전극이 접속되고, 데이터선 한 줄에 드레인 영역이 접속된 박막 트랜지스터와 박막 트랜지스터의 소스 영역에 접속된 화소 전극과 복수의 게이트 전극의 적어도 일단측에 접속되어, 게이트 전극에 펄스형의 게이트 전압을 인가하는 게이트선 드라이버를 갖는 액티브 매트릭스형 액정 표시 장치에 있어서, 게이트 전압의 하강을 라운딩하고 또는 상승에 비교하여 하강의 시간을 길게 하는 수단을 갖는 액티브 매트릭스형 액정 표시 장치이다.

또한, 게이트 전압은 어떤 행의 화소 전극에의 전압 인가가 종료하고 나서, 다음의 행의 화소 전극에의 전압 인가가 개시되기 까지의 시간 t의 적어도 절반의 시간 t/2를 지나서 하강한다.

또한, 게이트선 드라이버는 게이트선과 접속되는 최종 단에 게이트 버퍼를더 갖고, 게이트 버퍼는 소스 영역이 게이트선에 접속되고, 또한 드레인 영역이 접지된 박막 트랜지스터를 적어도 갖고, 게이트선 및 이것에 접속된 박막 트랜지스터의 게이트 전극을 정합한 저항치를 R1, 게이트선과 데이터선이 이루는 용량과 게이트선과 대향 전극이 이루는 용량과 화소 전극에 접속된 박막 트랜지스터의 활성층과 게이트 전극이 이루는 용량의 합계를 C1, 게이트 버퍼의 박막 트랜지스터의 채널 저항치를 R2, 게이트 버퍼의 박막 트랜지스터의 활성층과 게이트 전극이 이루는 용량을 C2, 화소 전극에의 전압 인가가 종료하고 나서, 다음의 전압 인가가 개시되기까지의 시간을 t로 하면,

2.5(R1+R2)·(C1+C2)<t<5(R1+R2)·(C1+ C2)

를 만족한다.

또한, 게이트선 드라이버는 게이트선과 접속되는 최종 단에 게이트 버퍼를 더 갖고, 게이트 버퍼는 박막 트랜지스터를 갖고, 박막 트랜지스터의 전류가 흐르는 방향의 길이 L과 길이에 직행하는 방향의 폭 W는

W/L< 1

을 만족한다.

또한, 게이트선 드라이버는 게이트선과 접속되는 최종 단에 게이트 버퍼를 더 갖고, 게이트 버퍼는 소스 영역이 전원에 접속된 p 채널형의 박막 트랜지스터와 드레인 영역이 접지된 n 채널형의 박막 트랜지스터를 갖고, 박막 트랜지스터의 전류가 흐르는 방향의 길이를 L, L과 직교하는 방향의 폭을 W로 하면,

(p 채널형의 트랜지스터의 W/L) / (n 채널형의 트랜지스터의 W/L)>5

를 만족한다.

본원의 구성은 도 1에 도시한 평면도와 기본적으로 마찬가지다. 즉, 게이트선 드라이버(1)에, 열 방향으로 연장되는 복수의 게이트선(2)이 접속되고, 데이터선 드라이버(3)에, 행 방향으로 연장되는 복수의 데이터선(4)이 접속되고, 게이트선(2)과 데이터선(4)과의 교점에는 화소 TFT(5)를 통해 화소 전극(6)이 접속되어 있다.

본 실시 형태의 포인트는 게이트 전압의 펄스 파형에 있다. 도 3의 (a)는 종래 이상적이라고 되어 있던 게이트 전압의 펄스 파형이다. 제1 타이밍 T1에서 파형이 수직으로 상승하고, 제2 타이밍 T2에서 수직으로 하강하는 구형파이다. 이것에 대하여, 본 실시 형태는 도 3의 (b)에 도시한 바와 같이, 게이트 전압의 펄스 파형을 라운딩하는 것에 특징을 갖는다. 즉, 도 3의 (b)에 도시한 바와 같이, 제1 타이밍 T1에서 상승하고, 제2 타이밍 T2에서 하강하기 시작하여, 제3 타이밍 T3에서 완전히 하강하는 파형을 이상으로 한다.

이러한 파형의 펄스로 게이트 전압을 입력하면, 드롭 전압 ΔV를 작게 할 수가 있다. 드롭 전압 ΔV는 전압 변화의 시상수의 함수이기 때문에, 게이트 전압이 서서히 변화하는 도 3의 (b)나 도 3의 (c)의 파형 이면, 드롭 전압 ΔV가 작아지는 것이다.

다음에 게이트 전압의 하강 파형을 라운딩하는 방법에 관해서 설명한다. 도 4의 (a)는 LCD를 교류 구동할 때 어떤 데이터선에 인가되는 데이터 전압, 도 4의 (b)는 어떤 게이트선에 인가되는 게이트 전압, 도 4의 (c)는 도 4의 (b)의 다음 행의 게이트선에 인가되는 게이트 전압을 각각 도시하는 타이밍차트이다. 게이트 전압이 온하고 있는 기간 T는 데이터 전압이 화소 전극(6)에 인가되어 승압되는, 소위 기입 기간 이다. 그리고, 귀선 기간 t를 사이에 두고, 다음 행의 화소 전극(6)에 기입을 행한다. 게이트 전압은 귀선 기간 t 동안에 하강하고, 다음 기입 기간 T에 동기하여 다음 행의 게이트 전압이 상승한다. 종래, 도 3의 (a)의 펄스 파형(실제로는 약간 라운딩되어 있다)로 구동하는 경우, 게이트 전압의 하강에 요하는 시간은 귀선 기간 t에 대하여 t/100 정도였다. 이것에 대하여, 본원의 게이트 전압은 t/2 정도 걸려 서서히 하강한다.

게이트 전압이 상승하는 데 요하는 시간은 t/100 정도이기 때문에, 하강에 요하는 시간은 상승에 요하는 시간의 50배이다.

물론 t/2 이상의 시간 걸려 하강하도록 하면, 보다 ΔV를 작게 할 수 있다. 그러나, 하강에 요하는 시간이 t를 넘으면, 다음 행의 화소 TFT(5)의 데이터 전압이 인가되기 시작해 버리고, 화상 표시 동작에 지장이 발생한다. 따라서, 하강에 요하는 시간은 t 미만일 필요가 있다. 그리고, 화소 TFT(5)의 제조 오차에 의한 각 화소 TFT(5)의 하강 시간의 변동을 고려하면, t/2로 하강하도록 설정하는 것이 좋다.

그런데, 일반적으로 어떤 전기 회로가 전하 방출할 때의 전압의 저하는 e^-(t/RC)에 비례한다. 여기서, R은 회로의 저항, C는 회로의 용량이다. 게이트선(2)의 전압 저하에 관해서는

R=(선택된 게이트선(2)의 저항치)+(그 게이트선(2)에 접속된 모든 화소 TFT(5)의 게이트 전극부의 저항치)+(게이트 버퍼(8)의 n-ch 트랜지스터(8c)의 채널 저항)

C=(선택된 게이트선2이 다른 전극등과 형성하는 용량)+(그 게이트선2에 접속된 모든 화소 TFT(5)의 게이트 전극이 형성하는 용량)+(게이트 버퍼(8)의 n-ch 트랜지스터(8c)의 게이트-소스, 게이트-드레인 용량)

이다. 예를 들면 게이트 전압이 인가하는 값의 10% 이하로 되었을 때 화소 TFT(5)의 게이트가 폐쇄한다고 하면, 귀선 기간 안에 게이트가 폐쇄하기 위한 조건은

t<5(R1+R2)·(C1+C2)이다. 단,

R1=게이트선의 저항치와 이것에 접속된 화소 TFT의 게이트 전극의 저항치를 정합한 저항치

C1=게이트선과 데이터선이 이루는 용량과 게이트선과 대향 전극이 이루는 용량과 화소 전극에 접속된 박막 트랜지스터의 활성층과 게이트 전극이 이루는 용량의 합계

R2=게이트 버퍼의 n-ch 트랜지스터(8c)의 채널 저항치

C2=게이트 버퍼의 박막 트랜지스터의 활성층과 게이트 전극이 이루는 용량

t=화소 전극에의 전압 인가가 종료하고 나서, 다음 전압 인가가 개시되기 까지의 시간

으로 한다. 귀선 기간 t는 LCD의 구동 주파수나 화소수에 의해서 결정되고, R1, C1은 LCD의 화소수나 사이즈에 의해서 결정된다. 게이트 버퍼(8)의 n-ch 트랜지스터(8c)를 적절하게 설계함으로써, R2와 C2를 조정하여, 상기 식을 만족하도록 할수가 있다. 또한,

2.5(R1+R2)·(C1+C2)<t<5(R1+R2)·(C1+C2)

를 만족하도록 n-ch 트랜지스터(8c)를 설계함으로써, 게이트 전압의 하강을 라운딩한 뒤에, 소정의 기간 내에 하강을 종료할 수가 있다.

또한, 상기 설명에서는 게이트 전압의 하강에 요하는 시간을 귀선 기간 t로서 설명하였다. 그러나, 예를 들면 데이터 전압을 인가하기 전에 데이터선(4)을 소정의 전압으로 프리차지하는 등하는 경우, 게이트 전압의 하강에 요하는 시간으로서 허용되는 시간은 귀선 기간보다도 단축된다. 그 경우, 상기 설명의 귀선 기간 t를 데이터 전압의 인가가 종료하고 나서 프리차지를 개시하기까지의 기간으로 고쳐 읽는다. 즉, 프리차지가 개시되기 전 까지 화소 TFT(5)의 하강이 완료하고 있을 필요가 있고, 이 기간 내에 있어서 서서히 하강하도록 게이트 버퍼를 설계한다.

다음에, 라운딩된 파형의 게이트 전압을 인가하는 구체적 방법에 관해서 진술한다. 도 1에 있어서, 게이트 전압은 셀렉터(7)의 출력이 L이 되면, 트랜지스터(8b)의 게이트가 온하여, 전원(8a)에서 트랜지스터(8b)를 통해 게이트선(2)에 게이트 전압을 인가한다. 그리고, 게이트 전압을 하강할 때는 셀렉터(7)의 출력이 H로 되어 트랜지스터(8c)가 온하고, 트랜지스터(8c)를 통해 게이트선(2)에 축적된 전하를 방출한다. 이 때, 트랜지스터(8c)의 최대 전류를 작게 설정한다. 그렇게 하면, 전하를 방출하기 까지 일정한 시간이 필요하게 되어, 게이트 전압의 하강의 파형을 라운딩할 수 있다. 그리고, 트랜지스터(8c)의 최대 전류를 조정함으로써 게이트 전압의 라운딩 방법을 조정할 수가 있다.

트랜지스터의 최대 전류량은 일반적으로 게이트 길이 L이 길고, 게이트 폭 W가 좁은 쪽이 작아진다. 따라서, 게이트 길이와 게이트 폭의 비 W/L이 작아질 수록 트랜지스터의 최대 전류량은 작아진다. 도 5는 p-ch 트랜지스터의 W/L을 일정하게 하여, n-ch 트랜지스터의 W/L을 변화시켰을 때, n-ch 트랜지스터의 W/L의 변화에 대한 ΔV의 변화를 나타내는 도면이다. ΔV의 값은 LCD의 사이즈나, 각 막의 막 두께 등 여러가지 요인에 의해서 변화하지만, 도 5는 이들 파라미터를 전부 고정하고 있다. n-ch 트랜지스터의 W/L이 작은, 즉 길이에 비교하여 폭이 좁을 수록 드롭 전압 ΔV가 작아지는 것을 알 수 있다.

게이트 버퍼는 도 1에 도시한 바와 같이, p-ch 트랜지스터와 n-ch 트랜지스터를 조합한 구성이다. 본원의 주지는 게이트 전압의 하강을 라운딩하는 것에 특징이 있다. 게이트 전압의 상승에 대해서는 될 수 있는 한 빠르게 상승한 쪽이 보다 게이트 전극에 데이터 전압을 인가하는 시간을 확보할 수 있기 때문에, 도 3의 (b)에 도시한 펄스 파형이 가장 이상적이라고 할 수 있다. 게이트 전압을 상승시킬 때는 p-ch 트랜지스터(8b)를 통해 전압을 인가하고, 하강할 때에는 n-ch 트랜지스터(8c)를 통해 방전하기 때문에, p-ch 트랜지스터(8b)의 최대 전류치를 크게, n-ch 트랜지스터(8c)의 최대 전류를 작게 설정하여 놓으면 도 3의 (b)의 펄스 파형이 얻어진다. 이 경우, 게이트 버퍼의 p-ch 트랜지스터의 W/L과 n-ch 트랜지스터의 W/L은 크게 다르고, 예를 들면 p-ch 트랜지스터의 W/L : n-ch 트랜지스터의 W/L= 10 : 1이 된다.

단, 화소 전극에 기입하는 시간이 충분히 확보되어 있으면, 도 3의 (c)에 도시한 바와 같이, 게이트 전압의 상승이 라운딩하고 있더라도 좋다.

상기한 실시예 이외로 게이트 전압 파형을 라운딩하는 수단으로서는 게이트 버퍼(8)와 게이트선(4)과의 사이에 저항이나 컨덴서를 배치하는 것도 생각된다. 물론 게이트 전압의 상승의 파형도 라운딩하여, 도 3의 (c)에 도시한 파형이 된다. 이 파형이라도, 기입 기간이 충분히 설치되어 있으면 문제 없지만, 저항이나 컨덴서에 의해서 라운딩되면 펄스 전체가 지연하는 문제가 생긴다.

본 발명은 물론 LCD의 사이즈에 상관없이 실시 가능하지만, 소형의 LCD에 적용하면 보다 바람직하다. 이하에 그 이유를 진술한다. 게이트선(2)은 소정의 저항치를 갖고 있기 때문에, 게이트 드라이버(8)에 가까운 측의 화소 TFT(5)와 게이트 드라이버(8)로부터 먼 측의 화소 TFT(5)에서는 게이트 전압의 라운딩 방법이 다르다. 이것은 대형의 LCD일 수록 게이트선(2)이 길기 때문에 현저하다. 이것에 대하여, 소형의 LCD, 예를 들면 2인치형 이하, 그위에, 뷰 파인더 등에 이용되는 0.55인치형 이하의 LCD이면, 게이트선(2)의 길이가 짧으므로, 게이트선(2)의 저항에 의한 지연은 문제가 되지 않는다. 또한, 기생 용량이 상대적으로 커지는 문제는 특히 소형 LCD에서 현저하다. 따라서, 본 발명은 소형 LCD에 적용하여 가장 효과적이라고 할 수 있다.

이상으로 진술한 바와 같이, 본 발명에 따르면, 하강을 라운딩한 파형의 게이트 전압을 인가하기 때문에, 게이트 전압의 변동에 의해서 생기는 드롭 전압 AV를 작게 억제할 수 있어, 표시 품질이 높은 액티브 매트릭스형 액정 표시 장치를 제공할 수가 있다.

또한, 게이트 전압은 화소 전극에의 전압 인가가 종료하고 나서, 다음의 전압 인가가 개시되기까지의 시간 t의 적어도 절반의 시간 t/2에 걸쳐 하강하기 때문에, 충분히 ΔV를 억제할 수가 있다.

또한, 게이트선 및 이것에 접속된 박막 트랜지스터의 게이트 전극을 정합한 저항치를 R1, 그 커플링 용량을 C1, 게이트 버퍼의 박막 트랜지스터의 채널 저항치를 R2, 그 커플링 용량을 C2, 화소 전극에의 전압 인가가 종료하고 나서 다음의 전압 인가가 개시되기까지의 시간을 t로 하면,

2.5(R1+R2)·(C1+C2)<t<5(R1+R2)·(C1+ C2)

를 만족하기 때문에, 소정의 기간 안에 십분 게이트 전압의 하강함과 동시에, ΔV를 억제할 수가 있다.

또한, 게이트 버퍼의 박막 트랜지스터는

W/L< 1

을 만족하기 때문에, 최대 전류량이 작고, 따라서, 게이트 전압의 하강을 라운딩시킬 수 있다.

또한, 게이트 버퍼의 p-ch 트랜지스터와 n-ch 트랜지스터에서는

(p-ch 트랜지스터의 W/L)/(n-ch 트랜지스터의 W/L)> 5

를 만족하기 때문에, 게이트 전압의 상승은 빠르고, 또한 게이트 전압의 하강을 라운딩시킬 수 있다.

Claims

복수의 게이트선;

상기 복수의 게이트선에 교차하는 복수의 데이터선;

상기 복수의 게이트선과 상기 복수의 데이터선의 각 교점에 대응하여 배치되어, 게이트 전극 및 소스 영역 및 드레인 영역을 구비하고, 상기 게이트선의 한 줄에 상기 게이트 전극이 접속되고, 상기 데이터선의 한 줄에 상기 드레인 영역이 접속된 복수의 박막 트랜지스터;

상기 박막 트랜지스터의 소스 영역에 각각 접속된 복수의 화소 전극;

상기 복수의 게이트 전극의 적어도 일단에 접속되어, 상기 게이트선 중의 한 줄을 순차 선택하고, 그 선택한 게이트선에 펄스형의 게이트 전압을 순차 인가하는 게이트선 드라이버; 및

상기 복수의 화소 전극에, 액정층을 사이에 두고 대향하는 대향 전극

을 갖는 액티브 매트릭스형 액정 표시 장치에 있어서,

상기 게이트선 드라이버는 상기 게이트 전압을 상승에 비교하여 하강을 라운딩시켜 인가하는 것을 특징으로 하는 액티브 매트릭스형 액정 표시 장치.
복수의 게이트선;

상기 복수의 게이트선에 교차하는 복수의 데이터선;

상기 복수의 게이트선과 상기 복수의 데이터선의 각 교점에 대응하여 배치되어, 게이트 전극 및 소스 영역 및 드레인 영역을 구비하고, 상기 게이트선의 한 줄에 상기 게이트 전극이 접속되고, 상기 데이터선의 한 줄에 상기 드레인 영역이 접속된 복수의 박막 트랜지스터;

상기 박막 트랜지스터의 소스 영역에 각각 접속된 복수의 화소 전극;

상기 복수의 게이트 전극의 적어도 일단에 접속되어, 상기 게이트선 중의 한 줄을 순차 선택하고, 그 선택한 게이트선에 펄스형의 게이트 전압을 순차 인가하는 게이트선 드라이버; 및

상기 복수의 화소 전극에, 액정층을 사이에 두고 대향하는 대향 전극

을 갖는 액티브 매트릭스형 액정 표시 장치에 있어서,

상기 게이트선 드라이버는 상기 게이트 전압의 하강에 요하는 시간과 상승에 요하는 시간을 비교하면, 하강에 요하는 시간 쪽이 길게 되도록, 상기 게이트 전압을 인가하는 것을 특징으로 하는 액티브 매트릭스형 액정 표시 장치.
제1항 또는 제2항에 있어서,

상기 게이트 전압은 화소 전극에의 전압 인가가 종료하고 나서 다음 행의 화소 전극에의 전압 인가가 개시되기 까지의 시간 t의 적어도 절반의 시간 t/2 걸려 하강하는 것을 특징으로 하는 액티브 매트릭스형 액정 표시 장치.
제1항 또는 제2항에 있어서,

상기 게이트 전압은 상승에 요하는 시간의 적어도 10배의 시간 걸려 하강하는 것을 특징으로 하는 액티브 매트릭스형 액정 표시 장치.
제1항 또는 제2항에 있어서,

상기 게이트선 드라이버는 상기 게이트선과 접속되는 최종 단에 게이트 버퍼를 더 갖고,

상기 게이트 버퍼는 드레인 영역이 상기 게이트선에 접속되고 또한 소스 영역이 접지된 박막 트랜지스터를 적어도 갖고,

상기 게이트선 및 이것에 접속된 박막 트랜지스터의 게이트 전극을 정합한 저항치를 R1, 상기 게이트선과 상기 데이터선이 이루는 용량과 상기 게이트선과 상기 대향 전극이 이루는 용량과 화소 전극에 접속된 박막 트랜지스터의 활성층과 게이트 전극이 이루는 용량의 합계를 C1, 상기 게이트 버퍼의 박막 트랜지스터의 채널 저항치를 R2, 상기 게이트 버퍼의 박막 트랜지스터의 활성층과 상기 게이트 전극이 이루는 용량을 C2, 화소 전극에의 전압 인가가 종료하고 나서, 다음의 전압 인가가 개시되기까지의 시간을 t로 하면,

2.5(R1+R2)·(C1+C2)<t<5(R1+R2)·(C1+C2)

을 만족하는 것을 특징으로 하는 액티브 매트릭스형 액정 표시 장치.
제1항 또는 제2항에 있어서,

상기 게이트선 드라이버는 상기 게이트선과 접속되는 최종 단에 게이트 버퍼를 더 갖고,

상기 게이트 버퍼는 박막 트랜지스터를 갖고,

상기 박막 트랜지스터의 전류가 흐르는 방향의 길이 L과 상기 길이에 직행하는 방향의 폭 W는

W/L<1

을 만족하는 것을 특징으로 하는 액티브 매트릭스형 액정 표시 장치.
제1항 또는 제2항에 있어서,

상기 게이트선 드라이버는 상기 게이트선과 접속되는 최종 단에 게이트 버퍼를 더 갖고,

상기 게이트 버퍼는 소스 영역이 전원에 접속된 p 채널형의 박막 트랜지스터와 소스 영역이 접지된 n 채널형의 박막 트랜지스터를 갖고,

박막 트랜지스터의 전류가 흐르는 방향의 길이를 L, L과 직교하는 방향의 폭을 W로 하면, 상기 p 채널형의 트랜지스터의 W/L의 값과 상기 n 채널형의 트랜지스터의 W/L의 값이 다른 것을 특징으로 하는 액티브 매트릭스형 액정 표시 장치.
제7항에 있어서, (상기 p 채널형의 트랜지스터의 W/L)/(상기 n 채널형의 트랜지스터의 W/L)>1을 만족하는 것을 특징으로 하는 액티브 매트릭스형 액정 표시 장치.
제7항에 있어서, (상기 p 채널형의 트랜지스터의 W/L)/(상기 n 채널형의 트랜지스터의 W/L)>5를 만족하는 것을 특징으로 하는 액티브 매트릭스형 액정 표시 장치.
제3항에 있어서,

상기 게이트선 드라이버는 상기 게이트선과 접속되는 최종 단에 게이트 버퍼를 더 갖고,

상기 게이트 버퍼는 박막 트랜지스터를 갖고,

상기 박막 트랜지스터의 전류가 흐르는 방향의 길이 L과 상기 길이에 직행하는 방향의 폭 W는

W/L<1

을 만족하는 것을 특징으로 하는 액티브 매트릭스형 액정 표시 장치.
제4항에 있어서,

상기 게이트선 드라이버는 상기 게이트선과 접속되는 최종 단에 게이트 버퍼를 더 갖고,

상기 게이트 버퍼는 박막 트랜지스터를 갖고,

상기 박막 트랜지스터의 전류가 흐르는 방향의 길이 L과 상기 길이에 직행하는 방향의 폭 W는

W/L<1

을 만족하는 것을 특징으로 하는 액티브 매트릭스형 액정 표시 장치.
제5항에 있어서,

상기 게이트선 드라이버는 상기 게이트선과 접속되는 최종 단에 게이트 버퍼를 더 갖고,

상기 게이트 버퍼는 박막 트랜지스터를 갖고,

상기 박막 트랜지스터의 전류가 흐르는 방향의 길이 L과 상기 길이에 직행하는 방향의 폭 W는

W/L<1

을 만족하는 것을 특징으로 하는 액티브 매트릭스형 액정 표시 장치.
제3항에 있어서,

상기 게이트선 드라이버는 상기 게이트선과 접속되는 최종 단에 게이트 버퍼를 더 갖고,

상기 게이트 버퍼는 소스 영역이 전원에 접속된 p 채널형의 박막 트랜지스터와 소스 영역이 접지된 n 채널형의 박막 트랜지스터를 갖고,

박막 트랜지스터의 전류가 흐르는 방향의 길이를 L, L과 직교하는 방향의 폭을 W로 하면, 상기 p 채널형의 트랜지스터의 W/L의 값과 상기 n 채널형의 트랜지스터의 W/L의 값이 다른 것을 특징으로 하는 액티브 매트릭스형 액정 표시 장치.
제4항에 있어서,

상기 게이트선 드라이버는 상기 게이트선과 접속되는 최종 단에 게이트 버퍼를 더 갖고,

상기 게이트 버퍼는 소스 영역이 전원에 접속된 p 채널형의 박막 트랜지스터와 소스 영역이 접지된 n 채널형의 박막 트랜지스터를 갖고,

박막 트랜지스터의 전류가 흐르는 방향의 길이를 L, L과 직교하는 방향의 폭을 W로 하면, 상기 p 채널형의 트랜지스터의 W/L의 값과 상기 n 채널형의 트랜지스터의 W/L의 값이 다른 것을 특징으로 하는 액티브 매트릭스형 액정 표시 장치.
제5항에 있어서,

상기 게이트선 드라이버는 상기 게이트선과 접속되는 최종 단에 게이트 버퍼를 더 갖고,

상기 게이트 버퍼는 소스 영역이 전원에 접속된 p 채널형의 박막 트랜지스터와 소스 영역이 접지된 n 채널형의 박막 트랜지스터를 갖고,

박막 트랜지스터의 전류가 흐르는 방향의 길이를 L, L과 직교하는 방향의 폭을 W로 하면, 상기 p 채널형의 트랜지스터의 W/L의 값과 상기 n 채널형의 트랜지스터의 W/L의 값이 다른 것을 특징으로 하는 액티브 매트릭스형 액정 표시 장치.
제6항에 있어서,

상기 게이트선 드라이버는 상기 게이트선과 접속되는 최종 단에 게이트 버퍼를 더 갖고,

상기 게이트 버퍼는 소스 영역이 전원에 접속된 p 채널형의 박막 트랜지스터와 소스 영역이 접지된 n 채널형의 박막 트랜지스터를 갖고,

박막 트랜지스터의 전류가 흐르는 방향의 길이를 L, L과 직교하는 방향의 폭을 W로 하면, 상기 p 채널형의 트랜지스터의 W/L의 값과 상기 n 채널형의 트랜지스터의 W/L의 값이 다른 것을 특징으로 하는 액티브 매트릭스형 액정 표시 장치.