KR20010092770A - 반도체 장치 및 그 제조방법 - Google Patents
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Abstract
본 발명은 실리콘 기판과, 실리콘 산화막을 포함하는 단열층과, 열검출부를 포함하고, 단열층이 공동 또는 개구의 직경보다 내부의 직경이 큰 구멍을 가지고, 상기 공동 또는 구멍의 적어도 일부가 상기 실리콘 산화막내에 형성되어 있는 반도체 장치와 그 제조 방법을 제공한다.
Description
열검출을 효율 좋게 행하기 위해서는, 열(적외선) 검출부로부터의 방열을 억제할 필요가 있다. 방열의 억제에는 공기를 다량으로 포함한 단열층이 적합하다. 종래, 이러한 단열층을 열 검출부의 하측방에 형성하고, 실리콘 기판을 에칭함으로써, 기판내에 중공(中空) 구조를 가지는 열분리 영역을 형성하는 것이 제안되어 있다(예를들면, 특개평 8-l22l62호 공보). 실리콘 기판의 에칭에는 KOH, 히드라진 등의 알칼리계 에칭액과 같은 이방성 에칭액이 이용된다.
그러나, 실리콘 기판의 에칭은 장시간을 요하기 때문에 생산성이 오르지 않는다. 오염의 문제도 발생하므로, 실리콘 반도체를 이용한 디바이스 양산 공정과의 정합성도 좋지 않다. 또한, 이방성(異方性) 에칭액을 이용하면, 실리콘의 (100)면의 에칭 속도가 (111)면보다 빠르다. 이 때문에, (100)면 방위의 실리콘 기판을이용하면, 중공 구조 측벽의 각도가 주평면에 대해 약 54도로 되어, 측벽에 테이퍼가 걸려 버린다. 이러한 측벽의 경사를 예상하여 열 검출부의 하측방에 열분리 영역을 형성하려면, 열 검출부보다 큰 영역을 에칭하지 않으면 안된다. 따라서, 1소자당의 전유 면적이 커지지 않을 수 없다. 1소자당의 면적이 커지면, 고밀도에서의 열검출부(열 센서)의 배치가 곤란해지고, 가시광 센서와의 온 칩 혼재도 용이하지 않게 된다.
특히, 제벡(Seebeck)형 센서와 같이 냉접점 및 온접점을 요하는 열 센서에서는 감도를 좋게 하려면, 냉접점과 온접점의 거리를 멀리 하는 것이 바람직하다. 그러나, 접점사이의 거리를 멀리 하면, 그에 따라 측벽이 테이퍼를 가지는 열분리 영역의 기판 표면의 면적도 더욱 커진다. 이 때문에, 소자의 대형화 및 광학계의 대구경화(大口徑化)에 의한 제조 비용 상승이 더욱 문제가 된다.
그래서, 본 발명은 열검출부의 고밀도 배치를 가능하게 하는 반도체 장치를 제공하는 것을 목적으로 한다. 또한, 본 발명은 열검출부의 고밀도 배치를 가능하게 하는 반도체 장치의 제조 방법으로, 실리콘 반도체를 이용한 디바이스 양산공정과의 정합성이 뛰어난 방법을 제공하는 것을 목적으로 한다.
상기 목적을 달성하기 위해, 본 발명의 반도체 장치는 실리콘 기판과, 상기 실리콘 기판상에 형성된 실리콘 산화막을 포함하는 단열층과, 상기 단열층상에 형성된 열검출부를 포함하고, 상기 단열층이 공동 또는 개구의 직경보다 내부의 직경이 큰 구멍을 가지고, 상기 공동 또는 상기 구멍의 적어도 일부가 상기 실리콘 산화막내에 형성되어 있는 것을 특징으로 한다.
본 명세서에서 공동은 단열층의 표면에 연결되는 개구가 존재하지 않고, 표면 상측방의 외기(外氣)로부터 차단된 닫힌 공간을 의미한다. 이에 대해, 구멍은 단열층의 표면에 연결되는 개구를 가지는 오목부이다.
상기 반도체 장치의 단열층은 구멍 또는 공동을 포함하고 있고, 단열성이 뛰어 나다. 이 구멍은 층표면 근방의 개구보다 내부에서 폭이 넓어지므로, 열검출부의 고밀도 배치에 유리하다. 공동을 형성하면, 단열층의 전체 표면을 이용할 수 있으므로, 열검출부의 고밀도 배치에 대해 더욱 유리해 진다.
또한, 본 발명의 반도체 장치의 제조 방법은 실리콘 기판상에 실리콘 산화막을 형성하는 공정과, 상기 실리콘 산화막상에 실리콘 다결정막을 형성하는 공정과, 상기 실리콘 다결정막 및 상기 실리콘 산화막에 드라이 에칭에 의해 구멍을 형성하는 공정과, 적어도 상기 실리콘 다결정막의 상기 구멍의 개구에 접하는 부분을 산화시켜 상기 개구를 폐색하던지, 또는 상기 개구의 직경을 내부의 직경보다 작게 하는 공정과, 적어도 상기 실리콘 산화막을 포함하는 층을 단열층으로 하고, 이 단열층상에 열검출부를 형성하는 공정을 포함하는 것을 특징으로 한다.
이 제조 방법에 의하면, KOH, 히드라진 등의 알칼리계 에칭액을 이용하지 않고, 소위 실리콘 양산 프로세스의 정합성이 높은 공정만을 이용하여 상기 반도체 장치를 제조할 수 있다.
본 발명은 반도체 장치 및 그 제조 방법에 관한 것이다. 본 발명은 특히 열전(熱電) 변환 기능을 가지는 반도체 장치에 관한 것으로, 안전 확보를 위해, 또는 ITS(lntelligent Transportation System)분야에서 사용되는 열화상 입력 장치에 적합한 기술을 개시하는 것이다.
도1은 본 발명의 제조 방법의 일례를 도시하는 공정도,
도2는 본 발명의 반도체 장치의 일례를 도시하는 단면도,
도3은 본 발명의 반도체 장치의 별도의 일례를 도시하는 단면도,
도4는 본 발명의 제조 방법에 있어서 드라이 에칭에 이용하는 마스크의 일례를 도시하는 평면도,
도5는 도4의 마스크를 이용하여 제조한 반도체 장치의 구멍의 배열을 도시하는 사시도,
도6은 본 발명의 제조방법에 있어서 드라이 에칭에 이용하는 마스크의 별도의 예를 도시하는 평면도,
도7은 도6의 마스크를 이용하여 제조한 반도체 장치의 구멍의 배열을 열검출부의 배열과 함께 도시하는 평면도,
도8은 본 발명을 적용한 고체 촬상 장치의 일례를 도시하는 평면도,
도9는 도8의 고체 촬상 장치의 부분을 잘라낸 사시도,
도10은 본 발명을 적용한 고체 촬상 장치의 별도의 일례를 도시하는 평면도, 도11은 도10의 고체 촬상 장치의 부분을 잘라낸 사시도,
도12는 본 발명을 적용한 고체 촬상 장치의 별도의 일례를 도시하는 평면도,
도13은 도12의 고체 촬상 장치의 부분 확대도,
도14는 도12의 고체 촬상 장치의 등가 회로를 도시하는 도면,
도15는 도12의 고체 촬상 장치의 포텐셜 변화를 도시하는 도면,
도16은 도12의 고체 촬상 장치의 구동에 이용되는 타이밍 챠트를 도시하는 도면,
도17은 본 발명을 적용한 고체 촬상 장치의 다른 별도의 일례를 도시하는 평면도,
도18은 도17의 고체 촬상 장치의 부분 확대도,
도19는 도17의 고체 촬상 장치의 등가 회로를 도시하는 도면,
도20은 도17의 고체 촬상 장치의 포텐셜 변화를 도시하는 도면,
도21은 도17의 고체 촬상 장치의 구동에 이용되는 타이밍 챠트를 도시하는 도면,
도22는 본 발명을 적용한 고체 촬상 장치의 다른 별도의 일례를 도시하는 평면도,
도23은 도22의 고체 촬상 장치의 부분 확대도,
도24는 도22의 고체 촬상 장치의 구동에 이용되는 타이밍 챠트를 신호 출력과 동시에 도시하는 도면,
도25는 본 발명을 적용한 고체 촬상 장치의 또 다른 별도의 일례를 도시하는 평면도,
도26은 도25의 고체 촬상 장치의 부분 확대도,
도27은 도25의 고체 촬상 장치의 부분 확대도,
도28은 도25의 고체 촬상 장치의 구동에 이용되는 타이밍 챠트를 신호 출력과 동시에 도시하는 도면이다.
이하, 본 발명의 바람직한 실시 형태를 설명한다.
상기와 같이, 본 발명의 바람직한 실시형태에서는 단열층이 공동을 가진다.이 단열층은 적어도 실리콘 산화막을 포함하고, 이 실리콘 산화막의 일부가 제거되어 공동(또는 구멍)의 적어도 일부가 형성되어 있다.
단열층은 전형적인 실시형태에서는 공동의 상측방에 배치된 부분적으로 산화된 실리콘 다결정막을 포함하고 있다. 또한, 단열층이 구멍을 포함하는 경우에는 단열층이 부분적으로 산화된 실리콘 다결정막을 포함하고, 구멍의 개구가 이 실리콘 다결정막의 산화 부분에 의해 둘러싸여 있다. 반도체 장치의 공동 또는 구멍은 실리콘 다결정막의 부분 산화를 포함하는 방법에 의해 형성 가능하지만, 이 방법에 의해 형성한 결과, 공동이나 내부가 폭이 넓어진 구멍은 상기와 같은 형태의 실리콘 다결정막을 포함하게 된다. 실리콘 다결정막으로서 형성된 막은 실질적으로 전부 산화되어, 최종적으로 실리콘 산화막으로 되어 있어도 된다. 이 경우는 공동의 상측방에(또는 구멍의 개구를 둘러싸도록), 또 하나의 실리콘 산화막(추가의 실리콘 산화막)이 존재하게 된다.
단열층은 실리콘 산화막상에 형성된 실리콘 질화막을 포함하는 것이 바람직하다. 실리콘 질화막은 강도가 높고, 구멍 또는 공동을 형성한 층의 강도를 유지하는 데에 있어서 적합하다. 실리콘 질화막은 공동이 형성되어 있는 경우에는 예컨대 공동의 상측방에 개구를 가지고, 구멍이 형성되어 있는 경우에는 예컨대 구멍의 개구가 막을 관통하고 있다. 이 개구는 전형적인 실시 형태에서 드라이 에칭의 적용에 유래하여 형성된다. 실리콘 질화막상에는 또한 부분적으로 산화된 실리콘 다결정막이 형성되어 있어도 된다. 공동 또는 구멍의 폭이 넓어진 내부와, 실리콘 다결정막 사이에 실리콘 질화막을 형성하면, 공동 등의 상측방에서 실리콘 다결정막이실리콘 질화막에 의해 지탱되는 구조도 실현할 수 있다. 이 구조는 강도상 유리하다. 또한, 여기서도 부분적으로 산화된 실리콘 다결정막은 그 전부가 산화된 실리콘 산화막이어도 된다.
본 발명의 반도체 장치는 단열층과 열검출부 사이에, 유기 재료 및 다공질 재료로부터 선택되는 적어도 하나로 이루어지는 중간층을 더 포함하고 있어도 된다. 단열성이 향상되기 때문이다. 또한, 열검출부는 볼로미터 효과 및 제벡 효과로부터 선택되는 적어도 하나를 가지는 재료로 이루어지는 것이 바람직하다.
본 발명의 반도체 장치에서는 공동 또는 개구의 실리콘 산화막내에 형성된 부분의 단열층 두께 방향의 직경이 10nm 이상 l㎛ 이하인 것이 바람직하다. 직경이 너무 작으면 충분한 단열성을 얻을 수 없는 경우가 있다. 한편, 필요 이상으로 큰 직경을 가지는 단열층을 형성해도 단열성에 크게 기여하지 않고, 반대로 제조 효율의 저하 등이 문제가 된다. 공동 또는 구멍의 실리콘 산화막내에 형성된 부분의 단열층 면내 방향의 직경은 0.3㎛ 이상 0.8㎛ 이하가 적합하다. 본 발명의 전형적인 일형태에서는 실리콘 산화막내의 직경이 단열층내의 면내 방향의 최대 직경이 된다.
또한, 적외선 검출용의 반도체 장치는 진공 팩키지에 봉입된 상태로 이용되는 경우가 많다. 이 경우는 대류에 의한 방열은 문제가 되지 않는다.
단열층은 다수의 공동 또는 구멍을 포함하는 것이 바람직하다. 이 다수의 공동 또는 구멍은 서로 독립으로 존재해도 되지만, 단열층내에서 상호 연결되어 있어도 된다. 다수의 공동 또는 구멍을 소정의 패턴으로 배열하고, 이 패턴에 따라 열검출부를 형성하면 효율적으로 단열 효과를 얻을 수 있다. 패턴에 따라 공동 등이 내부에서 서로 도통해 있어도 된다.
상기 반도체 장치는 예컨대 고체 촬상 장치로서 이용할 수 있다. 이 이용 분야에서는 실리콘 기판상에 복수의 단열층 및 열검출부가 행렬형상(매트릭스 형상)으로 배치되고, 단열층 및 열검출부의 적층 구조가 소정수의 행 및 열을 가지는 매트릭스를 구성한다. 이 경우에는 열검출부마다 광검출부를 인접하여 배치하는 것이 바람직하다. 이 바람직한 예에서는 열검출부에 의한 열전 변환 기능과, 광검출부에 의한 광전 변환 기능을 이용한 화상을 형성할 수 있다. 상기 반도체 장치는 기본적으로 단열층 형성을 위한 여분의 영역(데드 스페이스)을 필요로 하지 않는다. 따라서, 그만큼 광전 변환부를 배치하는 영역을 확보하기 쉽다.
상기 고체 촬상 장치에서는 행렬(매트릭스)형상으로 배치한 각 열검출부에서의 신호가 우선 열검출부의 열에 따라 수직 방향으로 전달된다. 이 전달을 행하는 수직 방향 신호 전달수단으로는, 소위 CCD형의 고체 촬상 장치에서는 전하결합소자(CCD)가 이용된다. 원래 고체 촬상 장치는 수직방향 신호 전달수단으로서 상보형 (相補型)MOS(C-M0S)를 이용한 판독 구성을 채용한 소위 MOS형으로 해도 된다.
상기 반도체 장치에서는 열검출부마다 전하 축적부와, 열검출부에서 생성한 전기 신호에 따라 이 전하 축적부로부터 전하를 읽어내는 전하 판독부가 배치되는 것이 바람직하다. 전하 축적부를 이용하면, 전압 변동 등의 영향을 배제한 안정된 신호 출력을 얻기 쉬워진다. 이 전하 축적부는 예컨대 용량소자로서, 열검출부에인접한 영역에 배치하는 것이 바람직하다. 상기 반도체 장치는 열검출부의 형성에 여분의 영역을 필요로 하지 않으므로, 전하 축적부의 형성에 필요한 영역을 확보하는데 있어서도 유리하다.
본 발명의 반도체 장치의 제조방법에서는 실리콘 다결정막의 산화에 의해, 구멍의 개구가 적어도 협소화되지만, 산화를 더 계속하여 개구를 폐색해도 된다. 이 경우는 드라이 에칭에 의해 형성한 구멍의 일부가 공동으로 되어 단열층 내부에 잔존하게 된다.
또한, 구멍을 형성한 후에, 웨트 에칭에 의해 구멍에 접하는 실리콘 산화막의 내벽을 후퇴시켜, 구멍 내부의 직경을 개구 직경보다 크게 하는 공정을 더 실시해도 된다. 이 공정을 행하면, 개구와 내부와의 직경 차를 확대할 수 있다. 이 웨트 에칭은 통상의 실리콘 양산 프로세스에 적합한 액체, 예컨대 버퍼드 플루오르화수소산을 이용하여 실시할 수 있다.
적어도 구멍의 개구에 접하는 내벽에 추가의 실리콘 다결정막을 부착시키는 공정을 더 실시해도 된다. 개구의 협소화 내지 폐색을 효율적이고 또한 확실하게 행할 수 있기 때문이다. 보다 구체적으로는, 실리콘 다결정막의 산화후에 적어도 구멍의 개구에 접하는 내벽에 추가의 실리콘 다결정막을 부착시키고, 적어도 이 내벽에 부착한 상기 추가의 실리콘 다결정막을 산화시키는 공정을 적어도 l회 행함으로써 구멍의 개구를 폐색해도 된다.
드라이 에칭에 의해 형성하는 구멍의 직경은 0.3㎛ 이상 0.4㎛ 이하가 적합하다. 실리콘 산화막의 막 두께는 직경의 적절한 크기를 고려하면, 10nm 이상 1㎛이하가 적당하다.
실리콘 질화막을 형성하는 경우에는, 실리콘 다결정막을 형성하기 전에 실리콘 산화막상에 실리콘 질화막을 형성하는 공정을 더 실시하면 된다. 또한, 실리콘 다결정막의 산화후, 열검출부의 형성전에 실리콘 다결정막상에 유기재료 및 다공질 재료에서 선택되는 적어도 하나로 이루어지는 중간층을 형성하는 공정을 더 실시해도 된다.
상기 반도체 장치의 제조방법에서는 드라이 에칭에 의해 다수의 구멍을 형성하는 것이 바람직하다. 이 경우는 또한 웨트 에칭을 행하여, 다수의 구멍사이의 실리콘 산화막으로 이루어지는 내벽의 적어도 일부를 제거하여 다수의 구멍을 상호 연결하는 공정을 더 실시해도 된다. 또한, 다수의 구멍을 소정 패턴에 따라 형성하고, 이 패턴에 따라 열검출부를 형성해도 된다. 또한, 실리콘 기판상에 다수의 단열층 및 열검출부를 행렬상으로 형성해도 된다. 또한, 드라이 에칭에 의해 다수의 구멍을 형성하는 경우, 최종적으로 일부가 공동으로서, 잔부가 구멍으로서 잔존해도 된다. 이와 같이, 상기 반도체 장치에서는 공동과 구멍이 혼재해 있어도 상관없다.
이하, 도면을 참조하여 본 발명을 더 설명한다.
도1은 본 발명의 반도체 장치의 제조방법의 일례를 도시하는 공정도이다. 우선, 열산화에 의해, 실리콘 기판(10)의 표면에 선택적으로 실리콘 산화막(LOCOS)(1)을 형성한다(도1(a)). 실리콘 산화막(l)상에 실리콘 질화막(2) 및 실리콘 다결정막(3)을 이 순서로 형성한다(도1(b)). 실리콘 질화막 및 실리콘 다결정막은 예컨대 감압 CVD법에 의해 성막하면 된다.
실리콘 다결정막(3) 표면의 소정 영역에 드라이 에칭에 의해 구멍(4)을 형성한다(도1(c)). 이 구멍(4)은 적어도 실리콘 다결정막(3) 및 실리콘 질화막(2)을 관통하도록 형성한다. 도시한 바와같이 구멍은 바람직하게는 실리콘 산화막(1)과 실리콘 기판(10)의 계면에 도달하는 깊이를 가진다. 에칭은 실리콘 기판(10)의 표면에 오목부가 형성되는 정도까지 계속해 실시해도 상관없다.
이어서, 웨트 에칭에 의해 구멍(4)의 내부를 확대한다(도1(d)). 이 웨트 에칭에는 예컨대 버퍼드 풀루오르화수소산을 이용할 수 있다. 버퍼드 플루오르화수소산을 이용하면, 실리콘 다결정막 및 실리콘 질화막에 대한 실리콘 산화막의 선택비가 충분히 큰 에칭을 행할 수 있으므로, 구멍의 내벽은 실리콘 산화막으로 이루어지는 구멍의 하측방에서 크게 후퇴한다. 이 사이드 에칭에 의해, 구멍(4)의 단면 형상은 도시한 바와같이 개구보다 내부에서 폭이 넓어진다. 이 형상을 병으로 보면, 구멍의 개구는 병의 넥(neck) 부분에 상당한다. 이 넥 부분은 통상, 실리콘 산화막(1)보다 상측방에 존재한다.
사이드 에칭에 의한 구멍 내벽의 후퇴폭은 구멍 내부의 직경(d2)과 구멍 개구 직경(d1) 차의 1/2에 의해 표시할 수 있다. 1회의 에칭에 의해 충분한 직경의 차를 얻을 수 없으면, 웨트 에칭을 반복하여 행해도 된다. 그러나, 일반적으로 이용되는 20 : 1정도의 버퍼드 풀루오르화수소산을 적용하는 공정에서는 사이드 에칭에 의한 후퇴폭((d2-d1) /2)은 0.2㎛ 정도 이하이다. 도시한 형태에서는 구멍(4) 사이에 실리콘 산화막의 격벽(11)이 남겨져 있다. 그러나, 드라이 에칭에 의해 형성하는 구멍의 간격을 좁게 하면, 웨트 에칭에 의해 구멍을 상호 연결하는 것도 가능하다.
또한, 실리콘 다결정의 박막(6)을 감압 CVD법 등에 의해 성막한다(도1(e)). 계속해서, 실리콘 다결정막의 산화를 행한다(도1(f)). 실리콘 다결정막의 산화에 의해 구멍의 개구가 닫히고, 그 결과, 구멍은 공동(5)으로 된다. 공동의 상측방에는 공동과 상측방의 공간 사이를 차폐하는 차폐막(7)이 형성된다. 도1(f)에서는 실리콘 다결정막의 전부가 산화되어 차폐막으로 된 상태를 표시했는데, 이 막은 표면이 부분적으로 산화된 불균질한 실리콘 다결정막이어도 된다. 예컨대, 차폐막은 도3에 도시하는 바와같이, 표면 및 공동의 상측방의 일부가 부분적으로 산화되어 실리콘 산화막(9)으로 된 실리콘 다결정막(6)이다. 또한, 빈 구멍(6)의 내부에도 실리콘 다결정막이 완전히 산화되지 않고 실리콘 산화막중에 잔존하는 경우가 있다. 이 경우에는 도3에 도시하는 바와같이, 공동을 포함하는 실리콘 산화막(1)에 실리콘 다결정막(6)의 일부가 혼재해 있는 상태로 되는 경우가 있다.
이렇게 해서 형성된 빈 구멍을 포함하는 실리콘 산화막, 실리콘 질화막 및 차폐막으로 이루어지는 단열층상에 열검출부(8)를 형성한다(도1(g)). 이 단열구조는 1000℃ 정도의 후공정에는 충분히 견딜 수 있다. 따라서, 적용하는 열검출 재료는 넓은 범위에서 선택할 수 있다. 예컨대, 바나듐 산화물(VOx), 티탄 등의 볼로미터 재료, 제벡 효과를 가지는 크로멜·알루멜 열전대(chromel-alumel thermocouple), 실리콘 다결정체 등을 사용할 수 있다.
상기 일련의 공정에서 실리콘 질화막(2)은 필수적인 막이 아니다. 그러나, 실리콘 질화막은 내부가 폭이 넓은 구멍이나 공동의 상측방 막의 강도를 확보하기 위해서는, 성막하는 것이 바람직하다. 추가의 실리콘 다결정막(6)도 마찬가지로 필수는 아니다. 이 경우, 실리콘 다결정막(3)의 적어도 표층이 산화된다. 그러나, 추가의 실리콘 다결정막(6)은 산화에 의한 구멍의 폐색을 신속하고 또한 확실하게 행하기 위해서는 성막하는 것이 바람직하다.
구멍의 개구는 바람직한 단열 구조를 실현하기 위해 폐색하는 것이 바람직하지만, 반드시 완전히 닫히지 않아도 된다. 이 경우, 단열층에는 빈 구멍(5)이 아니라 개구의 직경이 내부의 직경보다 작은 구멍이 잔존하게 된다. 또한, 웨트 에칭은 내부와 개구 직경의 차를 크게하기 위해 행하는 것이 바람직하지만, 반드시 실시할 필요는 없다. 즉, 드라이 에칭후, 웨트 에칭을 행하지 않고 구멍 개구의 협소화를 위한 산화를 실시해도 상관없다.
드라이 에칭에 의해 형성하는 구멍의 직경(d1)은 0.3∼0.4㎛가 적당하다. 따라서, 웨트 에칭을 거쳐 확대하는 구멍의 직경(d2)은 웨트 에칭에 의한 직경의 적당한 확대폭(∼0.2㎛)을 고려하면, 0.3∼0.8㎛ 정도이다. 실리콘 산화막의 막 두께는 10nm 이상 1㎛ 이하의 범위가 적합하다. 직경의(개구를 제외한다) 내부 또는 공동의 단열층 두께 방향의 직경을 상기 적절한 범위로 조정할 수 있기 때문이다.
이상 설명한 방법에서는 열분리 영역이 되는 단열층을 일반적인 실리콘 양산 프로세스의 정합성이 뛰어난 공정에 의해 형성하는 것으로 하고 있다. 내부의 구멍또는 빈 구멍은 ㎛ 레벨로 정밀도 좋게 형성할 수 있다. 이 단열층은 그 후의 고온 처리에도 견딜 수 있게 된다.
상기 반도체 장치에서는 도2에 도시한 바와같이 단열층(20)과 열검출부(8) 사이에 중간막(21)을 개재시켜도 된다. 중간막(21)으로서 이용할 수 있는 재료는 특별히 한정되지 않지만, 폴리이미드, 실록산 변성 폴리이미드, 실록산 등의 SiH기를 포함한 SOG막, 다공질 나노 폼 폴리이미드, 아에로딜막 등을 예시할 수 있다. 이 재료에는 저유전체 재료로서 개발된 소위 나노폼 재료가 포함된다. 이 경우는 중간막의 재료에 따라 열검출부의 형성 등의 후공정에서의 적용 온도를 예컨대 300∼900℃ 정도로 하면 된다.
상기 반도체 장치는 또한 다른 층을 포함해도 되고, 중간막을 다층막으로 해도 된다. 구멍 또는 공동을 포함하는 단열층을 차폐막을 통하여 다수층 적층하여 더욱 단열 효과를 높여도 상관없다.
도4는 상기에서 설명한 드라이 에칭에 이용하는 마스크의 일례이다. 이 마스크(31)를 이용하면, 개구(32)에 대응하여 실리콘 산화막에 가로 세로로 규칙적으로 배열된 구멍이 형성된다. 이 구멍에 다시 웨트 에칭을 적용하면, 도5에 도시하는 구멍(33)(또는 공동)이 형성된다. 그러나, 드라이 에칭에는 도6에 도시하는 바와같이 개구(42)를 소정의 패턴으로 배열한 마스크(41)를 이용하고, 구멍 또는 공동이 단열층 표면에 소정의 패턴으로 되도록 배치해도 된다. 이 경우, 도7에 도시하는 바와같이 개구의 패턴을 단열층상에 형성하는 열검출부(44)의 패턴과 일치시키면 좋다. 규칙적으로 배치한 구멍을 단지 확대해 가면 이윽고 단열층의 강도를 유지할수 없게 되는데, 소정의 패턴을 그리는 공동(43)에 따라 열검출부(44)를 형성하면, 층의 강도를 유지하면서 효율적으로 단열할 수 있다.
도7에 도시한 형태에서는 열검출부(44)에 따라 공동이 단열층의 내부에서 상호 도통하고 있다. 단열층은 공동의 주위 및 공동 사이의 격벽(45)에 의해 함몰하지 않고 열검출부(44)를 지지하고 있다. 상기 제조방법을 적용하면, 단열층 소정 영역의 내부에 구멍 또는 공동을 형성할 수 있으므로, 단열층의 구조를 적절하게 설계할 수 있다. 열검출부(44)는 특별히 한정되지 않지만, 좁은 면적에서 길이를 확보하기 위해, 전형적으로 도시한 바와같이, 소정방향에 따라 왕복하면서 접혀 형성된다.
상기에서 설명한 단열 구조를 가지는 열검출부(열 센서)는 열화상 표시 기능을 가지는 고체 촬상 장치에 응용할 수 있다. 이 고체 촬상 장치는 도8에 도시하는 바와같이 열 센서를 형성한 화소(100)를 열 및 행 방향으로 소정 개수 매트릭스형상으로 배열하고, 열 센서의 열과 열 사이에 수직(방향) 신호 전달수단(104)이 배치되어 있다. 열 센서에 의해 열전 변환된 상기 신호는 수직신호 전달수단으로부터 다시 수평(방향)신호 전달수단(105)에 의해 전달되어 간다. 도9에 도시하는 바와같이, 열 센서(103)의 하부에는 공동(102)을 가지는 단열층(101)이 배치되어 있다. 각 화소로부터의 전기 신호는 수직신호 전달수단(104), 수평신호 전달수단(105), 출력 앰프(106)를 순차 경유하여 외부로 판독된다.
도10 및 도11에 상기 고체 촬상 장치의 별도의 형태를 도시한다. 이 고체 촬상 장치에서는 열검출 화소(200)와 광 검출 화소(210)가 수직방향으로 번갈아 배치되어 있다. 이 고체 촬상 장치에서도 열 센서(적외선 센서)(203)의 하부에 공동(202)을 가지는 단열층(201)이 배치되어 있다. 각 화소로부터의 전기 신호는 수직신호 전달수단(204), 수평신호 전달수단(205), 출력 앰프(206)를 순차 경유하여 외부로 판독된다. 광 센서(가시광 센서)로는 실리콘 기판내에 형성한 포토다이오드를 이용하면 좋다. 이 고체 촬상 장치는 열전 변환 기능에 추가하여, 광전 변환 기능을 가지는 화상형성장치로 된다. 또한, 상기 단열층을 이용한 열 센서의 소형화에 의해, 포토다이오드의 면적, 환언하면, 감도를 확보하기 쉬운 구조를 구비하고 있다.
도12∼도16을 참조하여 열 센서의 구조 및 이 센서로부터의 신호의 출력에 대해 더 설명한다. 여기서는 적외선 검출 재료로서 볼로미터 재료를 이용하고, 수직신호 전달수단으로서 CCD(VCCD)를 채용하고 있다.
열 센서를 형성한 각 화소(303)에는 클록을 부여하는 øVR(301)과 기준전위를 부여하는 VL(예컨대 GND)(302)가 공급된다. 타이밍 챠트(도16) 및 포텐셜도(도15)에 도시한 바와같이, 우선, 기간(3d-1)에서 VCCD단에 구비된 n형 확산영역(311)에 접속된 øVs 단자(304)로부터 전하 주입을 행한다. 이 때, øVl(316)에는 예컨대 15V를 인가하여 판독 게이트(307)를 on상태로 하고, 축적 용량부(308)를 전하로 채운다. øVS(304)의 인가 전압은 예컨대 15V이다.
판독 게이트(307)를 off 상태로 하여 기간(3d-2)에서 VCCD의 고속 제거를 행한 후, 기간(3d-3)에서 화소로부터의 신호 판독을 행한다. 화소로부터의 신호 판독은 검출 앰프의 게이트 전압에 따른 신호 전하 Qsig가 축적 용량부(308)로부터 판독됨으로써 행해진다. 기간(3d-4)에서 øV1(316), øV2(317), øV3(318), øV4(319)에의 소정 전압 펄스의 인가에 의해 신호전하의 전송이 행해진다.
또한, 여기서, 게이트간 용량(309)은 검출 앰프(306)의 드레인과 판독 게이트(307) 사이에서 형성된 용량이다.
볼로미터 재료를 이용한 열 센서(310)는 적외선 조사영역(314)(점 A∼점B)과 적외선 차단영역(315)(점B∼점C)의 2개의 영역에 걸쳐 형성되어 있다. 이 양 영역의 경계 근방의 점B에서 인출되는 전위 Vc는 이하의 식(l)에 의해 표시된다.
VG= (R1/ (R1+ R2)) VRH(1)
여기서, VRH는 도16에 도시되어 있는 øVR에 인가되는 펄스 전압, R1, R2는 각각 적외선 조사영역 및 적외선 차단영역의 열 센서의 저항치이다. R1및 R2는 이하의 식(2), (3)에 의해 각각 표시할 수 있다.
R1= R1(300K)(1+α (T1-300K) (2)
R2= R2(300K)(l+α (T2-300K) (3)
여기서, R1(300K)및 R2(300K)는 각각 온도 300K에서의 R1및 R2의 저항치, T1및 T2는 각각 저항 R1및 R2의 온도, α는 TCR(Temperature Coefficient of Resistance)이다.
열 센서의 감도를 높히기 위해서는 α이 높은 재료를 이용하고, 센서의 구조를 적외선의 조사에 의해 T1와 T2와의 차이가 생기기 쉬운 구조로 하는 것이 바람직하다. 이 열 센서에서는 빈 구멍을 가지는 단열층에 의해 온도차가 유지되기 쉬운 구조가 요구되므로 고감도를 얻는 데에 있어서 유리하다.
또한, 상기 단열층은 여분이 넓은 영역을 요하지 않고 형성할 수 있으므로, 상기에서 설명한 바와같이, 고체 촬상 장치의 각 화소내에 전하를 축적하기 위한 축적 용량부(308)를 배치하는 영역을 확보하기 쉽다. 축적 용량부에 축적한 전하를 판독하는 구성으로 하면, 전원의 노이즈나 전압 변동의 영향을 받기 어렵게 되어, 안정된 동작을 얻을 수 있다. 축적 용량부의 용량은 큰 쪽이 높은 감도를 얻기 쉽다. 이 점에서도, 단열층 형성을 위해서만 이용되는, 쓸데없는 영역을 배제할 수 있는 상기 고체 촬상 장치가 유리하다.
도16의 타이밍 챠트의 각 전압을 이하에 예시한다.
열 센서에 인가되는 전압 : VRH= 20V, VRL= 5V
VCCD에 인가되는 전압 : VH= 15V, VM= 0V, VL=-7V
VCCD단의 소스에 인가되는 전압 : VSH= 15V, VSL= 3V
고체 촬상 장치의 별도의 형태를 도17∼도21을 참조하여 설명한다.
이 고체 촬상 장치에서는 열 센서에 제벡 재료를 이용하고 있다. 여기서도, 수직신호 전달수단에는 CCD(VCCD)를 이용하고 있다. 열 센서로는 n형 다결정 실리콘(410a)과 p형 다결정 실리콘(410b)을 번갈아 복수개(예를들면, 각각 2개 이상)직렬로 접속하여 구성한 서모파일(410)이 이용되고 있다.
단위 화소를 구성하는 각 열검출 화소(401)에는 기준 전압 Vref(402)과 소스 전압(403)이 공급된다. 타이밍 챠트(도21) 및 포텐셜도(도20)에 도시한 바와같이, 우선, 기간(4d-1)에서 소스 전극(404)을 øVS= VSL로 하고, 기준 게이트(405)의 게이트 하부 채널을 통해 축적 용량부(406)에 전하가 주입된다.
다음에, 기간(4d-2)에서 소스 전극(404)의 전위는 øVS= VSH로 되고, 축적 용량부(406)의 표면 전위는 기준 게이트의 게이트 하부 채널 전위에 맞추어진다. 기간(4d-3)에서는 øV1= VH로 되고, 판독 게이트(409)가 on 상태로 된다. 게이트가 on 상태인 동안 적외선 조사에 의한 제벡 효과에 의한 전위 변동 △V에 따라 축적 용량부(406)에 축적된 전하가 VCCD에 판독되어 신호 전하 Qsig로 된다. 이 후, 기간(4d-4)에서는 øV1(413), øV2(414), øV3(415), øV4(412)에의 소정 전압 펄스의 인가에 의해 신호전하의 전송이 행해진다.
서모파일(410)은 적외선 조사영역(420)에 존재하는 pn접합과 적외선 차단 영역에 존재하는 pn접합이 번갈아 연속해 있다. 이 센서에서 발생하는 점A와 점B 사이의 △V는 식(4)에 의해 표시할 수 있다.
△V= N·α·△T (4)
여기서, N은 pn 접합의 단수, α는 제벡 계수, △T는 센서 부분의 온도 변화이다.
도21의 타이밍 챠트의 서모파일의 점A에 인가되는 전압은 예를들면 VSL= 2.5V, VSH= 4.0V, Vref= 3.0V 이다.
고체 촬상 장치의 또 다른 별도의 형태를 도22∼도24를 참조하여 설명한다. 이 고체 촬상 장치에서는 신호의 판독에 C-M0S를 이용하고, 각 화소에는 볼로미터 재료를 이용하고 있다.
이 고체 촬상 장치에서는 적외선 조사 화소(516)의 행과 적외선 차단화소(517)의 행이 수직(열)방향으로 번갈아 배치되어 있다. 여기서도 적외선 차폐 화소는 규화 텅스텐 등의 차광막에 의해 덮여져 있다. 열 센서(518)는 적외선 조사화소(516)로부터 이에 인접하는 적외선 차단화소(517)에 걸쳐 형성되어 있다. 이 한 쌍의 화소(516, 517)로부터 이들 화소에 조사되는 적외선의 양에 따라 정해지는 검출용 FET(514, 515)의 게이트 전위에 따른 신호가 외부에 판독된다. 또한, 이 한 쌍의 화소에는 øVD(501) 및 기준전위 Vref(504)가 공급되어 있다.
제n행, 제(n+ l)행 제(n+ 2)행,,, 의 화소행에는 순차, 제n 선택선(505), 제(n+ l) 선택선(506), 제(n+ 1) 선택선(507),,, 이 접속되어 있다. 각 선택선은 수직 시프트 레지스터(V-SCAN)(502)로부터 선택용 FET(512, 513)의 게이트에 전압 øVse1을 인가하여 이 FET를 on상태로 함으로써, 해당 화소행을 선택한다. 이 상태에서 수평 전송 레지스터(H-SCAN)(503)에 의해, 각 열마다 배치된 FET (FET-SW)(509)에 의해 소정의 화소행으로부터의 신호출력이 열마다 출력 앰프(510)를 거쳐 순차 판독된다.
각 선택선에 인가되는 전압 펄스의 패턴과, 얻어지는 신호출력의 일례를 도24에 도시한다. 기간(5d-1) (5d-3)에서는 적외선 조사 화소군으로부터의 신호 출력이, 기간(5d-2) (5d-4)에서는 적외선 차폐 화소군으로부터의 신호 출력이 각각 얻어진다. 이 고체 촬상 장치에서도 기본적으로는 식(1)∼식(3)에 도시한 볼로미터 재료에 의한 전위 변화가 이용되고 있다.
고체 촬상 장치의 다른 별도의 형태를 도25∼도28을 참조하여 설명한다.
이 고체 촬상 장치에서는 신호의 판독에 C-M0S를 이용하고, 각 화소에는 제벡형의 열 센서를 이용하고 있다.
여기서도, 적외선 조사 화소(616)의 행과 적외선 차단 화소(617)의 행이 수직(열)방향으로 번갈아 배치되어 있다. 여기서도 적외선 차폐 화소는 규화 텅스텐 등의 차광막에 의해 덮여져 있다. 열 센서(618)는 n형 다결정 실리콘과 p형 다결정 실리콘이 번갈아 직렬로 접속하여 구성되어 있고, pn 접합은 1개 걸러 냉각 영역(cool area)(619)에 배치되어 있다. 이 영역(619)의 하측방에는 단열층이 배치되어 있지 않다. 따라서, 상대적으로 빠르게 기판에의 방열이 행해진다. 이 한 쌍의 화소(616, 617)로부터 이들 화소에 조사되는 적외선의 양에 따라 정해지는 검출용 FET(614, 615)의 게이트 전위에 따른 신호가 외부로 판독된다. 또한, 각 화소에는 øVD(601) 및 기준전위 Vref(604)가 공급되고 있다.
제 n행, 제 (n+ 1)행 제 (n+ 2)행,,, 의 화소행에는 순차 제 n선택선(605), 제 (n+ 1) 선택선(606), 제 (n+ 1) 선택선(607),,, 이 접속되어 있다. 각 선택선은수직 시프트 레지스터(V-SCAN)(602)로부터 선택용 FET(612, 613)의 게이트에 전압 øVse1를 인가하여 이 FET를 on 상태로 함으로써 해당 화소행을 선택한다. 이 상태에서 수평 전송 레지스터(H-SCAN)(603)에 의해, 각 열마다 배치된 FET(FET-SW)(609)에 의해 소정의 화소행으로부터의 신호 출력이 열마다 출력 앰프(610)를 거쳐 순차 판독된다.
각 선택선에 인가되는 전압 펄스의 패턴과, 얻어지는 신호 출력의 일례를 도28에 도시한다. 기간(6d-1) (6d-3)에서는 적외선 조사 화소군으로부터의 신호 출력이, 기간(6d-2) (6d-4)에서는 적외선 차폐 화소군으로부터의 신호출력이 각각 얻어진다. 이 고체 촬상 장치에서도 기본적으로는 식(4)에 표시한 제벡 효과를 가지는 전위 변화가 이용되고 있다.
이상 설명한 바와같이, 본 발명에 의하면, 열검출부를 고밀도로 배치할 수 있는 반도체 장치를 제공할 수 있다. 또한, 이 반도체 장치를 실리콘 양산 프로세스와의 정합성이 뛰어난 방법에 의해 제조할 수 있다. 본 발명의 반도체 장치는 예를들면 적외광으로부터 가시광까지를 취급할 수 있는 고체 촬상 소자로서 이용할 수 있다.
본 발명은 그 의도 및 본질적인 특징으로부터 벗어나지 않는한, 다른 구체적인 형태를 포함할 수 있다. 이 명세서에 개시되어 있는 형태는 모든 점에서 설명하여 한정하는 것이 아니라, 본 발명의 범위는 상기 설명이 아닌 부수하는 청구항에 의해 나타나 있고, 청구항과 균등한 범위에 있는 변경도 모두 여기에 포함되어 있다.
Claims (33)
- 실리콘 기판과, 상기 실리콘 기판상에 형성된 실리콘 산화막을 포함하는 단열층과, 상기 단열층상에 형성된 열검출부를 포함하고, 상기 단열층이 공동 또는 개구의 직경보다 내부의 직경이 큰 구멍을 가지고, 상기 공동 또는 상기 구멍의 적어도 일부가 상기 실리콘 산화막내에 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 단열층이 공동을 가지는 것을 특징으로 하는 반도체 장치.
- 제2항에 있어서, 단열층이 공동의 상측방에 배치된, 부분적으로 산화된 실리콘 다결정막 또는 추가의 실리콘 산화막을 포함하는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 단열층이 부분적으로 산화된 실리콘 다결정막 또는 추가의 실리콘 산화막을 포함하고, 구멍의 개구가 상기 실리콘 다결정막의 산화 부분 또는 상기 추가 실리콘 산화막에 의해 둘러싸여 있는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 단열층이 실리콘 산화막상에 형성된 실리콘 질화막을 포함하는 것을 특징으로 하는 반도체 장치.
- 제5항에 있어서, 실리콘 질화막이 공동의 상측방에 개구를 가지는 것을 특징으로 하는 반도체 장치.
- 제5항에 있어서, 실리콘 질화막을 구멍의 개구가 관통하고 있는 것을 특징으로 하는 반도체 장치.
- 제5항에 있어서, 실리콘 질화막상에 부분적으로 산화된 실리콘 다결정막 또는 추가의 실리콘 산화막이 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 단열층과 열검출부 사이에, 유기 재료 및 다공질 재료에서 선택되는 적어도 하나로 이루어지는 중간층을 더 포함하는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 열검출부는 볼로미터 효과 및 제벡 효과에서 선택되는 적어도 하나를 가지는 재료로 이루어지는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 공동 또는 구멍의 실리콘 산화막내에 형성된 부분의 단열층 두께방향의 직경이 10nm 이상 l㎛ 이하인 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 공동 또는 구멍의 실리콘 산화막내에 형성된 부분의 단열층 면내 방향의 직경이 0.3㎛ 이상 0.8㎛ 이하인 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 단열층이 다수의 공동 또는 구멍을 포함하는 것을 특징으로 하는 반도체 장치.
- 제13항에 있어서, 다수의 공동 또는 구멍이 단열층내에서 상호 연결되어 있는 것을 특징으로 하는 반도체 장치.
- 제13항에 있어서, 다수의 공동 또는 구멍이 소정의 패턴으로 배열되고, 상기 패턴에 따라 열검출부가 형성되어 있는 것을 특징으로 하는 반도체 장치.
- 제1항에 있어서, 실리콘 기판상에 복수의 단열층 및 열검출부가 행렬상으로 배치된 것을 특징으로 하는 반도체 장치.
- 제16항에 있어서, 열검출부마다 광검출부를 인접하여 배치한 것을 특징으로 하는 반도체 장치.
- 제16항에 있어서, 열검출부의 열에 따라 신호를 전달하는 수직 방향 신호 전달수단으로서, 전하결합소자(CCD)를 배치한 것을 특징으로 하는 반도체 장치.
- 제16항에 있어서, 열검출부의 열에 따라 신호를 전달하는 수직 방향 신호 전달수단으로서, 상보형 MOS(C-M0S)를 이용한 판독 구성을 배치한 것을 특징으로 하는 반도체 장치.
- 제16항에 있어서, 열검출부마다 전하 축적부와, 상기 열검출부에서 생성한 전기 신호에 따라 이 전하 축적부로부터 전하를 판독하는 전하 판독부를 배치한 것을 특징으로 하는 반도체 장치.
- 실리콘 기판상에 실리콘 산화막을 형성하는 공정과, 상기 실리콘 산화막상에 실리콘 다결정막을 형성하는 공정과, 상기 실리콘 다결정막 및 상기 실리콘 산화막에 드라이 에칭에 의해 구멍을 형성하는 공정과, 적어도 상기 실리콘 다결정막의 상기 구멍의 개구에 접하는 부분을 산화시켜 상기 개구를 폐색하던지, 또는 상기 개구의 직경을 내부의 직경보다 작게 하는 공정과, 적어도 상기 실리콘 산화막을 포함하는 층을 단열층으로 하고, 이 단열층상에 열검출부를 형성하는 공정을 포함하는 것을 특징으로 하는 반도체 장치의 제조방법.
- 제21항에 있어서, 실리콘 다결정막의 산화에 의해 구멍의 개구를 폐색하여 공동을 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제21항에 있어서, 구멍을 형성한 후에 웨트 에칭에 의해 상기 구멍에 접하는 실리콘 산화막의 내벽을 후퇴시켜 구멍 내부의 직경을 개구의 직경보다 크게 하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제23항에 있어서, 웨트 에칭 후에 적어도 구멍의 개구에 접하는 내벽에 추가의 실리콘 다결정막을 부착시키는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제23항에 있어서, 실리콘 다결정막의 산화후에, 적어도 구멍의 개구에 접하는 내벽에 추가의 실리콘 다결정막을 부착시키고, 적어도 상기 내벽에 부착한 상기 추가의 실리콘 다결정막을 산화시키는 공정을 적어도 l회 행함으로써 상기 개구를 폐색하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제21항에 있어서, 드라이 에칭에 의해 형성하는 구멍의 직경을 0.3㎛ 이상 0.4㎛ 이하로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제21항에 있어서, 실리콘 산화막의 막 두께를 10nm 이상 1㎛ 이하로 하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제21항에 있어서, 실리콘 다결정막을 형성하기 전에, 실리콘 산화막상에 실리콘 질화막을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제21항에 있어서, 실리콘 다결정막의 산화후, 열검출부의 형성전에 실리콘 다결정막상에 유기재료 및 다공질 재료에서 선택되는 적어도 하나로 이루어지는 중간층을 형성하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제21항에 있어서, 드라이 에칭에 의해 다수의 구멍을 형성하는 것을 특징으로 하는 반도체 장치.
- 제30항에 있어서, 웨트 에칭에 의해 다수의 구멍사이에 존재하는 실리콘 산화막으로 이루어지는 내벽의 적어도 일부를 제거하여 상기 다수의 구멍을 상호 연결하는 공정을 더 포함하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제21항에 있어서, 다수의 구멍을 소정 패턴에 따라 형성하고, 상기 패턴에 따라 열검출부를 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
- 제21항에 있어서, 실리콘 기판상에 복수의 단열층 및 열검출부를 행렬상으로 형성하는 것을 특징으로 하는 반도체 장치의 제조 방법.
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