KR20010085853A - 물리적 채널에 직접 이더넷을 적용시키기 위한 인터페이스장치 및 방법 - Google Patents
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Abstract
본 발명은 물리적 채널에 직접 이더넷(Ethernet)을 적용하는 인터페이스 장치 및 방법을 설명하고, 이는 LAPS를 사용하여 SDH/SONET SPE/VC에 MAC 프레임을 캡슐화(encapsulate)한다. LAPS 캡슐화는 시작 플래그 시퀀스(flag sequence), 어드레스 필드(field)(SAPI, Service Access Point Identifier), 제어 필드(0x03), 정보 필드(Ipv4, Ipv6, 또는 PPP 프로토콜 데이터 유닛), FCS(Frame check sequence), 및 종료 플래그 시퀀스로 구성된다. 플래그 시퀀스(0x7E)는 LAPS 프레임의 시작/종료를 식별한다. 본 발명은 텔레콤(telecom) SDH/SONET 전송 디바이스에서 이더넷 인터페이스를 제공하고, 코어 및 엣지 라우터(core and edge router), 스위치 디바이스, IP 근거의 네트워크 억세스 장비, 라인 카드(line card), 및 고속 응용, 예를 들어 기가비트(Gigabit) 응용에서 사용되는 인터페이스 유닛과 같이, 원격 억세스 데이터콤(datacom) 디바이스에 설비를 제공하는데 사용될 수 있다. SDH/SONET의 간략화에 의해, 즉 간략화된 SDH/SONET을 사용함으로서, 이더넷은 DWDM에 적용될 수 있다.
Description
이더넷, 고속 이더넷, 기가비트 이더넷(Gigabit Ethernet)을 포함하는 이더넷의 범위를 확장할 필요가 있다. 텔레콤 물리적 채널을 통해 전달하는 이더넷(IEEE WG 802.3에 의해 정의되는)은 개인 및 공중 네트워크내에서 LAN, 인터넷/인트라넷을 연결시키는 간단하고 저렴한 기술이다.
ITU-T G.707은 SDH 및 멀티플렉싱 방법에 의해 제시되는 이점을 설명하고,SDH 비트 속도의 세트, 네트워크 노드 인터페이스(network node interface, NNI)의 일반 원칙 및 프레임 구조, 9행 x N*270열의 전체 프레임 크기, 바이트 할당과 동반되는 섹션 오버헤드(section overhead, SOH), 동기화 운송 모듈(synchronous transport module, STM)의 국제적인 상호연결에 대한 배열, NNI에서 소자를 STM-N으로 멀티플렉싱 및 맵핑(mapping)하는 포맷을 지정한다.
북미에서 SDH와 동일한 것은 SONET이다. SONET는 광학 매체에서 동기화 데이터 전송을 위한 U.S.(ANSI) 표준이다. 사람들은 디지털 네트워크가 국제적으로 상호연결될 수 있고, 현존하는 종래 전송 시스템이 지류로 부착된 것을 통해 광학 매체를 사용할 수 있도록 표준을 보장한다. SONET은 광학적 캐리어 레벨(Optical Carrier Level)이라 공지된 베이스(base) 속도의 배수 세트 및 51.84 Mbps의 베이스 속도를 정의한다. SONET은 표준 속도 및 포맷의 집단군을 정의하는 옥텟(octet)-동기화 다중 구조이다. 그 명칭에도 불구하고, 이는 광학적 링크에 제한되지 않는다. 전기적인 조건은 단일-모드 섬유(fiber), 다중-모드 섬유, 및 CATV 75 ohm 동축 케이블에 대해 정의된다. 전송 속도는 T3/E3 비트-동기화 신호를 운반하는데 사용될 수 있는 51.840 Mbps의 정수배이다. 이는 또한 IP-오버-SDH/SONET의 물리층으로 G.703 E1/E3/E4/T1/E2/T4 인터페이스를 사용하도록 강력하게 추천된다. 이는 LAN을 통해 편리한 사용자 억세스 방법이다.
SDH 및 SONET는 모두 초당 9.953 gigabit(Gbps)인 최대 라인 속도까지의 다수의 라인 속도에 대한 표준을 제공한다. 실제로는 초당 20 gigabit에 접근하는 라인 속도가 가능하다.
SDH/SONET과 이더넷을 조합한 현존하는 데이터 통신 설계는 HDLC(high level data link control procedure)와 함께 PPP(point-to-point protocol)를 사용한다. 이는 IETF(Internet Engineering Task Force)에서 RFC1619로 지정된다. 그러나, 이더넷/고속 이더넷/기가비트 이더넷을 SDH/SONET과 조합하는데 적용할 때, RFC 1619는 다음과 같은 주요 결점을 제시한다:
(1) 전체적인 응용 구조는 통합된 국제 표준에 의해 지지되지 않으므로, 개인 또는 공중 네트워크내에서 상호연결될 때 다른 제작자의 디바이스는 통합될 수 없게 된다;
(2) RFC 1691에서는 매우 복잡한 LCP 및 매직 넘버(Magic Number)가 추천되므로, 2.5 Gbps 속도 이상에서, 하드웨어 포워드 엔진의 오버헤드(overhead)는 특별히, WDM을 통해 IP에 대해 너무 과중하다;
(3) RFC 1619가 사용되는 경우, 재전송 타이머의 디폴트(default) 값은 PPP에서 3초이므로, 이는 고속 링크에 너무 느리다. 특정한 엔지니어링 응용에서는 2M bit 내지 10000M bit/sec의 모든 속도 범위를 지지할 것이(약 4032회 변화) 요구되므로, 재전송 타이머의 값은 라인을 따라 왕복 지연을 근거로 결정되어야 한다. 그러나, 이는 RFC 1691에서 정의되지 않으므로, 다른 공급자로부터의 장비를 상호연결할 때 불확실한 일이 일어나게 된다;
(4) LCP는 10개의 구성 패킷(packet), 16개 이벤트(event), 및 12개 작용(action), 또한 130개 이상의 프로토콜 상태를 포함하여, MII와 SDH/SONE 사이에서 광학적 패킷 교환에 실시되기 어렵고 비용이 많이 든다. 상기를 설명하기 위해, 표 1은 유한한 상태의 LCP 기기에서 SONET/SDH 표준을 통한 종래의 PPP를 사용하는 이벤트 및 작용의 리스트를 도시한다;
(5) PPP의 패딩(padding) 필드는 SDH/SONET을 통한 IP의 경우 거의 사용되지 않지만, 이는 아직까지 RFC 2615에서 유지된다. 부가하여, 이 패딩 필드는 RFC 표준에서 정의된 패딩 필드와 정보 필드 사이를 구별하는 기능을 수신기측에서 요구하여, 동시에 처리 오버헤드를 증가시키게 된다.
SDH/SONET을 통한 이더넷(EOS)의 가장 중요한 특성은 다음과 같다.
(a) 이는 SONET/SDH 텔레콤 네트워크와 이더넷 근거의 데이터콤 네트워크 모두에 사용된다.
--- 사이트 별로 장거리의 이더넷 인터페이스를 갖춘 SONET/SDH 장비,
--- SONET/SDH 인터페이스를 갖춘 이더넷 스위치.
(b) SONET/SDH 단자에서 다수의 칩이 적용될 때 10/100M 이더넷을 부가 및 드롭(drop)한다.
(c) 이는 또한 기가-라우터(Giga-router)의 라인카드에 사용된다.
이벤트 및 작용의 리스트.
상기의 분석으로부터 이더넷을 SDH/SONET과 조합하는 현존하는 방법은 실시하기에 복잡하고, 어렵고, 또한 비용이 많이 들면, 고속 데이터 전송에, 특별히 기가비트 속도 응용에 느리고, 불안정하고, 또한 적절하지 않음을 알 수 있다.
<발명의 요약>
따라서, 본 발명의 주요 목적은 물리층측 디바이스와 네트워크층측 디바이스를 연결시키기 위해, 예를 들면 이더넷 스위치(Ethernet Switch)와 SDH/SONET 네트워크를 연결시키기 위해 포인트-대-포인트 전이중(full-duplex) 동시 양방향 동작을 제공하는 개선된 방법 및 장치를 제공하는 것이다. 본 발명은 SDH/SONET에 직접 MAC 프레임을 적용함으로서 텔레콤(telecom) SDH/SONET 전송 디바이스와 언격 억세스 데이터콤 디바이스 사이에서 통신하는 새로운 방법을 제공한다.
상기 목적 및 다른 목적을 이루기 위해, 제1 특성에 따라, 본 발명은 상단층측 디바이스로부터 하단층측 디바이스에 데이터 패킷(packet)을 전송하는 데이터 전송 장치를 제공하고, 이는:상기 상단층측 디바이스로부터 데이터 패킷을 수신하고 상기 데이터 패킷을 제1 종류의 프레임으로 변환하는 제1 수신 수단; 제2 종류의 프레임을 형성하도록 시작 플래그(flag), SAPI 식별자를 포함하는 SAPI 필드(field), 제어 필드, 상기 데이터 패킷을 포함하는 정보 필드, FCS 필드, 및 종료 플래그의 포맷으로 상기 제1 종류의 프레임을 캡슐화(encapsulate)하는 제1 처리 수단; 제3 종류의 프레임을 형성하도록 상기 제2 종류의 프레임을 패이로드(payload) 부분으로 캡슐화하고, 상기 데이터 패킷에 대응하는 적절한 오버헤드(overhead)를 삽입하는 제2 처리 수단; 및 상기 제3 종류의 프레임을 하단층측 디바이스에 출력하는 제1 전송 수단을 포함한다.
본 발명의 제2 특성에 따라, 본 발명은 또한 상단층측 디바이스로부터 하단층측 디바이스에 데이터 패킷을 전송하는 데이터 전송 방법을 제공하고, 이는:상기 상단층측 디바이스로부터 데이터 패킷을 수신하여 버퍼 처리하고, 상기 하단층측 디바이스의 속도에 상기 상단층측 디바이스의 속도를 적용하고, 또한 상기 데이터패킷을 제1 종류의 프레임으로 변환하는 단계; 제2 종류의 프레임을 형성하도록 시작 플래그, SAPI 식별자를 포함하는 SAPI 필드, 제어 필드, 상기 데이터 패킷을 포함하는 정보 필드, FCS 필드, 및 종료 플래그의 포맷으로 상기 제1 종류의 프레임을 캡슐화하는 단계; 제3 종류의 프레임을 형성하도록 상기 제2 종류의 프레임을 패이로드 부분으로 캡슐화하고, 상기 데이터 패킷에 대응하는 적절한 오버헤드를 삽입하는 단계; 및 상기 제3 종류의 프레임을 하단층측 디바이스에 출력하는 단계를 포함한다.
본 발명의 제3 특성에 따라, 본 발명은 또한 하단층측 디바이스로부터 상단층측 디바이스에 제1 종류의 프레임에 의해 형성된 데이터 패킷을 전송하는 데이터 전송 장치를 제공하고 이는: 상기 하단층측 디바이스로부터 데이터 패킷을 수신하는 제2 수신 수단; 상기 제1 종류의 프레임의 오버헤드를 제거하는 역프레임화(de-framing) 수단; 각각이 시작 플래그, 어드레스 필드, 제어 필드, 정보 필드, FCS 필드, 및 종료 필드를 포함하는 제2 종류의 프레임을 형성하도록 상기 제1 종류의 프레임의 패이로드 부분으로부터 정보 필드에 포함된 데이터 및 어드레스 필드를 추출하는 제3 처리 수단; 어드레스 필드(SAPI 필드)의 값을 미리 설정된 값과 비교하고, 어드레스 필드 데이터의 값이 상기 소정의 값과 같으면, 추출된 데이터를 그대로 출력하는 것으로 결정하는 결정 수단; 상기 제2 종류의 프레임을 상기 데이터 패킷에서 대응하는 제3 종류의 프레임으로 변환하는 제4 처리 수단; 및 추출된 데이터 패킷을 상기 상단층측 디바이스에 전송하는 제2 전송 수단을 포함한다.
본 발명의 제4 특성에 따라, 본 발명은 또한 하단층측 디바이스로부터 상단층측 디바이스에 제1 종류의 프레임에 의해 형성된 데이터 패킷을 전송하는 데이터 전송 방법을 제공하고 이는: 상기 하단층측 디바이스로부터 데이터 패킷을 수신하는 단계; 상기 제1 종류의 프레임의 오버헤드를 제거하는 단계; 각각이 시작 플래그, 어드레스 필드, 제어 필드, 정보 필드, FCS 필드, 및 종료 필드를 포함하는 제2 종류의 프레임을 형성하도록 상기 제1 종류의 프레임의 패이로드 부분으로부터 정보 필드에 포함된 데이터 및 어드레스 필드를 추출하는 단계; 어드레스 필드(SAPI 필드)의 값을 미리 설정된 값과 비교하고, 어드레스 필드 데이터의 값이 상기 소정의 값과 같으면, 추출된 데이터를 그대로 출력하는 것으로 결정하는 단계; 상기 제2 종류의 프레임을 상기 데이터 패킷에 대응하는 제3 종류의 프레임으로 변환하는 단계; 및 추출된 데이터 패킷을 상기 상단층측 디바이스에 전송하는 단계를 포함한다.
본 발명의 제5 특성에 따라, 본 발명은 또한 상단층측 디바이스와 하단층측 디바이스 사이에 데이터 패킷을 전송하고, 제1 특성에 따른 데이터 전송 장치 및 제3 특성에 따른 데이터 전송 장치를 구비하는 데이터 인터페이스 장치를 제공한다.
본 발명의 다른 특성 및 이점은 예를 통해 본 발명의 실시 및 원리를 설명하고, 첨부된 도면과 연관되어 취해진 다음의 상세한 설명으로부터 명백해진다.
본 발명은 인터넷(Internet)/인트라넷(Intranet) 및 LAN에 관련된 데이터 네트워크 및 텔레콤(telecom) 네트워크에 관한 것으로, 특별히 물리 채널에 직접 이더넷(Ethernet)을 적용하고, 텔레콤 SDH/SONET 전송 디바이스에서 이더넷 인터페이스를 제공하거나 코어 및 엣지 라우터(core and edge router)와 같은 원격 억세스 데이터콤(datacom) 디바이스, 스위치 디바이스, IP 근거의 네트워크 억세스 장비, 라인 카드(line card), 및 고속 응용에서 사용되는 인터페이스 유닛에 설비를 제공하는, 예를 들면 SDH/SONET에 직접 MAC 프레임을 적용하는 인터페이스 장치 및 방법에 관한 것이다.
도 1은 이더넷 프레임(Ethernet frame)과 LAPS 및 SDH 사이의 관계에 대해 포인트-대-포인트 전이중(full-duplex) 동시 양방향 동작을 제공하는 본 발명의LAPS를 통한 이더넷의 일반 구조를 도시하는 도면.
도 2는 STM-N에서 LAPS를 통한 이더넷의 층(layer)/프로토콜(protocol) 스택을 도시하는 도면.
도 3은 sSTM에서 LAPS를 통한 이더넷의 층/프로토콜 스택을 설명하는 도면.
도 4는 본 발명에 따른 LAPS 프레임 포맷을 설명하는 도면.
도 5는 LAPS를 통한 이더넷의 모범적인 프로토콜 구성을 설명하는 도면.
도 6은 본 발명에 따른 LAPS를 통한 이더넷에서 LAPS/SDH와 조화 서브층(Reconciliation sublayer)/MII 사이의 관계를 설명하는 도면.
도 7은 본 발명의 한 실시예에 따라 SDH에 기가비트 이더넷(Gigabit Ethernet)을 적용하기 위한 기능 소자의 모범적인 구성을 설명하는 도면.
도 8은 MAC, LAPS 링크층, 및 물리층 사이의 기본 관계를 도시하는 도면.
도 9는 본 발명의 한 실시예에 따라 SDH/SONET 또는 간략화된 SDH/SONET에 직접 MAC 프레임을 적용하기 위한 SDH/SONET을 통한 이더넷의 인터페이스 장치를 설명하는 블록도.
도 10은 LAPS 정보 필드(field)의 포맷이 빗금친 영역에서 정의되는 IEEE 802.3 이더넷 MAC 프레임의 포맷을 도시하는 도면.
도 11은 MAC 필드를 캡슐화(encapsulate)한 이후에 LAPS 프레임의 포맷을 도시하는 도면.
도 12a는 STM-N의 SPE/VC 구조예를 도시하는 도면.
도 12b는 SONET 및 SDH에 대해 POH를 설명하는 도면.
도 12c는 STS-3c SPE 또는 VC-4의 구조를 설명하는 도면.
도 13은 도 9에 도시된 바와 같은 변성기(19)의 상세한 블록도.
도 14는 2개의 EOS 포트를 갖는 L2 이더넷 스위치를 설명하는 모범적인 구성도.
도 15는 본 발명의 한 실시예에 따른 EOS 장치와 10BASE-T 및 100BASE-T의 층(Layer) 2 스위치, 1000BASE-x 스위치에 대한 SDH 개인 네트워크 연결을 도시하는 도면.
도 16은 본 발명의 또 다른 실시예에 따른 IEEE 802.3 이더넷과 층 3 스위치의 SDH 공중 네트워크 연결을 도시하는 도면.
본 발명의 바람직한 실시예는 여기서 첨부된 도면을 참고로 이후 설명된다. 다음 설명에서, 이미 공지된 기능이나 구성은 불필요한 상세 내용으로 본 발명을 애매하게 하므로 상세히 설명되지 않는다.
본 발명은 SDH/SONET 또는 간략화된 SDH/SONET 네트워크에 이더넷(Ethernet)을 적용하는 것에 관련된다. 이더넷 스위치를 SDH/SONET 네트워크에 연결시키는 것은 광역 네트워크(Wide Area Network)를 통한 이더넷을 제공하는데 매우 호감이 가는 방법이다. 이더넷 스위치에는 하나 이상의 이더넷 스위치 포트가 연결된다.
간략하게, 이후에는 명세서와 도면에서 사용되는 일부 약자가 주어진다.
AUI Attachment Unit Interface(부착 유닛 인터페이스)
FCS Frame Check Sequence(프레임 점검 시퀀스)
GMII Gigabit Media Independent Interface(기가비트 매체 독립 인터페이스)
IPX Internet Packet Exchange(인터넷 패킷 교환)
LAPS Link Access Procedure-SDH(링크 억세스 과정-SDH)
LAN Local Area Network(구내 통신망)
LLC Logical Link Control(논리 링크 제어)
MAC Media Access Control(매체 억세스 제어)
MAU Medium Attachment Unit(매체 부착 유닛)
MDI Medium Independent Interface(매체 독립 인터페이스)
MII Media Independent Interface(매체 독립 인터페이스)
SDH Synchronous Digital Hierarchy(동기화 디지털 계층구조)
STM Synchronous Transfer Module(동기화 전달 모듈)
sSTM Sub-STM(서브-STM)
VC Virtual Container(가상 컨테이너)
SAPI Service Access Point Identifier(서비스 억세스 포인트 식별자)
PLS Physical Layer Signaling(물리층 신호 전송)
PCS Physical Coding sublayer(물리적 코드화 서브층)
PMA Physical Medium Attachment(물리적 매체 부착)
PHY Physical Layer Device(물리층 디바이스)
PMD Physical Medium Dependent(물리적 매체 의존)
UITS Unack. Information Transfer Service(비승인 정보 전달 서비스)
HDLC High Level Data Link Control(고레벨 데이터 링크 제어)
SPE Synchronous Payload Envelope(동기화 패이로드 포락선)
TCP Transmission Control Protocol(전송 제어 프로토콜)
UDP User Datagram Protocol(사용자 데이터그램 프로토콜)
도 1은 이더넷 프레임과 LAPS 및 SDH 사이의 관계에 대해 포인트-대-포인트 전이중(full-duplex) 동시 양방향 동작을 제공하는 본 발명의 LAPS를 통한 이더넷의 일반 구조를 도시하는 도면이다.
도 1에 도시된 바와 같이, LAPS는 IEEE802.3(802.3u/802.3z는 각각 이더넷/고속 이더넷/기가비트 이더넷을 나타낸다) 링크층과 MAC 서브층 사이에서 사용된다. 물리층은 다양한 상위 및 하위 VC를 포함하는 SDH로 정의되고, 제2 층은 3개 소자 LLC/MAC/LAPS의 조합이다. LAPS는 LAPS를 사용하는 SDH를 통한 IP에 사용된 데이터 링크 서비스 및 프로토콜 지정을 포함하는 HDLC의 일종이다.
이 설계에서는 이더넷/고속 이더넷/기가비트 이더넷의 MAC 프레임과 사용하도록 LAPS 링크층이 MAC 서브층에 제공하는 억세스 점이 단 하나이다. SAPI는 예를 들어 "28(10진수)"이다. MAC 서브층의 전체적인 MAC 프레임에서, 기본이 되는 매개변수는 전달되면서 LAPS층에 맵핑(mapping)된다. LAPS 서브층에서, 맵핑된 MAC 프레임은 그 크기와 순차를 변화시키지 않고 LAPS의 정보 필드(원래 MAC 프레임의 목적지 어드레스, 소스 어드레스, 길이/종류, MAC 클라이언트(client) 데이터, PAD 필드(있는 경우), 및 FCS 필드를 포함하는)로 다루어진다. LAPS 링크층은UITS를 적용하고, 기본 매개변수를 갖는 대응하는 서비스 억세스점을 통해 SDH 물리층과 상호작용한다.
LAPS는 물리적 코드화 서브층으로, SDH 가상 컨테이너를 통한 포인트-대-포인트 전달 및 인터페이스 속도를 제공한다. 지지되는 UITS는 무연결-모드 서비스이다. LAPS와 SDH 사이의 속도 적용이 적용된다. 이는 이더넷 MAC MII의 속도를 SDH VC 속도로 조정하는 메카니즘을 제공하고, 또한 SDH 및 MAC가 각각 주기 및 버스트(burst) 방식으로 동작하므로, MAC 프레임이 SDH VC로 전해져 SDH 오버헤드에 기록되는 것을 방지한다. 한편, 속도 적용은 LAPS 서브층과 조정 서브층 사이에 적용될 수 있다.
SDH 운송은 옥텟(octet)-지향 동기화 포인트-대-포인트 전이중 링크로 다루어진다. SDH 프레임은 일련의 표준 속도, 포맷, 및 맵핑 방법을 지정하는 옥텟-지향 동기화 멀티플렉스 맵핑 구조이다. 표 2는 VC의 대역폭 값을 도시하고, 표 3은 현재 지정된 STM 인터페이스 속도를 도시한다. 제어 신호의 사용은 요구되지 않는다. 자체-동기화 스크램블링(scrambling)/디스크램블링(descrambling)(x11 + 1) 기능은 동기화 패이로드 포락선에서의 삽입/추출 동안 적용된다.
SDH 가상 컨테이너의 대역폭
STM 인터페이스 속도
SONET 전송 속도는 STS-1(51.840 Mbps)의 정수배이다. 허용된 정소는 현재 다음과 같다:
STS-1: 51.840 Mbps
STS-3: 155.520 Mbps
STS-9: 466.560 Mbps
STS-12: 622.080 Mbps
STS-18: 933.120 Mbps
STS-24: 1244.160 Mbps
STS-36: 1866.240 Mbps
STS-48: 2488.320 Mbps
STS-192: 9 953 280 Mbps
도 2는 STM-N에서 LAPS를 통한 이더넷의 층/프로토콜 스택(layer/protocol stack)을 설명한다. 도 2에서, LAPS 아래로 VC에 놓이는 방법은 2가지가 있다:(1) LAPS 프레임을 하위 VC에 놓고, SDH의 멀티플렉스 구조를 근거로 인터리브(interleave) 처리된 옥텟(octet)으로 하위 VC를 상위 VC로 멀티플렉스 처리하고, 멀티플렉스 섹션, 재발생 섹션, 및 전기/광학/무선 섹션의 순차로 이들을 전송하고, 이어서 수신측에서 역순차로 LAPS 프레임을 추출하는 것;(2) LAPS 프레임을 상위 VC에 직접 맵핑(mapping)된 SPE에 놓고, 멀티플렉스 섹션, 재발생 섹션, 및 전기/광학/무선 섹션의 순차로 전송하고, 이어서 수신측에서 역순차로 LAPS 프레임을 추출하는 것이 있다.
도 3은 sSTM에서 LAPS를 통한 이더넷의 층/프로토콜 스택을 설명한다. 이러한 정의에서는 LAPS 프레임을 하위 VC(VC11, VC12, VC2)에 놓고, SDH의 서브-멀티플렉스 구조를 근거로 인터리브 처리된 옥텟으로 서브-멀플렉스 섹션에 하위 VC를 멀티플렉스 처리하고, 재발생 섹션 및 전기/광학/무선 섹션의 순차로 이들을 전송하고, 이어서 수신측에서 역순차로 LAPS 프레임을 추출한다.
도 4는 본 발명에 따른 LAPS 프레임 포맷을 설명한다. 도 4에 도시된 바와 같이, LAPS 캡슐화(encapsulation)는 시작 플래그 시퀀스, 어드레스 필드(SAPI, Service Access Point Identifier), 제어 필드(0x03), 정보 필드(Ipv4, Ipv6, 또는 PPP 프로토콜 데이터 유닛), FCS(Frame check sequence), 및 종료 플래그 시퀀스로 구성된다. 플래그 시퀀스(0x7E)는 LAPS 프레임의 시작/종료를 식별한다.
도 5는 LAPS를 통한 이더넷의 모범적인 프로토콜 구성을 설명한다. 이 경우, 이더넷 인터페이스는 SDH를 통해 또 다른 이더넷 인터페이스의 입력/출력 게이트웨이(gateway)로 억세스한다. 두 종류의 물리적 인터페이스 SDH 및 MAC는 게이트웨이에 제공되고, 네트워크층은 Ipv4/Ipv6/IPX로 변하지 않고 유지된다.
도 6은 본 발명에 따른 LAPS를 통한 이더넷에서 조정 서브층/MII 및 LAPS/SDH 사이의 관계를 설명한다. 이 경우, MAC 기능 서브층 아래에는 3가지 종류의 물리적 인터페이스 이더넷/고속 이더넷/기가비트 이더넷이 제공되고, SDH 측에서 LAPS를 통해 MAC 서브층 및 SDH 물리측에 적용이 실시된다.
LAPS 링크 엔터티(entity)는 조정 서브층 및 동일한 MII(Media Independent Interface)를 통해 MAC층으로부터 프레임을 수용한다. 여기서는 어드레스 필터링 기능이 사용되지 않는다. LAPS 및 MAC의 FCS 계산은 ITU-T Recommendation X.86/Y.1321 및 IEEE 802.3 표준을 각각 참고한다. LAPS를 통한 이더넷의 기능 유닛은 발신 링크 포트를 제외하고 피어(peer) 연결 링크에 들어오는 모든 LAPS 정보 필드를 전하고, 이들을 전하기 이전에는 하나 이상의 들어오는 프레임을 버퍼 처리하도록 허용된다.
도 7은 본 발명의 한 실시예에 따라 SDH에 기가비트 이더넷을 적용하기 위한 기능 소자의 모범적인 구성을 설명한다. 도면에 도시된 바와 같이, 전이중(full-duplex) 구조만이 사용된다. 여기서는 LAPS/SDH와 함께 IEEE 802.3 이더넷의 기능 소자가 설명된다. SDH 측에서는 MAC 서브층 및 SDH 물리층에 적용이 실시되고, 기가비트 이더넷에는 이중 케이블이나 4중 케이블 인터페이스, 단일-모드 섬유 인터페이스, 다중-모드 섬유 인터페이스, 및 비차폐 트위스트쌍 인터페이스가 제공된다.
도 8은 MAC, LAPS 링크층, 및 물리층 사이의 원선(primitive) 관계를 도시한다. 이 경우, LAPS는 SAP를 제공하고, 28(10진수)의 SAPI가 이더넷/고속 이더넷/기가비트 이더넷과 사용된다. 원선 "DL-UNACK-DATA 요구"는 MAC 프레임을 MAC 서브층에서 LAPS 링크층으로 전달할 때 사용되고, 원선 "DL-UNACK-DATA 표시"는 LAPS 링크층에서 MAC 서브층으로 데이터 패킷을 수신할 때 사용된다. LAPS 링크층과 물리층 사이에서, 원선 "PH-DATA 요구"는 LAPS에서 물리층으로 링크를 이룰 때 사용되고, 원선 "PH-DATA 표시"는 링크를 이루도록 물리층에서 LAPS 링크층으로 명령을 전하는 것을 나타낸다; 원선 "PH-DATA 요구"는 LAPS 링크층에서 물리층으로 데이터 패킷을 전달할 때 사용되고, "PH-DATA 표시"는 물리층에서 LAPS 링크층으로 데이터 패킷을 수신할 때 사용된다.
도 9를 참고로, 본 발명의 한 실시예에 따라 SDH/SONET 또는 간략화된 SDH/SONET에 직접 MAC 프레임을 적용하기 위한 SDH/SONET을 통한 이더넷의 인터페이스 장치를 설명하는 블록도가 도시된다. 본 발명의 SDH/SONET을 통한 이더넷의 인터페이스 장치(이후 EOS 장치라 칭하여지는)는 이더넷 인터페이스를 제공하도록 텔레콤 SDH/SONET 전송 디바이스에 내장되거나, 155M, 622M, 25G, 또는 10G 이더넷 인터페이스를 제공하도록 원격 억세스 데이터콤 디바이스에 내장되거나, 또는 SDH/SONET에 직접 MAC 프레임을 적용하도록 텔레콤 SDH/SONET 전송 디바이스와 원격 억세스 데이터콤 디바이스 사이에 연결될 수 있다.
EOS 장치는 전송 및 수신 방향으로 모두 표준적인 STS-3c/STM-1 처리를 실행한다.
전송 방향으로, 이더넷의 속도는 SDH/SONET의 속도에 적용되고, MII 프레임은 LAPS 프레임으로 변환되고, 또한 LAPS 프레임은 SDH/SONET SPE/VC로 캡슐화된다. POH 및 TOH/SOH가 삽입되고, 결과의 STS 신호는 병렬/직렬 변환기에 옥텟 폭으로 전송되고, 이어서 라인측 인터페이스를 통해 섬유 광학(Fiber Optic) 송수신기에 전송된다.
도 9에 도시된 바와 같이, 전송 방향으로, EOS 장치(1)는: 이더넷측 디바이스로부터의 데이터 패킷(예를 들면, Ipv4나 Ipv6에 따른 IP 패킷, PPP 패킷, MPEG 패킷, 음성 패킷 등)을 수신하여 버퍼처리하고, MII의 속도를 LAPS의 속도에 적용하는, 예를 들어 병렬 버스트 100M MII 프레임을 주기적 155M LAPS 프레임에 적용하는 TX FIFO(8); 도 4에 도시된 포맷에 따라, SAPI 및 데이터 패킷을 LAPS 프레임에 캡슐화하는 TX LAPS 처리 유닛(7); LAPS 프레임을 스크램블링(scrambling)하는 스크램블링 유닛(6); SPE/VC의 위치를 나타내는 포인터를 발생하는 SPE/VC 발생 유닛(5); 오버헤드를 삽입하는 SDH 오버헤드 삽입 유닛(4); 및 SDH/SONET 프레임을 형성하도록 스크램블링된 LAPS 프레임을 SDH/SONET 프레임의 SPE/VC로 캡슐화하는 TX SDH/SONET 프레이머(framer)(3)를 포함한다.
수신 방향으로, 처리는 역전된다. 옥텟 폭의 STS 신호가 수신되고, SDH/SONET을 통한 이더넷의 인터페이스 장치는 프레임 및 TOH/SOH의 위치를 정하고, 포인터를 해석하고, TOH/SOH 및 POH를 종료하고, SPE/VC4를 추출하고, 이어서 SPE/VC4 패이로드로부터 LAPS 프레임을 추출한다. SONET/SDH 프로세서는 수신 SONET/SDH 프로세서 및 전송 SONET/SDH 프로세서로 구성된다.
도 9에 도시된 바와 같이, 수신 방향으로, EOS 장치(1)는: 수신된 SDH/SONET 프레임을 역프레임 처리하는 Rx 디프레이머(deframer)(9); SDH/SONET 프레임의 오버헤드를 제거하는 SDH 오버헤드 추출 유닛(16); 포인터의 위치를 정하여 해석하고, SPE/VC4를 추출하고, 또한 SPE/VC4로부터 LAPS 프레임을 분리하는 포인터 처리 유닛(10); 추출된 LAPS 프레임을 디스크램블링(descrambling) 하는 디스크램블링 유닛(11); LAPS 프레임을 역프레임화 처리하고 LAPS 프레임에 캡슐화된 데이터 패킷 및 SAPI를 추출하는 RX 처리 유닛(12); 및 데이터 패킷을 버퍼 처리하고, SAPI를 결정하고, LAPS의 속도를 MII에 적용하고, 예를 들면 주기적인 155M LAPS 프레임을 병렬 버스트 100M MII 프레임에 적용하고, 또한 데이터 패킷, 예를 들면 IP 패킷 및 SAPI 값을 전달하는 RX FIFO(13)를 포함한다. EOS 장치(1)는 또한 상태변화의 에러에 대해 TOH/SOH 바이트를 모니터하는 SDH 오버헤드 모니터 유닛(14), 및 상태 변화의 에러에 대해 POH를 모니터하는 POH 모니터 유닛(15)을 포함한다.
결정 유닛(도시되지 않은)은 수신된 데이터 패킷의 종류를 결정하고, 대응하는 소정의 SAPI를 발생하고, 또한 프레임에 발생된 에러를 점검하도록 RX 처리 유닛(12)에 제공된다.
부가하여, EOS 장치(1)는 또한: 전송 방향으로 제1 수신 수단으로 입력된 데이터 패킷과 상단층측 디바이스의 데이터 패킷을 동기화시키고, 수신 방향으로 상단층측 디바이스의 데이터 패킷과 제2 전송 수단으로부터 추출된 데이터 패킷을 동기화하는 변환기(19); SDH/SONET 프레임을 TX 라인을 통해 O/E 모듈(도시되지 않은)과 같은 주변 SDH/SONET 지지 디바이스에 전송하고, RX 라인을 통해 SDH/SONET 프레임을 수신하는 라인측 인터페이스(2); EOS 장치(1)가 그안의 모든 레지스터에 억세스할 수 있게 하는 마이크로프로세서 I/F(18); 테스트를 위한 JTAG 포트(20); 및 입력/출력 패킷을 임시 버퍼 처리하는 GPIO 레지스터(21)를 포함한다.
EOS 장치의 주요 기능은 다음과 같다:
* 전송 및 수신 방향 모두에서 운송/섹션 E1, E2, F1, 및 D1-D12 오버헤드 인터페이스로 SONET/SDH 섹션, 라인, 및 경로측의 소스(source) 및 싱크(sink)를 처리.
* SONET/SDH 또는 간략화된 SONET/SDH 패이로드에 대한 LAPS의 전이중 맵핑으로 STS-48c/STM-16, STS-12c/STM-4, 또는 STS-3c/STM-1 데이터 스트림의 처리를 실시.
* LAPS에 대한(X43+ 1) 다항식을 실시하는 자체-동기화 스크램블러(scrambler)/디스크램블러(descrambler).
* MII 인터페이스를 제공.
* 제어, 구성, 및 상태 모니터에 사용되는 8-비트 또는 16-비트 마이크로프로세서 인터페이스를 공급.
* ITU-T Recommendation X.86에 따른 LAPS 처리.
* SONET/SDH 명세서 ANSI T1.105, Bellcore GR-253-CORE, ITU G.707에 따른 처리.
* IEEE 1149.1 JTAG 테스트 포트를 제공.
* 진단을 위해 내부 루프백(loopback) 경로를 지지.
* 8-비트 범용 I/O(GPIO) 레지스터를 제공
이후에는 본 발명의 인터페이스 장치에서 수신 및 전송 처리에 관련된 설명이다. 이후의 설명에서, 관련된 기능 또는 동작 및 기능 블록 또는 유닛은 실행가능한 프로그램 및/또는 하드웨어 설계의 형태로 실시될 수 있고, 이는 본 발명의 주요 특성을 불필요하게 애매하게 하는 것을 방지하도록 생략된다.
수신 SONET/SDH 처리
RX 디프레이머(9)는 수신 SONET/SDH 프로세서로 실시된다. 수신 SONET/SDH 프로세서는 STS 신호의 프레임화, 디스크램블링, B1 및 B2 모니터를 포함하는 TOH/SOH 모니터, AIS 검출, 포인터 처리, 및 POH 모니터를 제공한다. 수신SONET/SDH 프로세서는 다음의 기능을 실행한다:
* SONET/SDH 프레임화, [A1 A1 A2 A2] 바이트가 검출되고 프레임화에 사용된다. OOF 및 LOF 표시자(단일 이벤트 및 제2 이벤트)를 제공한다.
* SONET/SDH 프레임 동기화 디스크램블러를 사용하는 패이로드, 다항식(X7+ X6+ 1)의 디스크램블링.
* 들어오는 B1 바이트를 모니터하고, 이들을 재계산된 BIP-8 값에 비교한다. 각 비트 에러, 에러가 있는 프레임, 및 에러가 있는 초 단위 시간의 카운트를 포함하여, 에러 이벤트 정보를 제공한다.
* 들어오는 B2 바이트를 모니터하고, 이들을 재계산된 BIP-96/24 값에 비교한다. 각 비트 에러, 에러가 있는 프레임, 및 에러가 있는 초 단위 시간의 카운트를 포함하여, 에러 이벤트 정보를 제공한다.
* 라인/MS AIS 또는 RDI의 전달 및 APS 신호전송에 사용되는 K1 및 K2 바이트를 모니터한다.
* 연속적인 프레임의 연속적인 값에 대해 수신된 S1 바이트의 4 LSB를 모니터한다.
* 수신 신호에서 원격 단자에 의해 검출된 B2 에러의 수를 결정하도록 M1 바이트를 모니터한다.
* TOH/SOH 드롭 블록은 수신된 E1, F1, 및 E2 바이트와 2개의 직렬 DCC 채널, SDCC(D1-D3), 및 LDCC(D4-D12)를 출력한다.
* 포인터 상태 결정은 수신된 포인터(Normal, LOP, AIS)의 상태를 정하도록 H1-H2 바이트를 조사하는 것을 포함한다. 포인터 상태가 정상 상태이면, 제1 H1H2 바이트는 SPE/VC의 시작을 결정하도록 판독된다.
* POH 모니터 블록은 J1, B3, C2, 및 G1 모니터로 구성된다. 이들 POH 바이트는 상태 변화나 에러에 대해 모니터된다.
* HJ1 바이트를 모니터/포착한다. SONET 응용에서는 64개의 연속적인 J1 바이트를 포착하고, SDH 응용에서는 EOS 장치가 반복하는 16개의 연속적인 J1 바이트 패턴을 찾는다.
* 정확한 지류(tributary) 종류의 검증을 위해 C2 바이트를 모니터한다. 지류는 동일한 C2 바이트값을 갖는 5개의 연속적인 프레임에 대해 점검된다.
* REI-P 및 RDI-P에 대해 G1을 모니터한다.
* 들어오는 B3 바이트를 모니터하고, 이들을 재계산된 BIP-8 값에 비교한다. 각 비트 에러, 에러가 있는 프레임, 및 에러가 있는 초 단위 시간을 포함하여 에러 이벤트 정보를 제공한다.
* 수신된 신호의 비트 에러 속도가 2개의 다른 제공가능한 한계값 이상 또는 이하인가 여부를 결정하기 위해, EOS 장치는 2개의 B2 에러 속도 한계값 블록을 제공한다. SF(Signal Fail) 및 SD(Signal Degrade) 조건은 인터럽트를 통해 한계값이 넘을 때 보고된다.
전송 SONET/SDH 처리
TX 프레이머(3)는 전송 SONET/SDH 프로세서로 실시된다. 전송 SONET/SDH 프로세서는 LAPS 프레임을 SPE/VC로 캡슐화한다. 이어서, 적절한 POH 및 TOH/SOH를 삽입하고, 섬유 광학 송수신기로 이어지는 병렬 대 직렬 변환기에 최종적인 STS 신호를 출력한다.
* SPE/VC(Synchronous Payload Envelope/Virtual Container) 발생 블록은 SONET에 대한 SPE 또는 SDH에 대한 VC를 생성하도록 발생한 POH(Path Overhead) 바이트와 시스템 인터페이스로부터의 LAPS 프레임을 멀티플렉스 처리한다.
* 다음 POH 바이트를 지지한다: 경로 트레이스(Path Trace)(J1), 경로 BIP-8(B3), 신호 라벨(C2), 경로 상태(G1). 다른 POH 바이트는 모두 0으로 고정되어 전송된다..
* AIS 및 갖추어지지 않은 신호 삽입을 실행한다.
* 테스트 목적으로 마이크로프로세서 인터페이스를 통해 강요되는 에러 또는 프레임 바이트 A1A2 - 고정 F628을 포함하여, TOH/SOH 발생.
섹션 트레이스(J0) - 마이크로프로세서 인터페이스를 통해 프로그램가능.
섹션 성장(Z0) - 고정 패턴 2-12.
섹션 BIP-8(B1) - 테스트 목적으로 마이크로프로세서 인터페이스를 통해 계산되거나 강요된 에러.
오더와이어(orderwire)(E1E2) - 외부 직렬 인터페이스.
섹션 사용자 채널(F1) - 외부 직렬 인터페이스.
데이터 통신 채널(D1-D12) - 외부 직렬 인터페이스.
포인터 바이트(H1H2H3) - 고정된 522, NDF 디스에이블(disable), SS 프로그램가능.
라인 BIP-96/24(B2) - 테스트 목적으로 마이크로프로세서 인터페이스 통해 계산되거나 강요된 에러.
APS/MS AIS(K1K2) - 마이크로프로세서 인터페이스를 통해 프로그램가능.
동기화 상태(S1) - 마이크로프로세서 인터페이스를 통해 프로그램가능.
라인/MS REI(M1) - 테스트 목적으로 마이크로프로세서 인터페이스를 통해 계산되거나 강요된 에러.
* 모두 0으로 고정되어 전송되는 정의되지 않은 TOH/SOH. SONET/SDH 프레임 동기화 스크램블러를 사용하는 패이로드의 스크램블링, 다항식(X7 + X6 + 1).
이후에는 LAPS 처리가 상세히 설명된다.
LAPS 처리
EOS 장치(1)는 SPE(SONET Payload Envelop)로부터 프레임/패킷을 추출한다. 프레임/패킷은 LAPS 프로세서를 통해 추출된다. EOS 장치(1)는 또한 SPE가 시스템 인터페이스에 직접 전달되도록 허용하는 통과(flow-thru) 모드를 지지한다. LAPS 프로세서는 LLC 및 다른 패킷 근거의 데이터에 대해 LAPS 프레임화를 실행한다. LAPS 프로세서는 ITU-T Recommendation X.86과 같이 패킷을 LAPS 프레임으로 캡슐화하는데 사용되는 단일 채널 엔진이다. LAPS 프로세서는 바이트 정렬 데이터에만 동작한다(예를 들면, 메시지는 정수 바이트 길이이다). EOS 모드에서, LAPS 프로세서는 수신 LAPS 프로세서 및 전송 LAPS 프로세서로 분리된다.
캡슐화
LAPS 링크 엔터티는 조정 서브층 및 동일한 MII(Media Independent Interface)를 통해 MAC층으로부터 프레임을 수용한다. 여기서는 어드레스 필터링 기능이 사용되지 않는다.
도 10은 IEEE 802.3 이더넷 MAC 프레임을 도시하는 도면으로, LAPS 정보 필드의 포맷은 빗금친 영역에서 정의된다. 도 11은 MAC 필드를 캡슐화한 이후에 LAPS 프레임의 포맷을 나타낸다. LAPS 및 MAC의 FCS 계산은 각각 ITU-T Recommendation X.85/Y.1321 및 IEEE 802.3 표준을 참고한다. LAPS를 통한 이더넷의 기능 유닛은 발신 링크 포트를 제외하고 피어 연결 링크에 들어오는 모든 LAPS 정보 필드를 전하고, 이들을 전하기 이전에 하나 이상의 들어오는 프레임을 버퍼 처리하도록 허용된다. 도 4는 조정 서브층/MII 및 LAPS/SDH 사이의 관계를 도시한다.
수신 LAPS 프로세서
수신 LAPS 프로세서(12)는 LAPS 프레임의 추출, 투명성 제거, FCS 에러 점검, SPC/VC 패이로드의 디스크램블링, 제어와 어드레스 필드의 선택적인 삭제, 및 성능 모니터를 제공한다.
필드 플래그의 시작/종료 및 바이트 스터핑(stuffing)이 제거된 이후에, 나머지 패이로드는 데이터 및 FCS 필드를 포함한다. 상세한 내용은 이후 도면을 참고한다. 2개의 패킷 사이에서는 단 하나의 플래그 바이트만이 요구됨을 주목한다. 패킷 사이의 모든 플래그는 버려진다.
수신 LAPS 프로세서(12)는 다음의 기능을 실행한다:
* 수신된 패이로드를 선택적으로 자체 동기화 디스크램블링(X43+ 1 다항식)한다.
* LAPS 프레임(예를 들면, 프레임 범위 지정 플래그 검출)을 검출하여 종결짓는다.
* 제어 탈출 스터핑을 제거한다.
* 선택적인 FCS 코드(32 비트)를 계산하고, 이를 수신된 FCS 값과 비교한다. 에러는 성능 모니터 레지스터에 누적된다. 출력되는 데이터는 FCS 에러가 검출되는 경우 에러가 있는 것으로 표시된다.
* 바이트 스트림에서(0x7D, 0x7E)로 중지 순차를 검출한다.
* 어드레스 및 제어 필드를 선택적으로 삭제한다.
* 선택적인 최대 및 최소 패킷 길이 검출(SW 구성가능한)을 제공하고, 데이터의 RX_ERR 신호가 에러 조건을 표시함을 주장한다.
* 옥텟에 대한 성능 모니터를 발생한다: FCS 에러, 중지 패킷, 단기 패킷, 장기 패킷, RXFIFO 에러로 인해 없어진 패킷.
* 종료부에서 떨어진 FIFO 언더플로그(underflow) 조건을 처리하는데 사용되는 패킷 스터핑을 선택적으로 삭제한다.
* 에러 조건에 인터럽트를 발생한다.
* 플래그의 패킷간 갭을 자동적으로 선택한다.
* 인에이블되는 경우, 속도 적용을 목적으로, 프로그램가능한 프레임간의 갭을 채우는 바이트(0x7E)를 제거한다.
* 변환기(19)를 통해 MII/GMII 인터페이스에서 SDH/SONET 블록으로부터의 LAPS 정보 필드(MAC/GMAC 프레임)를 RX_CLK에 동기화한다.
LAPS 프레임 동기화
플래그 시퀀스(0x7E)는 LAPS 프레임의 시작/종료를 식별한다. 수신된 SPE 페이로드 데이터는 LAPS 프레임 경계에 위치하기 위해 플래그 순차에 대해 옥텟 별로 탐색된다. 플래그 순차를 식별하는데 사용되는 옥텟값은 프로그램가능하고 0x7E로 디폴트(default)된다.
2개의 연속적인 플래그 순차는 간단히 무시되는 빈 프레임을 구성한다. 그러므로, N개의 연속적인 플래그 순차는 N-1개의 빈 프레임으로 카운트된다. 너무 짧은 프레임인 무효 프레임은 없애진다. LAPS 프레임이 다음과 같으면, 프레임을 무효인 것으로 생각된다.
a) 2개의 플래그로 적절하지 않게 경계지워지는 경우; 또는
b) 프레임의 플래그 사이에 6개 이하의 옥텟을 갖는 경우; 또는
c) 프레임 점검 순차 에러를 포함하는 경우; 또는
d) "4"(Ipv4 근거의 서비스), "6"(Ipv6 근거의 서비스), "255"(PPP 근거의 서비스)와 정합되지 않거나 수신기에 의해 지지되지 않는 서비스 억세스점 식별자를 포함하는 경우; 또한
e) 인식가능하지 않은 제어 필드값을 포함하는 경우; 또는
f) 6개 이상의 "1" 비트 시퀀스로 끝나는 경우.
LAPS 옥텟 디스터핑(de-stuffing) 처리
LAPS 옥텟 디스터핑 처리(또한 때로 탈출 변환(escaping transform)라 칭하여지는)는 FCS 계산 이전과 LAPS 프레임 동기화 이후에 수신된 LAPS 프레임에 적용된다. 옥텟 디스터핑은 제어 탈출 옥텟에 대한 시작 및 종료 플래그 순차 사이의 전체 LAPS 프레임을 조사함으로서 실행된다. 발견되면, 제어 탈출 옥텟은 옥텟 스트림으로부터 제거되고, 이어지는 옥텟은 옥텟 디스터핑 마스킹 옥텟과의 "XOR(exclusive-or)" 연산에 적용된다. 중지 시퀀스는 탈출 시퀀스로 생각되지 않는다.
제어 탈출 옥텟값은 프로그램가능하고 0x7D로 디폴트된다. 옥텟 디스터핑 마스킹 옥텟은 프로그램가능하고 0x20으로 디폴트된다. 한 예로, 0x7E는 0x7D, 0x5E로 부호화된다. 0x7D는 0x7D, 0x5D로 부호화된다.
LAPS 중지 시퀀스
중지 시퀀스(플래그 시퀀스로 이어지는 제어 탈출)는 들어오는 LAPS 프레임에서 선택적으로 검출될 수 있다. 중시 시퀀스는 중지되는 LAPS 프레임의 끝을 표시한다.
전송 LAPS 프로세서
전송 LAPS 프로세서(7)는 패킷 근거의 정보를 STS SPE로 삽입한다. 이는 패킷 캡슐화, FCS 필드 발생, 패킷 사이를 채우는 것, TXFIFO 에러 회복, 및 스크램블링을 제공한다. 전송 LAPS 프로세서는 다음의 기능을 실행한다:
* LAPS 프레임내의 패킷을 캡슐화한다. 각 패킷은 시작 플래그(0x7E), 선택적인 FCS 필드, 선택적인 어드레스와 제어 필드, 및 필드 플래그의 선택적인 종료(0x7E)로 캡슐화된다.
* 선택적인 자체 동기화 전송 패이로드 스크램블러(X43 + 1 다항식).
* ITU-T X.85에 의해 요구되는 투명성 처리(플래그 및 제어 탈출을 위한 옥텟 스터핑). 바이트 스터핑은 필드 플래그의 시작과 종료 사이에 일어난다. 스터핑은 플래그 또는 제어 탈출 바이트와 정합되는 바이트를(0x20)HEX와 XOR 처리된 원래 바이트로 이어지는 제어 탈출로 구성된 2 바이트 시퀀스와 대치한다.
* 필드 플래그(0x7E)의 시작 및 종료를 발생한다. 단일 플래그는 두 패킷 사이에서 공유될 수 있음을 주목한다.
* 선택적으로 프레임 점검 시퀀스(Frame Check Sequence) 필드에 대해 32-비트 CRC를 발생한다.
* SW 제어하의 테스트를 위해 FCS 에러를 삽입하는 기능을 제공한다.
* TX_PRTY 에러가 인터럽트를 발생한다.
* FIFO 언더플로우(underflow)의 선택가능한 처리를 제공한다. FIFO 언더플로우 조건은 패킷의 종료 이전에 TX FIFO가 비워있을 때 일어난다. 이 경우, 인터럽트가 발생된다. 패킷은 FCS 에러나 중지 시퀀스의 발생을 통해 종료되거나, SW 구성가능 탈출 코드를 통해 갭 동안 "채우는(fill)" 바이트가 삽입될 수 있다.
* 다음을 포함하는 성능 모니터 카운트를 발생한다: FIFO 에러 이벤트의 수, 중지된 패킷, 또한 최소 및 최대 패킷 길이 매개변수를 위반하는 패킷의 수(SW 구성가능).
* 변형기(19)를 통해 SDH/SONET 블록 클럭에 MII/GMII로부터 수신된 MAC/GMAC를 동기화한다.
* 필요한 경우, 속도 적용을 목적으로, 프로그램가능한 속도 - 프레임간 갭을 채우는 바이트(Inter-Frame Gap fill byte)(0x7E)를 부가한다.
FCS 다항식
EOS 장치(1)는 CRC-32 FCS(Frame Check Sequence) 발생 및 점검을 지지한다.
FCS는 최고항의 계수를 포함하는 최하위 옥텟으로 먼저 전송된다. EOS 장치는 LAPS 당 작은 엔디언(endian) 비트 순서 또는 큰 엔디언 비트 순서를 사용하여 FCS를 계산하도록 제공될 수 있다.
다음의 다항식은 FCS 값 CRC-32의 발생 및 점검에 사용된다: 1 + x + x2+ x4+ x5+ x7+ x8+ x10+ x11+ x12+ x16+ x22+ x23+ x26+ x32. FCS 필드는 투명성을 위해 삽입된 옥텟을 제외하고 모든 비트 어드레스(SAPI 값), 제어, 정보 필드에 걸쳐 계산된다. 이는 플래그 시퀀스나 FCS 필드 자체를 포함하지 않는다. 2가지 FCS 방법으로, CRC 발생기 및 점검기는 모두 논리 "1"로 초기화된다. FCS 계산이 완료되면, FCS 값은 1-보수화된다. 이것이 FCS 필드에 삽입되는 새로운 값이다.
이제는 본 발명에 따라 전송 방향의 데이터 처리를 상세히 설명한다.
전송 방향의 데이터 처리
전송 방향으로, EOS 장치(1)는 STS/STM SPE에 패킷 근거의 데이터를 삽입한다. 디바이스의 동작 모드는 관리 제어 인터페이스를 통해 제공될 수 있다. 레지스터 값 TX_EOS = 1은 디바이스를 EOS 모드로 놓는다.
전송 FIFO 인터페이스
EOS 모드에서, 전송 시스템 인터페이스는 MII에 따른 인터페이스로 동작한다.
1. 전송 FIFO
TX FIFO(13)에서, 변형기(19)로부터 수신된 버스트형 MII 프레임(예를 들면, 100M)은 병렬 처리, 7e의 플래그를 삽입하는 방법, 또는 TX FIFO의 수신 및 전송측을 동기화하는 방법에 의해 주기적인 LAPS 프레임(예를 들면, 155M)으로 변환된다.
전송 시스템 인터페이스는 전송 경로의 전송 방향으로 EOS를 진행시키는 링크층 디바이스에 의해 제어된다. 링크층 디바이스는 모든 인터페이스 전달을 동기화하도록 EOS 장치에 인터페이스 클럭을 제공한다. 이는 EOS 장치(1)가 속도-정합 버퍼(즉, FIFO)를 포함하도록 요구한다. FIFO의 크기는 최소값으로 512 옥텟이다. EOS 장치는 또한 FIFO를 통해 패킷 상태(패킷/셀(cell)의 시작/종료, 패킷에서 최종 워드(word)가 1 또는 2개 옥텟으로 구성되는가 여부, 패킷 에러)를 전달한다.
2. 전송 FIFO 에러
EOS 모드에서, FIFO의 상태는 EOS 장치에 의해 모니터된다. FIFO 에러 조건은 1) MII_TX_SOP이 패킷 종료(TX_EOP 표시) 이전에 수신될 때마다, 또한 2) TX_CLAV 신호의 주장에 이어서 "전송 윈도우(transmit window)"의 범위를 넘어 MII_TX_ENB가 활성화될 때마다 선언된다. FIFO 에러 이벤트는 MII_TX_FIFOERR_E = 1로 설정함으로서 관리 인터페이스에 보고된다. EOS 디바이스는 FIFO 에러 이벤트에 의해 영향을 받는 모든 패킷을 카운트하는 8-비트 FIFO 에러 카운터를 포함한다.
성능 모니터 카운터가 래치(latch)될 때, 이 카운터의 값은 MII_TX_FIFOERR_CNT[7:0] 레지스터로 래치되고, FIFO 에러 카운터는 클리어(clear)된다. LATCH_EVENT의 최종 상승 엣지 이래로 적어도 하나의 FIFO 에러 이벤트가 있으면, FIFO 에러 이벤트 비트 MII_TX_FIFOERR_SECE가 설정된다. EOS 모드(MII_TX_EOS = 1)에서, EOS 디바이스는 에러가 있는 패킷을 중지시킨다.
3. EOS 에러 패킷 처리
EOS 동작 모드(MII_TX_EOS = 1)에서는 다음의 에러 패킷 처리 과정이 제공된다:
4. TX_ERR 링크층 표시
전송 시스템 인터페이스는 특정한 패킷이 에러를 포함하여 중지되거나 버려져야 할 때 링크층 디바이스가 EOS 장치에 나타낼 수 있는 방법을 제공한다(MII_TX_ERR의 정의를 참고).
EOS 장치는 에러가 있는 것으로 표시된 링크층으로부터 수신된 모든 패킷을 카운트하는 8-비트 링크층 에러 카운터를 포함한다. 성능 모니터 카운터가 래치될 때(LATCH_EVENT가 고상태로 전이될 때), 이 카운터의 값은 MII_TX_EOS_LLPKT_ERRCNT[7:0] 레지스터로 래치되고, 링크층 패킷 에러 카운터는 클리어된다. LATCH_EVENT의 최종 상승 엣지 이래로 적어도 하나의 링크층 패킷 에러가 있으면, 링크층 패킷 에러 이벤트 비트, MII_TX_EOS_LLPKT_ERR_SECE가 설정된다.
5. 최대/최소 패킷 크기
EOS 장치는 또한 한 옵션으로 에러가 있는 패킷을 관찰하고, 이것이 최소 또는 최대 패킷 크기를 위반하면 이를 전송하지 않거나 중지시킨다. 패킷 크기는 LAPS 패킷만의 크기를 칭하고, EOS 장치에 의해 삽입된 바이트(플래그 시퀀스, 어드레스, 제어, FIFO 언더플로우, 투명성, 또는 FCS 바이트)를 포함하지 않는다. 최소 및 최대 크기는 관리 제어 인터페이스를 통해 프로그램가능하다. 레지스터 MII_TX_EOS_PMIN[3:0]은 최소 패킷 크기를 포함한다. 이 레지스터의 디폴트값은 6이다. 레지스터 MII_TX_EOS_PMAX[15:0]은 최대 패킷 크기를 포함한다. 이 레지스터의 디폴트값은 0x05E0이다.
EOS 장치(1)는 관리 인터페이스를 통해 지시될 때 최소 및 최대 크기 패킷 점검을 인에이블/디스에이블시킨다. MII_TX_EOS_PMIN_ENB 또는 MII_TX_EOS_PMAX_ENB = 1이면, 패킷 크기 제한의 위반으로 인한 패킷 중지가 인에이블된다. 0(디폴트)이면, 패킷 크기 위반은 무시된다.
EOS 장치(1)는 최소 및 최대 패킷 크기 제한이 위반될 때마다 카운트되는 2개의 8-비트 에러 카운터를 포함한다. 성능 모니터 카운터가 래치될 때, 이들 카운터의 값은 MII_TX_EOS_PMIN_ERRCNT[7:0] 및 MII_TX_EOS_PMAX_ERRCNT[7:0] 레지스터에 래치되고, 패킷 크기 위반 카운터는 클리어된다. LATCH_EVENT의 최종 상승 엣지 이래로 적어도 하나의 패킷 크기 위반 에러가 있으면, 적절한 패킷 크기 위반 제2 이벤트 비트 MII_TX_EOS_PMIN_ERR_SECE 또는 MII_TX_EOS_PMAX_ERR_SECE가 설정된다.
6. 에러 패킷 중지
패킷 전송이 시작된 이후에 에러 조건이 수신 또는 검출되면, EOS 장치(1)는 패킷을 삭제할 수 없다. 그러므로, 이들 패킷은 중지된다. EOS 장치는 에러가 있는 패킷을 중지하기 위한 2가지 옵션을 지지한다.
디폴트 옵션은 중지 시퀀스 0x7d7e를 삽입함으로서 패킷을 중지하는 것이다. 이 코드를 수신하면, 수신기는 이 패킷을 버리게 된다. 다른 방법으로, EOS 장치는 또한 간단히 FCS 바이트를 반전시킴으로서 에러가 있는 패킷을 중지할 수 있다. 중지 모드는 관리 제어 인터페이스를 통해 제어된다. MII_TX_EOS_FCSABRT_ENB = 1은 FCS 반전 방법을 인에이블시키고, MII_TX_EOS_FCSABRT_ENB = 0(디폴트)은 디스에이블시킨다.
라인측 패킷 루프백
테스트를 위해, EOS 디바이스(1)는 또한 사용자가 SONET/SDH 신호로부터 추출하는 패킷을 전송 방향 FIFO에 루프백(loopback)하는 기능을 제공하고, 여기서 이는 시스템 인터페이스로부터 수신된 데이터를 대신한다. 이 데이터에는 이어서 전송측 LAPS 처리가 실행되고, SONET/SDH 라인으로 다시 전달된다. MII_R_TO_T_LOOP가 1로 설정될 때, 루프백이 활성화된다. MII_R_TO_T_LOOP가 0일 때, 루프백은 금지되고 정상적인 처리가 진행된다. 이 루프백은 주로 디바이스 테스트를 위해 제공된다. 실제 동작에서, 수신 클럭이 전송 클록 보다 빠르고 SONET/SDH 패이로드가 패킷으로 채워지면, 전송측이 수신측의 전 데이터 속도를 수용할 수 없기 때문에 주기적으로 에러가 주어질 수 있다.
전송 LAPS 처리
전송 시스템 인터페이스에 이어서, EOS 장치(1)는 EOS 모드일 때(MII_TX_EOS = 1) 다음 처리를 실행한다.
1. LAPS 프레임에서 패킷의 캡슐화
EOS 응용에 대해 정의된 LAPS 프레임은 도 4에 도시된다. EOS 모드(MII_TX_EOS = 1)에서, 링크층으로부터 수신된 각 LAPS 패킷은 ITU-T X.85에서 정의된 플래그 시퀀스를 사용하여 서술되고, 이는 LAPS 프레임의 시작 및 종료를 모두 나타내는데 사용된다. 이 플래그 시퀀스의 값은 01111110(16진수 0x7e)이다.
한 옵션으로, EOS 장치는 한 프레임의 종료 및 다음 프레임의 시작 모두를 나타내는 단일 플래그를 삽입할 수 있다. 이는 관리 인터페이스를 통해 제어된다; MII_TX_EOS_EOP_FLAG = 1이면, EOS 장치는 프레임의 시작 및 종료를 나타내도록 분리된 플래그를 삽입한다. MII_TX_EOS_EOP_FLAG = 0(디폴트)이면, 단일 플래그 시퀀스만이 삽입될 수 있다.
FCS 필드의 발생이 금지되는 특수한 경우, MII_TX_EOS_EOP_FLAG는 EOS 장치에 의해 무시되고, 프레임 플래그 시퀀스의 시작 및 종료는 항상 삽입된다. 이는 FCS 필드가 ITU-T X.85에 따라 필수적이므로 비표준 동작이다. 이 특성은 FCS가 금지되고 단일 바이트 패킷이 가능한 테스트 주기 동안 수신측에서 적절한 동작을 보장하는데 요구된다.
2. 어드레스 및 제어 필드
X.86 표준은 프레임 플래그 시퀀스의 시작에 바로 이어서 2개의 필드를 지정한다: "0x0c"로 설정된 어드레스 바이트 및 00000011로 정의된 제어 바이트. EOS 모드(MII_TX_EOS = 1)에서, MII_TX_EOS_ADRCTL_INS = 1이면, EOS 장치는 선택적으로 이들 필드를 삽입한다. MII_TX_EOS_ADRCTL_INS = 0(디폴트)이면, 이들 필드를 삽입하지 않는다.
3. 투명성
EOS 모드에서(MII_TX_EOS = 1), 옥텟 스터핑 과정은 이때 실행되고, 이는 투명성 처리라 칭하여진다. 특정한 옥텟, 제어 탈출(01111101 또는 16진수 0x7d)은 수신측에서 특정한 처리를 요구하는 바이트를 나타내는 표시자로 사용된다. 제어 탈출은 프레임 데이터에서 특정한 코드의 발생을 표시하는데 사용된다.
FCS 계산 이후에, EOS 장치는 2개의 플래그 시퀀스 사이의 전체 프레임을 조사한다. 0x7e 또는 0x7d로 식별되는 임의의 코드의 각 발생은 16진수 0x20과 XOR된 원래 옥텟으로 이어지는 제어 탈출 옥텟으로 구성된 2개의 옥텟 시퀀스로 대치된다. EOS 장치는 이어지는 바이트 시퀀스에서 투명성 처리를 실행하고, EOS 장치에 의해 삽입된 플래그 시퀀스 중 하나를 제외하고 프레임을 서술한다. 페이로드에서(플래그 시퀀스 사이) 0x7e가 발생되면, 다음에 기술된 바와 같이 처리된다:
0x7e는 0x7d, 0x5e로 부호화된다.
0x7d는 0x7d, 0x5d로 부호화된다.
SPE 생성
1. EOS 동작(MII_TX_EOS = 1)
EOS 스트림은 이어서 SPE(SONET/SDH Synchronous Payload Envelope)의 패이로드로 맵핑된다. EOS 옥텟 경계는 SPE 옥텟 경계와 정렬된다. EOS 프레임의 길이가 변화가능하므로, 이들은 SPE 경계를 통과하도록 허용된다. 동작하는 동안, SPE에 즉시 삽입하는데 이용가능한 LAPS 프레임이 없을 때, 플래그 시퀀스는 LAPS 프레임 사이의 시간을 채우도록 전송된다. STS-3c/STM-1에서 SONET/SDH를 통한 이더넷에 이용가능한 정보는 149.760 Mbps이다.
2. FIFO 언더플로우
EOS 모드에서(MII_TX_EOS = 1), 전송 FIFO는 패킷 사이가 비워지지만, 패킷 전송 동안에는, 즉 MII_TX_EOP 표시가 수신된 이후이고 MII_TX_EOP 표시가 수신되기 이전에는 비워지지 말아야 한다. 그런 경우, EOS 장치는 FIFO 언더플로우를 처리하는 2가지 옵션을 제공한다: 패킷이 중지 방법을 사용하여 중지되거나; 특수 코드, MII_TX_EOS_FIFOUNDR_BYTE[7:0]가 전송되어, 유효한 데이터가 다시 한번 FIFO에 있을 때까지 SPE를 채운다. 레지스터 MII_TX_EOS_FIFOUNDR_MODE는 응답을 제어하고; MII_TX_EOS_FIFOUNDR_MODE = 0은 패킷이 중지됨을 나타낸다. 이는 디폴트 값이다. MII_TX_EOS_FIFOUNDR_MODE = 1은 언더플로우 조건이 존재하는 동안 특수 FIFO 언더플로우 코드, MII_TX_EOS_FIFOUNDR_BYTE[7:0]가 전송됨을 나타낸다. MII_TX_EOS_FIFOUNDR_BYTE[7:0]은(0x??)로 디폴트된다.
SPE/VC 발생
STS-3c SPE 또는 VC-4의 구조는 도 12a 내지 도 12c에 도시된다. SPE/VC의 제1 컬럼은 POH(path overhead)이다. 경로 오버헤드는 9 바이트이고, SONET에 대해 이들 9 바이트의 순서는 J1, B3, C2, G1, F2, H4, Z3, Z4, 및 Z5이고, SDH에 대해 이들 9 바이트는 J1, B3, C2, G1, F2, H4, F3, K3, 및 N1이다. 경로 오버헤드의 제1 바이트는 경로 트레이스 바이트(J1)이다. SONET/SDH TOH/SOH에 대한 위치는 연관된 STS/AU 포인터로 나타내진다. 다음 섹션은 POH 바이트의 전송값을 정의한다. 바이트 명칭이 SONET 및 SDH 사이에서 다른 경우, SONET 명칭이 먼저 리스트된다.
1. 경로 트레이스(J1)
EOS 장치(1)는 16-바이트 또는 64-바이트 경로 트레이스 메시지를 J1 바이트로 전송하도록 제공될 수 있다. 메시지는 MII_TX_J1_[63:0]_[7:0]에 저장된다. MII_TX_J1SEL = 0이면, J1 바이트는 MII_TX_J1_[15]_[7:0] 내지 MII_TX_J1_[0]_[7:0]에서 16-바이트 시퀀스로 반복하여 전송된다. 그렇지 않으면, MII_TX_J1_[63]_[7:0] 내지 MII_TX_J1_[0]_[7:0]의 64-바이트 시퀀스가 전송된다.(16-바이트 시퀀스는 일반적으로 SDH 모드에서 사용되고, 64-바이트 시퀀스는 SONET 모드에서 사용된다.)
2. 경로 BIP-8(B3)
비트 인터리브 패리티(Bit interleaved parity) 8(BIP-8)은 B3_INV = 0인 경우 짝수 패리티(정상)로 전송된다. 그렇지 않으면, 홀수 패리티(부정확)가 발생된다. BIP-8은 이전 SPE/VC(POH를 포함하여)의 전체 비트에 걸쳐 계산되고, 현재 SPE/VC의 B3 바이트로 배치된다.
BIP-8의 정의에 의해, B3의 제1 비트는 이전 SPE/VC의 모든 바이트 중 제1비트를 통해 패리티를 제공하고, B3의 제2 비트는 이전 SPE/VC의 모든 바이트 중 제2 비트를 통해 패리티를 제공한다.
3. 신호 라벨(C2)
신호 라벨 바이트는 SPE/VC의 구성을 나타낸다. 제공된 값, TX_C2_[7:0]은 발생된 C2 바이트로 삽입된다.
4. 경로 상태(G1)
경로 REI. 수신측은 수신된 SPE/VC에서 B3 비트 에러를 모니터한다. 각 프레임에서 에러 검출된 B3의 수(0 내지 8)는 원격 에러 표시로 전송 경로 상태 바이트 G1에 삽입되도록 수신측에서 전송측으로 전달된다. FORCE_G1ERR = 1이면, G1의 4 MSB는 1000으로 연속하여 전송된다(테스트를 위해). PREI_INH = 0이면, 이는 수신측 POH 모니터 블록에 의해 가장 최근에 검출된 B3 에러의 수와 똑같은 이진수값(0 내지 8을 나타내는 0000 내지 1000)으로 설정된다. 그렇지 않으면, 이는 모드 0으로 설정된다.
경로 RDI. G1의 비트 5는 경로/AU 원격 결함 표시(Remote Defect Indication, RDI-P)로 사용되거나, G1의 비트 5, 6, 및 7이 진보된 RDI-P 표시자로 사용될 수 있다. G1의 비트 5, 6, 및 7로 전송된 값은 TX_G1_[2:0] 레지스터로부터 취해지거나(PRDI_AUTO = 0인 경우), EOS 장치가 자동적으로 진보된 RDI 신호(PRDI_AUTO = 1 및 PRDI_ENH = 1인 경우), 또는 1 비트 RDI 신호(PRDI_AUTO = 1 및 PRDI_ENH = 0인 경우)를 발생한다. G1의 비트 5, 6, 및 7로 전송되는 값은 표 4에 도시된다.
경로 RDI 비트값
PRDI_AUTO = 1이면, 상기에 도시된 값은 최소 20 프레임 동안 전송된다. 일단 20개 프레임이 똑같은 값으로 전송되면, 표 1에 리스트된 결함 표시값의 현재 상태에 대응하는 값이 전송된다. G1의 비트 8(LSB)은 사용되지 않고, 0으로 설정된다.
5. 다른 POH 바이트
나머지 POH 바이트는 EOS 장치에 의해 지지되지 않고, 모든 0인 고정 바이트로 전송된다. 이들은 경로 사용자 채널(F2), 위치 표시자(H4), 경로 성장/사용자 채널(Z3/F3), 경로 성장/경로 APS 채널(Z4/K3), 및 직렬 연결 모니터(Z5/N1) 바이트를 포함한다.
SONET/SDH 프레임 발생
SONET/SDH 프레임 발생 블록은 운송(섹션) 오버헤드(Transprot(Section)Overhead, TOH/SOH) 바이트를 발생하고, SPE/VC로부터의 바이트로 패이로드를 채우고, 또한 TOH/SOH 바이트의 제1 로우(row)를 제외한 모든 바이트의 SONET/SDH 신호를 스크램블링함으로서 STS-3c/STM-1을 생성한다.
1. 프레임 정렬
발생된 프레임의 위치는 입력, TX_FRAME_IN에 대해 고정된다. 프레임 시작 표시 출력, TX_FRAME_OUT은 TX_FRAME_IN 입력에 대해 고정되지만 지정되지 않은 관계를 갖는다. 전송 라인 출력 TX_DATA[7:0]상의 데이터 바이트에 대한 TX_FRAME_OUT상의 1 클럭 싸이클폭 펄스의 관계는 MII_TX_FOUT_BYTE_TYPE[1:0] 및 TX_FOUT_BYTE_NUMBER[3:0] 레지스터에 의해 제어된다.
2. 패이로드 발생
SONET 또는 SDH 패이로드는 일반적으로 SPE/VC로부터의 바이트로 채워진다. SPE/VC의 J1 바이트는 STS-3c/STM-1 모드에서 로우 1의 컬럼 10으로 배치된다(MII_TX_SIG_MODE = 0).
SONET/SDH 패이로드의 정상적인 발생은 라인(멀티플렉스 섹션, MS) 알람 표시 신호(Alarm Indication Signal, AIS)인 LAIS 또는 경로(관리 유닛, AU) AIS 신호인 PAIS의 전송 동안에 중단된다. AIS 발생은 MII_TX_LAIS 및 MII_TX_PAIS 레지스터에 의해 제어된다. MII_TX_LAIS 또는 MII_TX_PAIS = 1이면, 전체적인 패이로드(9396 또는 2349 바이트)는 모두 1 바이트로 채워진다.
AIS가 활성화 상태가 아니면, TX_UNEQ = 1인 경우, 갖추어지지 않은 SPE/VC(모든 SPE/VC 바이트가 모두 0으로 채워진다)가 발생된다.
3. TOH/SOH 발생
SONET TOH 바이트는 일반적으로 SDH SOH 바이트와 똑같다. 다음 섹션은 모든 TOH/SOH 바이트에 대해 발생되는 값을 정의한다. 바이트 명칭이 SONET과 SDH 사이에 서로 다른 경우, SONET 명칭이 먼저 리스트된다. 표준에서 비어있는 엔터티는 SONET 정의되지 않거나 SDH 비표준화된 예정 바이트이다. EOS 장치는 이들 바이트를 모두 0으로 채운다.
TOH/SOH 바이트의 정상적인 발생은 LAIS 또는 PAIS를 전송하는 동안 중단된다. MII_TX_LAIS = 1이면, TOH/SOH의 처음 3개 로우는 정상적으로 발생되지만, 나머지 TOH/SOH(뿐만 아니라 모든 SPE/VC 바이트)는 모두 1인 바이트로 전송된다. MII_TX_PAIS = 1이면, TOH/SOH의 모든 로우는 로우 4에서 포인터 바이트를 제외하고 정상적으로 발생된다. H1, H2, 및 H3 바이트(뿐만 아니라 모든 SPE/VC 바이트)는 모두 1인 바이트로 전송된다.
프레임 바이트는 고정 패턴을 가지고 정상적으로 발생된다:
* A1: 1111_0110 = F6
* A2: 0010_1000 = 28
테스트를 위해, Al 및 A2는 에러와 함께 발생될 수 있다. A1A2_ERR = 0이면, 에러가 삽입되지 않는다. A1A2_ERR가 1일 때, 8 프레임의 각 그룹에서 m개의 연속적인 프레임(여기서, m은 A1A2_ERR_NUM[2:0]과 동일한 이진수)은 A1A2_ERR_PAT[15:0]의 내용과 XOR 처리된 A1 및 A2로 발생된다. A1의 MSB는 A1A2_ERR_PAT[15]와 XOR 처리되고, A2의 LSB는 A1A2_ERR_PAT[0]과 XOR 처리된다.
16개의 연속 프레임 주기에 걸쳐, EOS 장치(1)는 MII_TX_J0_[15:0]_[7:0]에 포함된 16-바이트 패턴을 연속적으로 전송한다. 바이트는 MII_TX_J0_[15]_[7:0]으로 시작하여 내림차순으로 전송된다.
ITU-T G.707 표준은 clause3/G.831에서 정의된 SAPI(Section Access Point Identifier)를 포함하는 16-바이트 섹션 트레이스 프레임이 연속적인 J0 바이트에서 계속 전송되어야 한다고 기술한다. 프레임 시작 표시자 바이트만이 MSB에 1을 포함함을 주목한다.
섹션 트레이스 기능은 기존에 SONET에 대해 정의되지 않는다. SONET에 대해 유사한 섹션 트레이스가 정의되지 않으면, 모든 MII_TX_J0 바이트는 10진수 1이 J0에서 연속하여 전송되도록 0000_0001로 채워져야 한다. Z0 바이트는 STS-12c/STM-4(MII_TX_SIG_MODE = 1) 모드에서 2 내지 12, 또는 STS-3c/STM-1(MII_TX_SIG_MODE = 0)에서 2 내지 3과 같은 이진수로 순서대로 전송된다.
B1 비트 인터리브 패리티 8(BIP-8)은 MII_BI_INV = 0인 경우 짝수 패리티(정상)로 전송된다. 그렇지 않으면, 홀수 패리티(부정확)가 발생된다. BIP-8은 스크램블링 이후에 이전 STS-3c/STM-1 프레임의 모든 비트에 걸쳐 계산되고, 스크램블링 이전에 현재 프레임의 B1 바이트에 배치된다. BIP-8의 정의에 의해, B1의 제1 비트는 이전 프레임의 모든 바이트 중 제1 비트를 통해 패리티를 제공하고, B1의 제2 비트는 이전 프레임의 모든 바이트 중 제2 비트를 통해 패리티를 제공한다.
오더와이어 바이트는 2개의 64kb/s 디지털화 음성 신호를 운반하기 위해 정의된다. F1 바이트는 네트워크 제공자에 의한 사용에 이용가능하다. 전송 블록은전송된 E1, E2, 및 F1 바이트로의 삽입을 위해 3개의 직렬 입력, MII_TX_E1_DATA, MII_TX_E2_DATA, 및 TX_F1_DATA를 수용한다. 이들 3개의 직렬 입력에 대한 타이밍 기준을 제공하기 위해 EOS 장치(1)로부터 단일 64kHz 클럭(MII_TX_E1E2F1_CLK)이 출력된다.
이들 바이트의 제1 비트(MSB)는 들어오는 프레임 시작 펄스, MII_TX_FRAME_IN와 정렬되어야 한다. 수신된 E1, E2, 및 F1 바이트는 E1, E2, 및 F1 바이트의 최종 비트 수신에 이어지는 출력 SONET/SDH 프레임에 삽입된다.
TOH/SOH에는 2개의 DCC가 있다. 섹션/재발생 섹션 DCC는 갭 192kb/s 채널을 생성하는데 D1, D2, 및 D3 바이트를 사용한다. 라인/멀티플렉스 섹션 DCC은 갭 576kb/s 채널을 생성하는데 D4 내지 D12를 사용한다. 전송측은 2개의 직렬 입력, MII_TX_SDCC_DATA 및 MII_TX_LDCC_DATA에서 DCC 데이터를 받아들인다. 비트 동기화를 보장하기 위해, 전송측은 2개의 클럭, 즉 192kHz(갭)에서 MII_TX_SDCC_CLK 및 576kHz(갭)에서 MII_TX_LDCC_CLK를 출력한다. 클럭 신호는 TOH/SOH로 삽입하도록 MII_TX_SDCC_DATA 및 MII_TX_LDCC_DATA로부터 레지스터로 비트의 재타이밍을 인에이블시킨다. 재타이밍이 상승 엣지에서 실행되므로, MII_TX_SDCC_DATA 및 MII_TX_LDCC_DATA는 MII_TX_SDCC_CLK 및 MII_TX_LDCC_CLK의 하강 엣지에서 변화되어야 한다.
H1 및 H2는 3개의 필드를 포함한다. SPE/VC가 TOH와 동기화되어 발생되기 때문에, 가변 포인터 발생이 요구되지 않는다. 대신에, 활성화 H1 및 H2 바이트가 522(10진수) = 10_0000_1010(2진수)의 고정된 포인터값으로 발생되고, H3 바이트는모두 0으로 고정된다. 그래서, J1 바이트의 SPE/VC는 STS-3c/STM-1 모드(MII_TX_SIG_MODE = 0)에서 로우 1의 컬럼 10으로 배치된다.
MII_TX_LAIS 또는 TX_PAIS가 활성화 상태이면, H1, H2, 및 H3 바이트는 모두 1로 전송된다. 모든 비트가 0이 되도록 MII_TX_LASI 또는 TX_PAIS가 전이될 때, EOS 장치(1)는 인에이블된 새로운 데이터 플래그로 다음 프레임에서 제1 H1 바이트를 전송한다. 이어지는 프레임은 제1 H1 바이트에서 디스에이블된 NDF 필드로 발생된다. 처음 H1-H2 바이트쌍은 정상 포인터로 다음과 같이 전송된다.
* NDF = 0110
* SS = TX_SDH_PG, 0
* 포인터값 = 10_0000_1010
다른 모든 H1-H2 바이트쌍은 다음과 같이 연속 표시 바이트로 전송된다.
* NDF = 1001
* SS = TX_SDH_PG, 0
* 포인터값 = 11_1111_1111
다음의 B2 설명에서, 숫자들은 디바이스의 모드에 의존하여 약간 변한다(STS-12c 모드 대 STS-3c). 두 경우의 동작을 설명하기 위해, 다음은 각 모드에 적용되는 요구조건을 식별하는데 사용된다: STS-3c. TOH/SOH에는 12 [3] B2 바이트가 있고, 그와 함께 이는 BIP-96 [BIP-24] 에러 검출 기능을 제공한다.
각 B2 바이트는 이전 프레임에서 12 [3] 바이트 그룹 중 1의 바이트를 통해 BIP-8 패리티를 제공한다. 컬럼 j의 B2 바이트는 컬럼 j + 12k(j + 3k)(여기서, k= 0 내지 89)에서 나타나는 이전 프레임(TOH/SOH의 처음 3 로우의 바이트를 제외하고)의 바이트를 통해 BIP-8 패리티를 제공한다. BIP-8은 B2_INV = 0인 경우 짝수 패리티(정상)로 전송된다. 그렇지 않으면, 홀수 패리티(부정확)가 발생된다. BIP-8 값은 스크램블 처리 이전에 이전 STS-3c/STM-1 프레임의 바이트를 통해 계산되고, 스크램블 처리 이후에 현재 프레임의 B2 바이트로 배치된다.
K1 및 K2의 5 MSB는 APS(automatic protection switching) 신호 전송에 사용된다. K2의 3 LSB는 라인/MS 레벨에서 AIS 또는 RDI(Remote Defect Indication)로 사용되고, SONET에서는 이들이 또한 APS 신호 전송에 사용된다. EOS 장치는 전송된 K1 바이트에 MII_TX_K1_[7:0]을 삽입하고, 전송된 K2 바이트의 5 MSB에 MII_TX_K2_[7:3]을 삽입한다.
K2의 3 LSB는 3개 소스로부터 제어된다. 우선순위로, 이는 다음과 같다.
* TX_LAIS = 1이면, 모두 1로 전송된다(모든 라인/MS 오버헤드 바이트와 같이).
* 그밖에, LRDI_INH = 0이고(MII_RX_LOS AND NOT RX_LOS_INH), MII_RX_LOF, MII_RX_LOC 중 임의의 것, 또는 MII_RX_LAIS = 1이면, 이들은 110으로 전송된다. 이 특정 이벤트가 활성화 상태일 때, K2는 최소 20 프레임 동안 110으로 설정된다.
* 그밖에는 MII_TX_K2_[2:0]이 전송된다.
RX_LOS는 활성화 고상태(MII_RX_LOS_LEVEL = 0, 디폴트) 또는 활성화 저상태(MII_RX_LOS_LEVEL = 1)가 될 수 있다. 내부적으로, MII_RX_LOS_LEVEL = 1이면, MII_RX_LOS는 반전되어 MII_RX_LOS를 제공한다. GR-253의 요구조건 R6-180내지 R6-182는 수신된 LOS, LOF, 또는 LAIS의 검출 및 제거에서 RDI가 삽입되어 125 μs내에서 제거되어야 한다고 지정한다.
이 바이트의 4 LSB는 동기화 상태 메시지를 운반한다. 전송된 S1 바이트는 MII_TX_S1_[7:0]과 동일하게 설정된다.
수신측은 수신된 신호에서 B2 비트 에러를 모니터한다. 각 프레임에서 에러 검출된 B2의 수는 STS-12c/STM-4 모드에서 프레임 당 0 내지 96 B2 비트, 또한 STS-3c/STM-1 모드에서 프레임 당 0 내지 24 B2 비트의 범위가 될 수 있다. 라인/MS REI(Remote Error Indication) 바이트, M1 바이트는 일반적으로 수신된 신호에서 검출된 B2 에러의 카운트를 운반한다.
사용자는 TX_M1_ERR = 1을 설정함으로서 REI 에러 표시의 전송을 강요할 수 있다. 이는 24(STS-3c/STM-1 모드)의 카운트가 M1 바이트에서 전송되게 한다. 그밖에, LREI_INH = 0이면, M1 바이트는 가장 최근의 B2 에러 카운트와 똑같이 설정된다. 그렇지 않으면, M1 바이트는 모드 0으로 설정된다.
Z1 및 Z2 바이트의 사용이 표준화되지 않기 때문에, EOS 장치(1)는 이들 바이트를 모두 0으로 채운다.
스크램블링
입력은 다항식 g(x) = x7+ x6+ 1로부터 발생된 프레임 동기화 스크램블링 시퀀스로 스크램블링된다. 스크램블러는 처음 SPE/VC 바이트(STS-3c/STM-1 모드에서 로우 1의 컬럼 10에 있는 바이트)가 시작될 때 1111111로 초기화되고, TOH/SOH의 제1 로우를 제외하고 전체 SONET/SDH 신호를 스크램블 처리한다. 테스트를 위해, 스크램블러는 SCRINH 비트를 1로 설정함으로서 디스에이블될 수 있다.
스크램블링 유닛(6)으로부터 출력된 스크램블링 LAPS 프레임(예를 들면, 155M의)은 스크램블링 유닛(6)과 SPE/BC 발생 유닛(5) 사이에 연결된 FIFO 유닛(도시되지 않은)에 의해 SDH 프레임(예를 들면, 155M의)으로 변환되고, 이는 PLL(Phase latch Loop)로 동작을 실행한다.
다음 설명은 수신 방향의 데이터 처리에 대한 것이다.
1. T-대-R 루프백 및 LOC
EOS 장치(1)는 R_LOOP = 1인 경우에 발생된 전송 신호를 루프백하도록 구성될 수 있다. 그렇지 않으면, SONET/SDH 인터페이스로부터의 수신 신호가 선택된다. 루프백하는 동안, TX_SONETCLK 입력은 수신기 프레이머 및 다른 수신기 회로에 클럭을 제공하는데 사용된다. 루프백이 선택되지 않으면, RX_SONETCLK 입력이 이 회로에 클럭을 제공하는데 사용된다.
RX_SONETCLK 입력은 TX_CLK 입력을 사용하여 클럭의 손실에 대해 모니터된다. 16 주기의 TX_CLK 동안 RX_SONETCLK에 전이가 검출되지 않으면, RX_LOC 비트가 설정된다. 이는 전이가 검출될 때 클리어된다. RX_LOC_D 델타 비트는 RX_LOC가 0에서 1 또는 1에서 0으로 전이되면 설정된다.
2. 운송 오버헤드 모니터
TOH/SOH 모니터 블록은 J0, B2, K1K2, S1, 및 M1 모니터로 구성된다. 이들 TOH/SOH 바이트는 상태의 변화나 에러에 대해 모니터된다.
2.1 J0 모니터
J0 모니터에는 2가지 모드의 동작이 있다. 한가지는 전형적으로 SONET 응용에 사용되고, 다른 하나는 SDH 응용에 사용된다. MII_RX_J0 = 0 모드(SONET)에서, J0 모니터는 3개의 연속적인 프레임 동안 일관되게 정합되는 값에 대해 수신된 J0 바이트를 조사하는 것으로 구성된다. 일관된 J0 값이 수신될 때, 이는 MII_RX_J0_[15]_[7:0]에 기록된다.
MII_RX_J0 = 1인 경우(SDH), J0 바이트는 섹션 억세스점 식별자를 포함하는 반복적인 16-바이트 섹션 트레이스 프레임을 포함할 것으로 기대된다. J0 모니터는 16-바이트 섹션 트레이스 프레임의 시작에 고정되고, 3개의 연속적인 섹션 트레이스 프레임 동안 일관되게 정합되는 값에 대해 수신된 섹션 트레이스 프레임을 조사하는 것으로 구성된다. 일관된 프레임 값이 수신될 때, 이는 MII_RX_J0_[15:0]_[7:0]에 기록된다. 제1 바이트 섹션 트레이스 프레임(프레임 시작 표시자를 포함하는)은 MII_RX_J0_[15])[7:0]에 기록된다.
2.1.1 프레임화
프레임 시작 표시자 바이트의 MSB를 제외하고, 모든 섹션 트레이스 프레임 바이트의 MSB는 0이다. J0 모니터 프레이머는 MSB에 0을 갖고, MSB에 1를 갖는 J0 바이트로 이어지는 15개의 연속적인 J0 바이트를 탐색한다. 이 패턴이 발견될 때, 프레이머는 프레임, J0_OOF = 0으로 진행된다. 일단 J0 모니터 프레이머가 프레임내에 있으면, 이는 3개의 연속적인 섹션 트레이스 프레임이 적어도 1 MSB 비트 에러를 갖고 수신될 때까지 프레임내에 유지된다. MII_RX_J0 = 0이면, J0 프레임 표시는 프레임내 상태, MII_J0_OOF = 0으로 유지된다. MII_J0_OOF_D 델타 데이터는 MII_J0_OOF가 상태를 변화시킬 때 설정된다.
2.1.2 패턴 수용 및 비교
프레임에서 한번씩, J0 모니터 블록은 3개의 연속적인 16바이트(MMI_RX_J0 = 1) 또는 1 바이트(MII_RX_J0 = 0) 섹션 트레이스 프레임을 찾는다. 3개의 연속적인 동일 프레임이 수신될 때, 받아들여진 프레임은 MII_RX_J0_[15:0]_[7:0](또는 SONET 모드에서 MII_RX_J0_[15]_[7:0])에 저장된다. 수용 프레임은 이들 레지스터의 이전 내용에 비교된다. 새로운 값이 저장될 때, MII_RX_J0_D 델타 비트가 설정된다.
2.2 BIP-96(B2) 점검
다음의 B2 설명에서, 숫자들은 디바이스의 모드(STS-3c)에 의존하여 약간 변화된다. 두가지 경우의 동작을 설명하기 위해, 다음은 모드: STS-3c에 적용하는 요구조건을 식별하는데 사용된다. EOS 장치(1)는 정확한 BIP-8 값에 대해 수신된 B2 바이트를 점검한다.(12 [3] B2 바이트는 함께 BIP-96 [BIP-24]을 형성한다.) 짝수 패리티 BIP-96 [BIP-24]는 TOH(SONET에서는 SOH이고 SDH에서는 RSOH)의 처음 3 로우를 제외하고 각 프레임의 12 [3] 바이트의 모든 그룹에 걸쳐 계산된다. 계산은 디스크램블 처리 이후에 수신된 데이터에 실행된다. 이 값은 이어서 디스크램블 처리 이후 다음 프레임에서 B2 값에 비교된다. 비교 결과는 0 내지 96 [0 내지 24] 부정합(B2 비트 에러)으로 주어질 수 있다. 각 프레임에서 에러 검출된 B2 비트의 수는 전송된 M1 바이트로 삽입될 수 있다.
2.2.1 B2 에러 카운트
EOS 장치(1)는 모든 B2 비트 에러(BIT_BLKCNT = 0인 경우) 또는 적어도 하나의 B2 비트 에러를 갖는 모든 프레임(BIT_BLKCNT = 1인 경우)을 카운트하는 20-비트 B2 에러 카운터를 포함한다. 성능 모니터 카운터가 래치될 때(LATCH_EVENT가 고상태로 전이), 이 카운터의 값은 B2_ERRCNT[19:0] 레지스터로 래치되고, B2 에러 카운터는 클리어된다. LATCH_EVENT의 최종 상승 엣지 이래로 적어도 하나의 B2 에러가 있으면, B2 에러 제2 이벤트 비트, B2ERR_SECE가 설정된다. B2 에러 속도 한계값 블록이 적용된다.
수신된 신호의 비트 에러 속도가 제공가능한 2가지의 다른 한계값(신호 실패(Signal Fail) 및 신호 변형(Signal Degrade) 조건) 이상 또는 이하인가 여부를 결정하기 위해, EOS 장치(1)는 2개의 B2 에러 속도 한계값 블록을 제공한다. 에러 속도가 한계값 이상인 것으로 SF 블록 또는 SD 블록이 결정하면, B2_ERR_SF 또는 B2_ERR_SD를 설정한다. 델타 비트 B2_ERR_SF_D 또는 B2_ERR_SD_D는 대응하는 에러 속도 비트가 값을 변화시키는 경우 설정된다. 각 에러 속도 한계값 블록에 대해, 사용자는 BLOCK 레지스터 및 2쌍의 THRESH 및 GROUP 레지스터를 제공할 수 있다. 상태 설정하고 클리어할 때 히스테리시스(hysteresis)를 허용하기 위해, 각 에러 속도 한계값 블록은 상태를 설정하기 위한 1쌍의 THRESH 및 GROUP 레지스터 및 상태를 클리어하기 위한 1쌍의 THRESH 및 GROUP 레지스터를 갖는다. 그래서, 에러 속도 한계값 블록에서 사용되는 레지스터는 다음과 같다.
* B2_ERR_SF = 0인 동안, B2_BLOCK_SF[7:0], B2_THRESH_SET_SF[7:0], 및B2_GROUP_SET_SF[5:0]을 사용하여 설정되어야 하는가를 결정한다.
* B2_ERR_SF = 1인 동안, B2_BLOCK_SF[7:0], B2_THRESH_CLR_SF[7:0], 및 B2_GROUP_CLR_SF[5:0]을 사용하여 클리어되어야 하는가를 결정한다.
* B2_ERR_SD = 0인 동안, B2_BLOCK_SD[15:0], B2_THRESH_SET_SD[5:0], 및 B2_GROUP_SET_SD[5:0]을 사용하여 설정되어야 하는가를 결정한다.
* B2_ERR_SD = 1인 동안, B2_BLOCK_SD[15:0], B2_THRESH_CLR_SD[5:0], 및 B2_GROUP_CLR_SD[5:0]을 사용하여 설정되어야 하는가를 결정한다.
3. K1K2 모니터
라인/MS AIS 또는 RDI를 전달하고 APS 신호 전송에 사용되는 K1 및 K2 바이트는 상태 변화에 대해 모니터된다.
3.1 라인/MS AIS 모니터 및 LRDI 발생
K2의 3 LSB는 라인/MS 레벨에서 AIS 또는 RDI(Remote Defect Indication)로 사용될 수 있다.
이것이 K2_CONSEC[3:0] 연속 프레임 동안 "111"로 수신되면, RX_LAIS가 설정되고, RX_LAIS_OUT 출력은 고상태이다. K2_CONSEC[3:0] 연속 프레임 동안 "111"로 수신되지 않으면, RX_LAIS 및 RX_LAIS_OUT은 클리어된다. RX_LAIS_D 델타 비트는 RX_LAIS가 상태를 변화시킬 때 설정된다.
3.2 라인/MS RDI 모니터
K2의 3 LSB는 또한 K2_CONSEC[3:0] 연속 수신 또는 "110"의 비수신 동안 모니터된다. 이것이 수신될 때, RX_LRDI는 설정 또는 클리어된다. RX_LRDI_D는RX_LRDI가 상태를 변화시킬 때 설정된다.
3.3 APS 모니터
APS 요구 및 채널수를 전달하는데 사용되는 K1 바이트 및 K2 바이트의 4 MSB가 3개의 연속 프레임 동안 동일하게 수신되면, 그 값들은 RX_K1_[7:0] 및 RX_K2_[7:4]에 기록된다. 수용된 값은 이들 레지스터의 이전 내용과 비교되고, 새로운 12-비트 값이 저장될 때, RX_K1_D 델타 비트가 설정된다.
K1 바이트는 불안전성에 대해 점검된다. 12개의 연속 프레임 동안 3개의 연속 프레임이 동일한 K1 바이트로 수신되지 않으면, K1_UNSTAB 비트가 설정된다. 이는 3개의 연속 동일 K1 바이트가 수신될 때 클리어된다. K1_UNSTAB가 상태를 변화시킬 때, K1_UNSTAB_D 델타 비트가 설정된다. K2의 비트 3 내지 0은 APS 모드 정보를 포함한다. 이들 비트는 K2_CONSEC[3:0] 연속 동일값에 대해 모니터된다. K2의 비트 2 및 1의 값이 "11"이 아니면(라인/MS AIS 또는 RDI를 나타내는), 발생될 때 RX_K2_[3:0]이 기록된다. RX_K2_D 델타 비트는 새로운 값이 RX_K2_[3:0]에 기록될 때 설정된다.
APS 모니터와 연관된 3개의 델타 비트, MII_RX_K1_D, RX_K2_D, 및 MII_K1_UNSTAB_D는 모두 APS 인터럽트 신호, APS_INTB에 기여한다. 부가하여, 이들 3개의 델타 비트는 또한 표준 요약 인터럽트 신호, INTB에 기여한다.
3.4 S1 모니터
수신된 S1 바이트의 4 LSB는 SONET 모드(MII_RX_SDH_S1 = 0)에서 8개의 연속 프레임 또는 SDH 모드(MII_RX_SDH_S1 = 1)에서 3개의 연속 프레임의 일관된 값에대해 모니터된다. 이들 비트가 일관된 동기화 상태 메시지를 포함할 때, 수용된 값은 RX_S1_[3:0]에 기록된다. 수용된 값은 이 레지스터의 이전 내용에 비교되고, 새로운 값이 저장될 때, MII_RX_S1_D 델타 비트가 설정된다. S1 바이트는 또한 메시지 실패에 대해 점검된다. 메시지가 LATCH_EVENT의 최종 상승 엣지 이래로 임의의 시간에 상기 확인 기준(이것이 마지막으로 수용된 값과 다르거나 똑같은가 여부)을 만족시키지 않으면, S1 실패 제2 이벤트 비트, S1_FAIL_SECE가 설정된다.
3.5 M1 모니터
M1 바이트는 수신된 신호에서 원격 단자에 의해 검출되었던 B2 에러의 수를 나타낸다. EOS 장치(1)는 M1으로 나타내지는 모든 에러(BIT_BLKCNT = 0인 경우) 또는 0이 아닌 M1을 갖는 모든 프레임(BIT_BLKCNT = 1인 경우)을 카운트하는 20-비트 M1 에러 카운터를 포함한다. MII_RX_SIG_MODE = 1일 때, BIT_BLKCNT = 0에서 M1의 유효한 값은 0 내지 96이고; 다른 값은 0 에러인 것으로 해석된다. RX_SIG_MODE = 0이고 BIT_BLKCNT = 0일 때, M1의 유효한 값은 0 내지 24이고; 다른 값은 0 에러인 것으로 해석된다. 성능 모니터 카운터가 래치될 때, 이 카운터의 값은 M1_ERRCNT[19:0] 레지스터로 래치되고, M1 에러 카운터는 클리어된다.
LATCH_EVENT의 최종 하강 엣지 이래로 적어도 하나의 수신된 M1 에러 표시가 있으면, M1 에러 제2 이벤트 비트, M1_ERR_SECE가 설정된다.
4. 운송 오버헤드 드롭
TOH/SOH 드롭(drop) 블록은 수신된 E1, F1, 및 E2 바이트와 2개의 직렬 DCC 채널을 출력한다.
4.1 오더와이어(E1 및 E2)와 섹션 사용자 채널(F1)
3개의 직렬 출력, MII_RX_E1_DATA, MII_RX_E2_DATA, 및 MII_RX_F1_DATA는 수신된 E1, E2, 및 F1 바이트의 값을 포함한다. 단일 갭 64kHz 클럭 기준 출력(MII_RX_E1E2F1_CLK)이 또한 제공된다. E1, E2, 및 F1 바이트의 MSB는 RX_FRAME_OUT의 상승 엣지 이후에 처음 64kHz 클럭 싸이클(갭)에서 나타난다.
4.2 데이터 통신 채널, DCC(D1-D12)
TOH/SOH에는 2개의 DCC가 정의된다. 섹션/재발생 섹션 DCC는 갭 192kb/s 채널을 생성하는데 D1, D2, 및 D3 바이트를 사용한다. 라인/멀티플렉스 섹션 DCC는 갭 576kb/s 채널을 생성하는데 바이트 D4 내지 D12를 사용한다. TOH/SOH 드롭 블록은 2개의 직렬 채널, RX_SDCC_DATA 및 RX_LDCC_DATA로 DCC 데이터를 출력한다. 이들 채널은 출력 MII_RX_SDCC_CLK 및 MII_RX_LDCC_CLK에 동기화된다. DCC 데이터 출력은 RX_SDCC_CLK 및 RX_LDCC_CLK의 하강 엣지에서 변화된다.
포인터 상태 결정
포인터 상태 결정은 STS-3c/AU-4 수신 포인터의 상태를 정하도록 H1-H2 바이트를 조사하는 것을 포함한다.
5.1 상태 전이 규칙
다음 포인터 상태 결정 설명에서는 디바이스의 모드(STS-3c)에 의존하여 숫자들이 약간 변화된다. 두 경우의 동작을 모두 설명하기 위해 다음은 모드에 적용되는 요구조건을 식별하는데 사용된다: STS-3c.
제1 쌍의 H1-H2 바이트는 STS-3c/AU-4 포인터를 포함한다. 이들은 모니터되고 다음 3 상태 중 하나인 것으로 생각된다:
* 정상(NORM = 00)
* 알람 표시 신호(AIS = 01)
* 포인터의 손실(LOP = 10)
나머지 11 [2] 쌍의 H1-H2 바이트는 정확한 연결 표시를 위해 모니터된다. 이들은 다음 3 상태 중 하나인 것으로 생각된다:
* 연결(CONC = 11)
* 알람 표시 신호(AISC = 01)
* 포인터의 손실(LOPC = 10)
각 상태는 MII_PTR_STATE_[1:12]_[1:0] [MII_PTR_STATE_[1:3]_[1:0]]에 저장되고, 여기서 MII_PTR_STATE_[i]_[1:0]은 H1-H2 바이트의 제i 쌍의 상태를 나타낸다. H1-H2 바이트의 각 쌍의 상태는 이어서 STS-3c/AU-4 포인터의 상태를 결정하도록 조합된다.
5.2 STS-3c/AU-4 포인터의 상태
EOS 장치(1)는 수신된 STS-3c/AU-4 포인터의 포인터 상태를 나타내는 레지스터 상태 비트 MII_RX_PAIS 및 MII_RX_LOP를 공급한다. 이들은 3 상태 중 하나가 될 수 있다:
* 정상(MII_RX_PAIS = 0 및 RX_LOP = 0) - MII_PTR_STATE_[1]_[1:0]은 NORM(00)이고 다른 모든 PRT_STATE_[i]_[1:0]은 CONC(11)이다.
* 경로/AU AIS(MII_RX_PAIS = 1 및 RX_LOP = 0) - 모든 PTR_STATE_[i]_[1:0]은 AIS 또는 AISC(01)이다.
* 포인터의 손실(MII_RX_PAIS = 0 및 MII_RX_LOP = 1) - 다른 모든 것(PTR_STATE_[i]_[1:0] 값이 정상이나 경로/AU AIS 기준을 만족시키지 못한다).
MII_RX_PAIS 및 MII_RX_LOP 신호는 PRDI(Path Remote Defect Indication)에 기여한다. 이들 상태값의 변화는 MII_RX_PAIS_D 및 MII_RX_LOP_D 델타 비트로 나타내진다.
6. 포인터 해석 유닛
제1 H1-H2 바이트쌍은 SPE/VC의 시작 위치를 정하도록 해석된다. 포인터 해석 규칙은 다음과 같다:
1. 정상 동작 동안, 포인터는 SPE/VC의 시작 위치를 정한다.
2. 일관된 새로운 값이 연속적으로 3회 수신되지 않거나, 규칙 3, 4, 또는 5 중 하나로 선행되지 않으면, 현재 수용된 포인터로부터의 변화는 무시된다. 연속적으로 3회 수신되는 일관된 새로운 값은 규칙 3 또는 4를 무시한다.
3. MII_RX_SDH_PI = 0의 경우, NDF 비트의 4 중 적어도 3개가 디스에이블된 표시(0110)와 정합되고, 포인터값 비트의 10 중 적어도 8개가 반전된 I-비트를 갖는 현재 수용된 포인터와 정합되면, 긍정 판정이 나타내진다. H3 바이트에 이어지는 바이트는 양의 스터프(stuff) 바이트로 생각되고, 현재 수용된 포인터값은 1 만큼 증가된다(mod 783).
MII_RX_SDH_PI = 1의 경우, NDF 비트의 4 중 적어도 3개가 디스에이블된 표시(0110)와 정합되고, 포인터값 I-비트 중 3개 이상 또는 포인터값 D-비트 중 2개이하가 모두 반전된 비트를 갖는 현재 수용된 포인터와 정합되고, 수신된 SS-비트가 10이거나 MII_RX_SS_EN = 0이면, 긍정 판정이 나타내진다. H3 바이트에 이어지는 바이트는 양의 스터프 바이트로 생각되고, 현재 수용된 포인터값은 1 만큼 증가된다(mod 783).
4. MII_RX_SDH_PI = 0의 경우, NDF 비트의 4 중 적어도 3개가 디스에이블된 표시(0110)와 정합되고, 포인터값 비트의 10 중 적어도 8개가 반전된 D-비트를 갖는 현재 수용된 포인터와 정합되면, 부정 판정이 나타내진다. H3 바이트는 음의 스터프 바이트(이는 SPE의 일부)로 생각되고, 현재 수용된 포인터값은 1 만큼 증가된다(mod 783).
MII_RX_SDH_PI = 1의 경우, NDF 비트의 4 중 적어도 3개가 디스에이블된 표시(0110)와 정합되고, 포인터값 D-비트 중 3개 이상 또는 포인터값 I-비트 중 2개 이하가 모두 반전된 비트를 갖는 현재 수용된 포인터와 정합되고, 수신된 SS-비트가 10이거나 MII_RX_SS_EN = 0이면, 부정 판정이 나타내진다. H3 바이트는 음의 스터프 바이트(이는 VC의 일부)로 생각되고, 현재 수용된 포인터값은 1 만큼 증가된다(mod 783).
5. MII_RX_SDH_PI = 0의 경우, NDF 비트의 4 중 적어도 3개가 인에이블된 표시(1001)와 정합되고, 포인터값이 0과 782 사이이면, 수신된 포인터는 현재 수용된 포인터값과 대치된다.
MII_RX_SDH_PI = 1에서, NDF 비트의 4 중 적어도 3개가 인에이블된 표시(1001)와 정합되고, 포인터값이 0과 782 사이이고, 또한 수신된 SS-비트가 10이거나 MII_RX_SS_EN = 0이면, 수신된 포인터는 현재 수용된 포인터값과 대치된다.
이러한 포인터 해석 규칙을 사용하여, 포인터 해석기 블록은 SPE/VC 패이로드 및 POH 바이트의 위치를 결정한다.
6.1 포인터 처리
EOS 장치(1)에서 실시되는 포인터 트래킹(tracking) 알고리즘에 대해, 전이 정의에서 [G.783] 및 [GR-253]을 참고한다. 포인터 트래킹 상태 기계는 ITU-T 요구조건에서 발견된 포인터 트래킹 상태 기계를 근거로 하고, 또한 Bellcore 및 ANSI 모두에 유효하다. 상태 기계의 AIS 대 LOP 전이는 Bellcore 모드에서(즉, BELLCORE 비트를 논리 1로 설정함으로서) 일어나지 않는다.
각 AU-4/STS-3c에 대해 하나씩 4개의 포인터 트래킹 상태 기계가 사용된다. 포인터 트래킹은 H11 및 H21 바이트를 사용한다. 포인터는 H1n 및 H2n 바이트의 연속으로부터 추출되고, 다음과 같이 해석된다:
N = 새로운 데이터 플래그 비트. 이는 인에이블 = 1001 또는 0001/1101/1011/1000, 및 정상 또는 디스에이블 = 0110 또는 1110/0010/0100/0111(즉, 단일-비트 에러가 허용되는)으로 해석된다.
SS = 0으로 설정된 BELLCORE 제어 비트에 의해 인에이블되면 포인터 트래킹 상태 기계 해석에서 사용되는 크기 비트. BELLCORE가 1로 설정될 때, 이들 비트는 무시되지만, 0으로 설정될 때는 10인 것으로 기대된다.
I = H1n의 비트 7 및 H2n의 비트 1, 3, 5, 및 7로 정의된 증가 비트.
D = H1n의 비트 8 및 H2n의 비트 2, 4, 6, 및 8로 정의된 감소 비트.
부정 판정: 반전된 5 D-비트 및 다수결 원리 수용. [GR-253]에서 O3-92의 10개 목표 중 8개는 OR#Conf3 내지 0에서 ITU 비트만을 설정함으로서 인에이블될 수 있다.
긍정 판정: 반전된 5 I-비트 및 다수결 원리 수용. [GR-253]에서 O3-92의 10개 목표 중 8개는 OR#Conf3 내지 0에서 ITU 비트만을 설정함으로서 인에이블될 수 있다.
STM-1/STS-3c 동작에서, 포인터는 0 내지 782(10진수)의 범위를 갖는 2진수이다. 이는 H3 바이트 위치로부터 3-바이트 카운트의 오프셋(offset)을 형성하도록, 연속된 H2 바이트와 함께, H1 바이트 중 2개의 최하위 비트로부터 유도된 10-비트 값이다. 예를 들면, STM-1 신호에서, 0의 포인터값은 VC-4가 H3 바이트 이후 바이트 위치 3 바이트에서 시작됨을 나타내고, 87의 오프셋은 VC-4가 K2 바이트 이후 3 바이트로 시작됨을 나타낸다.
STM-4/STS-12 모드에서는 4 바이트-인터리브 처리된 AU-4가 있으므로, 각 VC-4의 시작부(즉, J1 바이트 위치)를 결정하기 위한 4개의 H1/H2 바이트쌍이 있다. 이 경우, 4개 포인터 트래킹 상태 기계의 동작은 4 x STM-1/STS-3c 동작과 유사하다.
STS-12c/STM-4c를 다룰 때, 매크로(macro) 1에 대한 포인터 트래킹 상태 기계는 VC-4-4c의 시작 위치를 정하는데 사용된다. 포인터 트래킹은 H11 및 H21 바이트를 사용한다. 포인터는 H11 및 H21 바이트의 연속에서 추출되고, 상기에 도시된 바와 같이 해석된다. 그러나, 형성된 오프셋은 H3 바이트 위치로부터 12-바이트 카운트의 수를 나타낸다. 예를 들면, STM-12c 신호에서, 0의 포인터값은 VC-4가 H3 바이트 이후 바이트 위치 12 바이트에서 시작됨을 나타내고, 87의 오프셋은 VC-4가 K2 바이트 이후 12 바이트로 시작됨을 나타낸다. 연속 표시 바이트는 또한 대응하는 매크로(매크로 2-4)에서 조사되고, [G.783]의 부록 C에서 상기 기계 당 LOP 및 HPAIS에 대해 모니터된다. 이후의 상태도는 연속 표시자 상태 전이를 설명한다. 전이의 정의에 대해서는 [G.783]을 참고한다.
부가하여, 긍정 및 부정 판정 이벤트 뿐만 아니라 NDF 이벤트를 카운트하기 위해 8-비트 카운터가 제공된다. 상태 비트는 부정 판정, 긍정 판정, NDF, 무효 포인터, 새로운 포인터, 및 연속 표시의 검출을 나타내도록 제공된다. 상기 도면에 나타내진 바와 같이 LOP 또는 LOPC 상태에 들어갈 때, 대응하는 OR#IRQ2 레지스터에서 LOP 인터럽트 요구 비트가 설정된다. 유사하게, AIS 또는 AISC 상태에 들어갈 때, 대응하는 HPAIS 인터럽트 요구가 설정된다.
포인터의 처리 이후, SDH/SONET 프레임(예를 들면, 155.520 Mbit/s의)은 포인터 처리 유닛(10)과 디스크램블링 유닛(11) 사이에 연결된 FIFO 유닛(도시되지 않은)에 의해 LAPS 프레임(예를 들면, 155.520 Mbit/s의)으로 변환되고, 이는 동작을 실행하는데 PLL을 사용한다.
7. 경로 오버헤드 모니터
POH 모니터 블록은 J1, B3, C2, 및 G1 모니터로 구성된다. 이들 POH 바이트는 상태의 변화 또는 에러에 대해 모니터된다.
7.1 경로 트레이스(J1) 포착/모니터
J1 삽입과 같이, EOS 장치(1)는 2가지 방법의 경로 트레이스(J1) 포착을 지지한다. SONET 응용에서 전형적으로 사용되는 첫번째 것은 STS-3c/AU-4에서 64개의 연속적인 J1 바이트를 포착한다. SDH 응용에서 사용되는 두번째 것은 반복적인 16개의 연속적인 J1 바이트 패턴을 찾는다. 3 연속 순간에 대해 일관된 16 바이트 패턴을 검출하였을 때, J1 패턴은 지정된 레지스터에 저장된다.
7.1.1 SONET J1 포착
MII_RX_SDH_J1 = 0일 때(SONET 모드), EOS 장치(1)는 경로 트레이스 메시지의 샘플을 포착하도록 제공될 수 있다. J1_CAP가 0에서 1로 전이될 때, EOS 장치(1)는 지정된 일부로부터 64개의 연속적인 J1 바이트를 포착하고, 이들을 MII_RX_J1_[63:0]_[7:0]에 기록한다.
경로 트레이스 프레임 구조가 SONET에 대해 정의되지 않지만, GR-253은 64-바이트 시퀀스가 NULL 문자(00)를 갖는 62 바이트로 패딩(padding)되고 <CR>(0D) 및 <LF>(0A) 바이트로 종료된 ASCII 문자의 스트링으로 구성될 것을 추천한다. J1_CRLF 비트가 설정되면, EOS 장치(1)는 {0D, 0A}로 끝나는 J1 바이트 위치에서 수신한 제1 64 바이트 스트링을 포착한다. J1_CRLF 비트가 0이면, EOS 장치(1)는 그 내용에 관계없이 다음 64개의 J1 바이트를 포착한다. 포착이 완료되면, EOS 장치(1)는 J1_CAP_E 이벤트 비트를 설정한다.
7.1.2 16-바이트 J1 모니터
MII_RX_SDH_J1 = 1이면(일반적으로 SDH 모드에서 사용되는), J1 바이트는 PAPI를 포함하는 반복적인 16-바이트 경로 트레이스 프레임을 포함할 것으로 기대된다. 이 모드에서, J1_CAP, J1_CRLF, 및 J1_CAP_E 비트는 사용되지 않는다. J1 모니터는 16-바이트 경로 트레이스 프레임의 시작에 고정되고, 3 연속 경로 트레이스 프레임에 대해 일관되게 정합되는 값에 대해 수신된 경로 트레이스 프레임을 조사하는 것으로 구성된다. 일관된 프레임 값이 수신될 때, 이는 MII_RX_J1_[15:0]_[7:0]에 기록된다. 경로 트레이스 프레임의 제1 바이트(프레임 시작 표시자를 포함하는)는 MII_RX_J1_[15]_[7:0]에 기록된다.
프레임화. 모든 경로 트레이스 프레임 바이트의 MSB는 프레임 시작 표시자 바이트의 MSB를 제외하고 모두 0이다. J1 모니터 프레이머는 MSB에 0을 갖고, MSB에 1을 갖는 J1 바이트로 이어지는 15개의 연속적인 J1 바이트를 탐색한다. 이 패턴이 발견될 때, 프레이머는 프레임, J1_OOF = 0으로 진행된다. 일단 J1 모니터 프레이머가 프레임내에 있으면, 이는 3개의 연속적인 경로 트레이스 프레임이 적어도 1 MSB 비트 에러를 갖고 수신될 때까지 프레임에 남아있다.(SONET 모드에서, J1 프레임 표시는 프레임내 상태, J1_OOF = 0에 유지된다.) J1_OOF_D 델타 비트는 J1_OOF가 상태를 변화시킬 때 설정된다.
패턴 수용 및 비교. 프레임에서 한번씩, J1 모니터 블록은 3개의 연속적인 16-바이트 경로 트레이스 프레임을 찾는다. 3개의 연속적인 동일 프레임이 수신될 때, 수용된 프레임은 MII_RX_J1_[15:0]_[7:0]에 저장된다.
수용된 프레임은 이들 레지스터의 이전 내용에 비교된다. 새로운 값이 저장될 때는 RX_J1_D 델타 비트가 설정된다.
7.2 BIP-8(B3) 점검
EOS 장치(1)는 정확한 BIP-8 값에 대해 수신된 B3 바이트를 점검한다. 짝수 패리티 BIP-8은 각 프레임에서 SPE/VC(POH를 포함하는)의 모든 비트에 걸쳐 계산된다. 이들 값은 다음 프레임에서 수신된 B3 값에 비교된다. 비교 결과로 0 내지 8 부정합(B3 비트 에러)이 주어질 수 있다. 이 값은 전송측 G1 바이트에 삽입될 수 있다.
EOS 장치(1)는 모든 B3 비트 에러(BIT_BLKCNT = 0인 경우) 또는 적어도 하나의 B3 비트 에러를 갖는 모든 프레임(BIT_BLKCNT = 1인 경우)을 카운트하는 16-비트 B3 에러 카운터를 포함한다. 성능 모니터 카운터가 래치될 때(LATCH_EVENT가 고상태로 전이될 때), 이 카운터의 값은 B3ERRCNT_[15:0] 레지스터로 래치되고, B3 에러 카운터는 클리어된다. LATCH_EVENT의 최종 상승 엣지 이래로 적어도 하나의 B3 에러가 있으면, B3 에러 제2 이벤트 비트, B3ERR_SECE가 설정된다.
7.3 신호 라벨(C2) 모니터
수신된 C2 바이트는 정확한 종류의 패이로드의 수신이 확인될 수 있도록 모니터된다. 일관된 C2 값이 5개의 연속적인 프레임 동안 수신될 때, 수용된 값은 MII_RX_C2[7:0]에 기록된다. MII_RX_C2_D 델타 비트는 새로운 C2 값이 수용될 때 설정된다.
수신된 C2 바이트의 기대값은 EXP_C2[7:0]에 제공된다. 현재 수용값이 기대값과 정합되지 않고, 수용값이 다음과 같이 않으면,
* 모두 0인 비장착 라벨,
* 01(hex) 장착-비특정 라벨
* FC(hex) 패이로드 결함 라벨
* FF(hex) 예정 라벨,
패이로드 라벨 부정합 레지스터 비트, MII_RX_PLM은 고상태로 설정된다. 현재 수용값이 모두 0인 비장착 라벨이고, 제공된 EXP_C2[7:0]! = 00(hex)이면, 비장착 레지스터 비트, MII_RX_UNEQ은 고상태로 설정된다.
MII_RX_PLM 및 MII_RX_UNEQ 신호는 전송측에서 경로 RDI의 삽입에 기여한다. MII_RX_PLM 또는 MII_RX_UNEQ가 상태를 변화시키면, MII_RX_PLM_D 또는 MII_RX_UNEQ_D 델타 비트가 설정된다.
7.4 경로 상태(G1) 모니터
G1 모니터는 경로 REI 모니터 및 경로 RDI 모니터를 구비한다.
7.4.1 경로 REI 모니터
경로 상태 바이트의 비트 1 내지 4(4 MSB)는 수신된 SPE/VC 신호에서 원격 단자에 의해 검출되었던 B3 에러의 수를 나타낸다. 0 내지 8 사이의 이진수값만이 적합하다. 8 보다 큰 값이 수신되면, 이는 0 에러로 해석된다(GR-253 및 ITU-T 추천 G.707에서 지정된 바와 같이). EOS 장치(1)는 G1으로 나타내지는 모든 에러(BIT_BLKCNT = 0인 경우) 또는 0과 같지 않은 G1의 처음 4 비트로 수신된 모든 프레임(BIT_BLKCNT = 1인 경우)을 카운트하는 16-비트 G1 에러 카운터를 포함한다. 성능 모니터 카운터가 래치될 때(LATCH_EVENT가 고상태로 전이될 때), 이 카운터의 값은 G1_ERRCNT[15:0] 레지스터로 래치되고, G1 에러 카운터는 클리어된다.
LATCH_EVENT의 최종 상승 엣지 이래로 적어도 하나의 수신된 G1 에러 표시가있으면, G1 에러 제1 이벤트 비트, G1ERR_SECE가 설정된다.
7.4.2 경로 RDI 모니터
EOS 장치(1)는 MII_RX_PRDI5 = 1인 경우 G1의 비트 5(RDI-P 표시자); 또는 MMI_RX_PRDI5 = 0인 경우 G1의 비트 5, 6, 및 7을 모니터하도록 제공될수 있다. 모니터는 동일한 모니터 비트의 G1_CONSEC[3:0] 연속 수신값을 점검하는 것으로 구성된다. 일관된 값이 수신될 때, G1의 비트 5, 6, 및 7은 MII_RX_G1[2:0]에 기록된다. 수용된 값은 이 레지스터의 이전 내용에 비교된다.(모두 3 비트가 기록되지만, MMI_RX_PRDI5 = 1이면, G1 비트 5 및 MMI_RX_G1[2]만이 비교에 포함된다.) 새로운 값이 저장될 때, MMI_RX_G1_D 델타 비트가 설정된다.
7.5 다른 POH 바이트
나머지 POH 바이트는 EOS 장치(1)에 의해 모니터되지 않는다. 이들은 경로 사용자 채널(F2), 위치 표시자(H4), 경로 성장/사용자 채널(Z3/F3), 경로 성장/경로 APS 채널(Z4/K3), 및 직렬 연결 모니터(Z5/N1) 바이트를 포함한다.
8. 수신 패이로드 디스크램블링
패이로드가 SONET/SDH 신호로부터 추출된 이후에, 패이로드 데이터는 자체 동기화 X43+ 1 디스크램블러(29)를 사용하여 디스크램블 처리된다. 모든 모드에서, 레지스터 MII_RX_DSCR_INH는 디스크램블러의 동작을 제어한다. MII_RX_DSCR_INH = 0(디폴트)일 때, 디스크램블러는 인에이블된다. MII_RX_DSCR_INH = 1일 때, 디스크램블러의 동작은 금지된다.
EOS 장치(1)는 다음 발생기 다항식: X43+ 1을 근거로 자체 동기화 디스크램블러를 제공한다.
9. 수신 LAPS 처리
이때는 SONET/SDH 프레임으로부터 SPE가 추출되고, 또 다른 처리를 위해 LAPS 프로세서에 전해진다. EOS 모드에서(MII_RX_POS = 1), LAPS 처리는 SPE로부터 LAPS 패킷/프레임을 추출한다.
9.1 LAPS 프레이머
EOS 모드에서(MII_RX_POS = 1), LAPS 프레임은 프레임을 시작/종료하는 플래그 시퀀스(0x7e)를 식별함으로서 SPE 패이로드로부터 추출된다.
EOS 장치(1)는 패이로드의 각 옥텟을 조사한다. 비트 패턴 0x7e를 갖는 옥텟이 발견될 때, EOS 장치(1)는 이것이 패킷의 시작/종료인 것으로 인식한다. 이어서, 이 플래그 시퀀스에 이어지는 옥텟이 조사된다. 이들이 또한 0x7e이면, 이는 패킷간 갭을 채우는데 사용되는 플래그 시퀀스이므로, 버려진다. 초기 플래그 시퀀스에 이어지는 0x7e와 같지 않은 제1 옥텟은 LAPS 프레임의 제1 옥텟인것으로 생각된다. 프레임 플래그의 시작 이후에, EOS 장치(1)는 플래그 시퀀스에 대한 패이로드의 각 옥텟을 계속하여 조사한다. 비트 패턴 0x7e의 위치를 알아내고 바로 선행되는 옥텟이 제어 탈출(0x7d)이면, 그 프레임은 중지된다. 그렇지 않으면, 현재 프레임의 정상적인 종료가 선언된다. FCS 필드의 종료가 금지되는 특수한 경우에, 프레임 사이에는 최소 2개의 플래그 시퀀스가 검출되어야 한다.
9.2 투명성 바이트 스터핑의 제거
9.3.1 EOS 모드
LAPS 프레이머에 이어지는 EOS 모드에서(MII_RX_POS = 1), EOS 장치(1)는 원래의 패킷 스트림을 회복하도록 투명성 바이트 스터핑(stuffing) 처리를 전환한다. MII_RX_POS_FIFOUNDR_MODE = 1이면, FIFO 언더플로우의 주기 동안 전송측에 의해 삽입될 수 있는 FIFO 언더플로우 바이트 시퀀스는 투명성 처리 동안 검출되어 제거된다. MII_RX_IOS_FIFOUNDR_MODE = 0이면, 디폴트값이 디스에이블된다. 특수한 FIFO 바이트 코드는 레지스터 MII_RX_EOS_FIFOUNDR_BYTE[7:0]을 사용하여 프로그램된다.
9.3.2 언더플로우 바이트 제거
EOS 모드에서, MII_RX_EOS_FIFOUNDR_MODE = 1이면, FIFO 언더플로우 바이트 코드(MII_RX_EOS_FIFOUNDR_BYTE[7:0])와 정합되는 바이트는 제어 탈출 코드(0x7d)에 의해 바로 선택되지 않는 경우 버려진다.
9.4 에러가 있는 프레임
EOS 모드에서(MII_RX_EOS = 1), 특수 바이트 코드(0x7d7e)는 프레임이 중지되었음을 나타내도록 EOS 모드에서 사용된다. 이 바이트 코드가 수신되면, 이를 포함하는 프레임은 중지된다. 그 패킷으로부터의 옥텟이 더 이상 FIFO로 전달되지 않고, 패킷이 링크층 디바이스에 전송되면, 이는 에러가 있는 것으로 표시된다.
EOS 장치(1)는 중지 시퀀스가 검출된 모든 패킷을 카운트하는 8-비트 에러 카운터를 포함한다. 성능 모니터 카운터가 래치될 때(LATCH_EVENT가 고상태로 전이), 이 카운터의 값은 MII_RX_EOS_PABORT_ERRCNT[7:0] 레지스터로 래치되고, 패킷 중지 에러 카운터는 클리어된다.
LATCH_EVENT의 최종 상승 엣지 이래로 적어도 하나의 패킷 중지 에러가 있으면, 패킷 중지 에러 제2 이벤트 비트, MII_RX_IOS_PABORT_ERR_SECE가 설정된다.
다른 방법으로, 패킷은 또한 FCS 바이트를 반전시킴으로서 중지될 수 있다. 이는 간단하게 FCS 에러로 EOS 장치(1) 수신 LAPS 프로세서에 나타나고, 다음 섹션에서 설명될 바와 같이 처리된다.
EOS 장치(1)는 또한 한 옵션으로 에러가 있는 패킷을 관찰하고, 이것이 최소 또는 최대 패킷 크기를 위반하는 경우 그에 따라 이를 표시한다. 패킷 크기는 단지 EOS 장치(1)로부터의 패킷 출력의 크기를 칭하고, 드롭(drop)된 플래그 시퀀스, 어드레스, 제어, 투명성, FIFO 언더플로우, 및 FCS 바이트를 포함하지 않는다. 이들 최소 및 최대 크기는 관리 인터페이스를 통해 프로그램된다. 레지스터 MII_RX_EOS_PMIN[3:0]은 최소 패킷 크기를 포함한다. 이 레지스터의 디폴트 값은 0이다. 레지스터 MII_RX_EOS_PMAX[15:0]은 최대 패킷 크기를 포함한다. 이 레지스터의 디폴트 값은 0x05E0이다.
EOS 장치(1)는 관리 인터페이스를 통해 지시될 때 최소 및 최대 크기 패킷 점검을 디스에이블/인에이블시킨다. 레지스터 MII_RX_EOS_PMIN_ENB 및 MII_RX_EOS_PMAX_ENB(모두 디폴트는 0)는 최소 및 최대 패킷 크기의 위반이 처리되는 방법을 제어한다. 1로 설정될 때, 대응하는 패킷 크기 제한의 위반은 에러가 있는 것으로 표시된다.
EOS 장치(1)는 최대 및 최소 패킷 크기 제한을 위반할 때마다 카운트하는 2개의 8-비트 에러 카운터를 포함한다. 성능 모니터 카운터가 래치될 때(LATCH_EVENT가 고상태로 전이), 이 카운터의 값은 MII_RX_EOS_PMIN_ERRCNT[7:0] 및 MII_RX_EOS_PMAX_ERRCNT[7:0] 레지스터에 래치되고, 패킷 크기 위반 카운터는 클리어된다.
LATCH_EVENT의 최종 상승 엣지 이래로 적어도 하나의 패킷 크기 위반 에러가 있으면, 적절한 패킷 크기 위반 제2 이벤트 비트, MII_RX_EOS_PMIN_ERR_SECE 또는 MII_RX_EOS_PMAX_ERR_SECE가 설정된다.
9.5 프레임 점검 시퀀스(FCS) 필드
EOS 모드에서(MII_RX_EOS = 1), FCS는 각 프레임의 끝에 있는 FCS에 대해 계산되어 점검된다. 이 옵션은 레지스터 MII_RX_EOS_FCS_INH에 의해 제어된다. MII_RX_EOS_FCS_INH = 0의 값은 FCS를 인에이블시킨다. MII_RX_EOS_FCS_INH = 1의 값은 이를 디스에이블시키고, 32 비트 점검 시퀀스(CRC-32)만이 적용된다. MII_RX_EOS_FCS_MODE = 0이면, 디바이스는 FCS-32 모드에 놓인다.
EOS 장치(1)는 다음의 발생기 다항식을 사용하여 CRC-32 기능을 제공한다:
1 + x + x2+ x4+ x5+ x7+ x8+ x10+ x11+ x12+ x16+ x22+ x23+ x26+ x32. FCS 필드는 플래그 시퀀스 및 FCS 필드 자체를 제외하고 모든 비트 프레임에 걸쳐 계산된다.
MII_RX_EOS_FCS_BIT_ORDR = 0(디폴트)이면, 수신된 데이터는 큰엔디언(endian) 비트 순서로(MSB가 첫번째) 쉬프트 레지스터에 판독된다. MII_RX_EOS_FCS_BIT_ORDR = 1이면, 수신된 데이터는 작은 엔디언 비트 순서로(LSB가 첫번째) 쉬프트 레지스터에 판독된다. 어떠한 경우에서든, 데이터는 FCS 계산 이후 처리를 위해 큰 엔디언 순서로 재저장된다.
결과의 FCS는 수신된 FCS 필드내의 값과 비교된다. 에러가 검출되면, 관리 제어 인터페이스에 알려져 적절한 카운터가 증가되고, 패킷의 최종 워드는 FIFO에서 에러가 있는 것으로 표시된다. EOS 장치(1)는 FCS CRC 위반을 모두 카운트하는 20-비트 FCS 에러 카운터를 포함한다. 성능 모니터 카운터가 래치될 때(LATCH_EVENT가 고상태로 전이), 이 카운터의 값은 MII_RX_EOS_FCS_ERRCNT[19:0] 레지스터에 래치되고, FCS 에러 카운터가 클리어된다.
LATCH_EVENT의 최종 상승 엣지 이래로 적어도 하나의 FCS 에러가 있으면, FCS 에러 제2 이벤트 비트, MII_RX_EOS_FCS_ERR_SECE가 설정된다.
FCS 점검에 이어서, FCS 바이트는 종료된다(이들은 FIFO에 저장되지 않는다). FCS 점검이 관리 인터페이스를 통해 디스에이블되면, 마지막 2 또는 4 바이트는 FIFO로 전달된다. FCS 에러가 검출되면, 패킷은 링크층 디바이스로 전송될 때 에러가 있는 것으로 표시된다(RX_ERR).
9.6 LAPS 프레임 종료
EOS 모드에서(MII_RX_EOS = 1), FCS 계산 이후, 다음의 LAPS 바이트는 모니터되어 선택적으로 종료된다:
9.6.1 플래그 시퀀스
프레임을 서술하고 프레임간을 채울 목적으로 사용된 모든 플래그 시퀀스는 삭제된다. 프레임 정보의 시작 및 종료는 EOS 장치(1)에 의해 유지되고, RX_SOP 및 RX_EOP 신호를 통해 링크층에 전송된다.
9.6.2 어드레스 및 제어 바이트
어드레스 및 제어 바이트(플래그 시퀀스에 이어지는 LAPS 프레임 중 처음 2 바이트)는 EOS 장치(1)에 의해 모니터된다. 모니터는 유효한 어드레스 및 제어 필드(0xFF03)를 점검하는 것으로 구성된다. 정합이 검출되지 않으면, 이 필드는 압축된 것으로 가정되어 전달되지 않는다. 유효하지 않은 값이 검출되면, 이들 두 바이트는 드롭되지 않고, IOS 인터페이스를 통해 링크층에 전해진다. 관리 제어 인터페이스에는 MII_RX_EOS_ADRCTL_INVALID = 1을 설정함으로서 유효하지 않은 어드레스 및 제어 필드의 검출이 통보된다. MII_RX_EOS_ADRCTL_INVALID의 상태 변화는 대응하는 델타 비트 MII_RX_EOS_ADRCTL_INVALID_D를 1로 설정함으로서 나타내진다.
유효한 어드레스 및 제어 필드가 검출되면, EOS 장치(1)는 2개의 바이트를 종료하고, 이들을 RX FIFO에 전달하지 않는다. 유효한 어드레스 및 제어 바이트의 검출은 MII_RX_EOS_ADRCTL_DROP_INH = 1을 설정함으로서 금지될 수 있다. 이 레지스터의 디폴트 값은 0이다(자동 드롭 인에이블).
9.6.3 FCS 바이트
FCS 섹션에서 기술된 바와 같이, 4개의 FCS 바이트는 또한 EOS 장치(1)로 종결된다. FCS 점검이 관리 제어 인터페이스를 통해디스에이블되면(MII_RX_EOS_FCS_INH = 1), 이 종결도 또한 디스에이블되고, LAPS 프레임에서 최종 4개의 바이트가 링크층으로 전달되다.
10. 수신 FIFO 인터페이스
10.1 시스템측 패킷 루프백
EOS 장치(1)는 사용자가 시스템 인터페이스를 통해 수신된 패킷을 루프백하는 기능을 제공한다.
SYS_T_TO_R_LOOP = 1일 때, 링크층 디바이스로부터 수신된 패킷은 전송 FIFO에서 직접 수신 FIFO로 전해지고, 셀 데이터를 처음 제공했던 링크층 디바이스로 다시 출력한다. SYS_T_TO_R_LOOP가 0으로 설정될 때, SONET/SDH 라인 신호내에서 수신된 패킷 데이터는 수신 FIFO로 전송되고, 이어서 시스템 인터페이스로 전송된다.
10.2 FIFO 처리
EOS 장치(1)는 수신 시스템 인터페이스를 통해 링크층 디바이스로 출력하도록 FIFO에 패킷 데이터를 기록한다. FIFO는 256개의 옥텟을 유지한다. 패킷과 함께, 다음 표시자는 적용가능할 때 FIFO내의 각 워드를 수반하여야 한다: 패킷의 시작, 패킷의 종료, 패킷의 종료인 경우, 얼마나 많은 패킷이 워드에 있는가(1 또는 2), 또는 패킷에 에러가 있는가 여부. 일단 에러가 패킷에서 검출되면, 그 패킷으로부터는 더 이상 바이트가 FIFO로 로드(load)되지 않는다.
FIFO의 상태는 EOS 장치(1)에 의해 모니터된다. FIFO 오버플로우 이벤트는 MII_RX_FIFOOVER_E = 1을 설정함으로서 관리 제어 이터페이스에 보고된다. FIFO오버플로우의 발생은 또한 적절한 성능 모니터 카운터를 증가시킨다.
EOS 장치(1)는 FIFO 오버플로우 이벤트에 의해 영향을 받는 모든 패킷을 카운트하는 8-비트 FIFO 오버플로우 에러 카운터를 포함한다. 성능 모니터 카운터가 래치될 때(LATCH_EVENT가 고상태로 전이), 이 카운터의 값은 MII_RX_FIFOOVER_ERRCNT[7:0] 레지스터에 래치되고, FIFO 오버플로우 에러 카운터는 클리어된다.
LATCH_EVENT의 최종 상승 엣지 이래로 적어도 하나의 FIFO 오버플로우 이벤트가 있으면, FIFO 오버플로우 에러 이벤트 비트, MII_RX_FIFOOVER_ERR_SECE가 설정된다.
일단 오버플로우 에러가 검출되면, 그 패킷으로부터는 더 이상 패킷이 FIFO에 전해지지 않는다. EOS 모드에서(MII_RX_EOS = 1), 패킷의 최종 워드는 에러가 있는 것으로 표시된다(RX_ERR).
FIFO는 즉시 수신 시스템 호환 인터페이스로 진행된다. 그 목적은 SONET 클럭 정의역과 링크층 클럭 정의역 사이에 속도 정합 기능을 실행하는 것이다.
10.3 에러가 있는 패킷 처리
RX 처리 유닛(12)에는 수신된 데이터 패킷의 종류를 결정하고, 대응하는 소정의 SAPI를 발생하고, 또한 프레임에서 발생된 에러를 점검하도록 결정 유닛(도시되지 않은)이 제공된다.
EOS 모드에서(MII_RX_EOS = 1), EOS 장치(1)는 RX_ERR을 사용하여 FIFO 오버플로우 이벤트에 의해 변형된 패킷을 에러가 있는 것으로 표시한다.
유효하지 않은 프레임은 다음과 같은 프레임이다:
a) 2 플래그에 의해 적절하게 경계가 지워지지 않는 프레임; 또는
b) 프레임의 플래그 사이에 8개 이하의 옥텟을 갖는 프레임; 또는
c) 프레임 점검 순차 에러를 포함하는 프레임; 또는
d) 수신기에 의해 지지되지 않거나 부정합된 서비스 억세스점 식별자(ITU-T X.85의 A.3.3을 참고)를 포함하는 프레임; 또는
e) 인식되지 않은 제어 필드값을 포함하는 프레임; 또는
f) 6 이상의 "1" 비트의 시퀀스로 끝나는 프레임.
유효하지 않은 프레임은 전달자에게 통보하지 않고 버려진다. 그 프레임의 결과로, 아무런 작용도 취해지지 않는다.
10.4 수신 데이터 패리티
MAC-PHY 조건서에 따라, EOS 장치(1)는 링크층 디바이스에 전송되는 1 또는 2 옥텟 워드(MII_RX_SYS_DAT[15:0])를 각각 동반하는 패리티 점검 비트를 제공한다. 이 패리티 점검 비트는 핀 RX_PRTY에 주어진다. 이 비트는 홀수 패리티 점검을 디폴트로(MII_RX_PRTY_MODE = 0) 제공한다. 짝수 패리티는 MII_RX_PRTY_MODE = 1인 경우 제공된다.
LAPS에서 MII로의 속도 적용은 RX FIFO(13)에서 실행된다. RX LAPS 처리 유닛(12)으로부터 출력되는 주기적인 LAPS 프레임(예를 들면, 155M)은 버스트 MII 프레임(예를 들면, 100M)으로 변환된다. 속도 적용에 대한 동작은 TX FIFO와 반대이다. 이렇게 함으로서, 수신된 SDH/SONET 프레임은 MII 프레임으로 변환되고, 변환기(19)를 통해 이더넷층으로 전송된다.
MII 인터페이스 요구조건
EOS 장치(1)의 MII 인터페이스 요구조건은 조정 서브층 및 매체 독립 인터페이스에서 IEEE 802.3의 정의를 근거로 한다.
도 13은 도 9에 도시된 바와 같은 변환기(19)의 상세한 블록도를 도시한다. 이 경우에서는 다음의 정의가 사용된다.
TX_ER: 전송 코드화 에러; TXD: 전송 데이터; TX_EN: 전송 인에이블; TK_CLK: 전송 클럭; GTX_CLK; 기가비트 전송 클럭; COL: 충돌 검출; TXD: 수신 데이터; RX_EN: 수신 인에이블; RX_CLK: 수신 클럭; CRS: 캐리어 센스; RX_DV: 유효 수신 데이터; MDC: 관리 데이터 클럭; MDIO: 관리 데이터 입력/출력; TSOF: 프레임의 전송 시작; TEOF: 프레임의 전송 종료; TCLK: 전송 클럭; TENA: 전송 기록 인에이블; TFA: 전송 프레임 이용가능; TxDATA: 전송 데이터; RSOF: 프레임의 수신 시작; REOF: 프레임의 수신 종료; RCLK: 수신 클럭; RV: 유효 수신 데이터; RFA: 수신 프레임 이용가능; RxDATA: 수신 데이터.
표시된 원의 신호 항목은 다른 방법을 나타냄을 주목하여야 한다. 선택이 2가지 있다. SDH/SONET 응용을 통한 이더넷/고속 이더넷에서는 TxDATA<7:0>(8 x 19.44MHz), RxDATA<7:0>(8 x 19.44MHz), TXD<3:0>(4 x 25MHz), RXD<3:0>(4 x 25MHz), 및 TX_CLK(25MHz)가 사용된다. SDH/SONET 응용을 통한 기가비트 이더넷에서는 GTX_CLK의 방향을 포함하여, TxDATA<31:0>(32 x 78.76MHz)/<63:0>(64 x 38.88MHz), RxDATA<31:0>(32 x 78.76MHz)/<63:0>(64 x 38.88MHz), TXD<7:0>(8 x125MHz), RXD<7:0>(8 x 125MHz), 및 GTX_CLK(125MHz)가 적용된다.
도 13에 도시된 바와 같이, 변환기(19)는 MII/GMII 인터페이스와 WRI 인터페이스 사이에 변환 기능을 실행한다.
1. 입력과 출력 사이에서 변환 블록의 동기화
MII 및 GMII는 IEEE 802.3 시리즈 명세서에 따른다. TX_CLK(전송 클럭) 또는 GTX_CLK(기가비트 전송 클럭)은 TX_EN, TXD, 및 TX_ER의 전달에 타이밍 기준을 제공하는 연속 클럭이다.. RX_CLK(전송 클럭 또는 기가비트 전송 클럭)은 TX_DV, RXD, 및 RX_ER의 전달에 타이밍 기준을 제공하는 연속 클럭이다. COL(충돌 검출) 신호 및 CRS(캐리어 센스) 신호는 자동 협성 처리(Auto-Negotiation) 처리가 전이중 모드의 동작을 선택할 때 지정되지 않는다.
EOS 장치의 전송 방향에서, MII/GMII 및 WRI 인터페이스는 각각 입력 및 출력이고, 수신 방향에서, MII/GMII 및 WRI 인터페이스는 각각 출력 및 입력이다. WRI 인터페이스는 라인 속도에 무관한 클럭 속도에서 STM-1/OC-3c 속도로 8bits x 19.44MHz 또는 STM-16/OC-48c 속도로 32bits x 78.76MHz/64bits x 38.88MH인 병렬 방식으로 전송 및 수신 데이터 전달을 제공한다. EOS 칩은 변환기와 LAPS 프로세서 사이에 FIFO를 사용함으로서 프레임 속도 분리를 지지할 수 있다.
MII/GMII층과 EOS 장치 사이의 인터페이스를 용이하게 하고 다수의 PHY층 인터페이스를 지지하기 위해, 변화기(19) 및 FIFO가 사용된다. 제어 신호는 EOS가 WRI 인터페이스로 흐름 제어를 실시하도록 허용하기 위해 MII/GMII층과 EOS층 사이를 지지하게 제공된다. 버스 인터페이스가 포인트-대-포인트 근거의 연결이므로,EOS 장치의 수신 인터페이스는 FIFO 및 변환기(19)를 통해 MII/GMII층 디바이스에 데이터를 푸시(push)한다. 전송 및 수신 인터페이스에서, 이용가능한 프레임의 상태 형상은 옥텟을 근거로 한다. 수신 방향에서, EOS층 디바이스가 수신 FIFO에 일부 소정의 수의 바이트 또는 저장된 프레임의 끝부분(작은 LAPS 프레임이나 더 큰 LAPS 프레임의 끝부분)을 가질 때, 이는 FIFO 데이터로 이어지는 대역내 어드레스를 변환기(19)를 통해 MII/GMII층 디바이스에 전달한다. WRI 인터페이스 버스상의 데이터는 유효 수신 신호(RV)인 것으로 표시된다.
다수의 FIFO를 갖는 다중-포트 EOS 장치는 충분한 데이터가 FIFO에서 이용가능할 때 원형으로 각 포트에 서비스를 제공한다. WRI 인터페이스는 연관된 변환기(19) 및 IEEE 802.3x에 따른 인에이블 신호(RENB)를 중단함으로서 데이터 흐름을 멈출 수 있다. 전송 방향에서, EOS층 디바이스가 전송 FIFO에서 일부 소정의 수의 바이트 만큼 공간을 가질 때, 이는 전송 프레임 이용가능(TFA) 신호를 전함으로서 변환기(19)를 통해 MII/GMII층 디바이스에 알려진다. MII/GMII층 디바이스는 이어서 WRI 인터페이스에서 인에이블 신호(TENB)를 사용하여 EOS층 디바이스에 프레임 데이터로 이어지는 대역내 어드레스를 기록할 수 있다. 변환기(19)는 전송 FIFO가 거의 가득참을 나타내는(FIFO에 남은 바이트수는 사용자가 선택할 수 있지만, 미리 정의되어야 한다) 고상태에서 저상태로의 전이에 대해 TFA를 모니터하고, 오버플로우를 방지하도록 데이터 전달을 중단한다. 변환기(19)는 인에이블 신호(TENB)를 중단함으로서 데이터 흐름을 멈출 수 있다. WRI-PHY는 전송 방향에서 프레임-레벨 전달 제어를 정의한다. 프레임의 가변 크기 본성이 이용가능한 바이트의 수에 대해 보장되지 않으므로, 전송 및 수신 방향에서 모두, 선택된 이용가능 EOS 전송 프레임은 신호 RV에서 유효한 수신 데이터 및 신호 STFA로 제공된다. STFA 및 RV는 항상 데이터가 전달되고 있는 선택된 EOS의 상태를 반영한다. RV는 유효한 데이터가 수신 데이터 버스에서 이용가능한가를 나타내고, 데이터 전달이 프레임 경계와 정렬될 수 있도록 정의된다. 물리층 포트 선택은 대역내 어드레스 지정을 사용하여 실행된다. 전송 방향에서, MII/GMII 디바이스는 활성화 상태의 TSX 신호 및 비활성화 상태의 TENB 신호로 표시된 TxDATA<7:0> 또는 TxDATA<31:0>/TxDATA<63:0> 버스에서 어드레스를 전달함으로서 EOS 포트를 선택한다. 활성화 상태의 TENB로 표시된 이어지는 모든 TxDATA<7:0> 또는 TxDATA<31:0>/TxDATA<63:0> 버스 동작은 지정된 포트에 대한 프레임 데이터가 된다. 수신 방향에서, MII/GMII 디바이스는 활성화 상태의 RSX 및 비활성화 상태의 RV 신호로 표시된 RxDATA<7:0> 또는 RxDATA<31:0>/RxDATA<63:0> 버스에서 어드레스를 전달함으로서 선택된 포트를 지정한다. 활성화 상태의 RV로 표시된 이어지는 모든 RxDATA<7:0> 또는 RxDATA<31:0>/RxDATA<63:0> 버스 동작은 지정된 포트로부터의 프레임 데이터가 된다.
기존의 작은 수의 다중-포트 EOS층 디바이스 및 미래의 더 높은 밀도의 다중-포트 디바이스를 지지하기 위해, EOS층 디바이스의 포트수가 제한될 때, DTFA 신호를 사용하는 바이트-레벨의 신호는 더 간단한 실시를 제공하여, 어드레스 지정 핀의 필요성을 감소시킨다. 이 경우, 직접적인 억세스는 포트수가 증가됨에 따라 불합리적으로 되기 시작한다. 프레임-레벨 전달은 포트의 수가 클 때 TADR 버스를사용하여 더 낮은 핀 카운트의 해결법을 제공한다. 대역내 어드레스 지정은 두가지 접근법 사이에서 프로토콜이 일관되게 유지되도록 보장한다. 그러나, 시스템 설계자 및 물리층 디바이스 제작자에게 남겨진 최종 선택은 원하는 응용에 최상으로 적합한 접근법을 선택하는 것이다.
2. 변환기(19) 주위의 데이터 구조
프레임은 정의된 데이터 구조를 사용하여 전송 FIFO에 기록되고 수신 FIFO로부터 판독된다. 옥텟은 SDH/SONET 라인에서 전송되거나 수신된 것과 똑같은 순서로 기록된다. 옥텟내에서, MSB(비트 7)는 전송되는 제1 비트이다(ITU-T Draft Recommendation X.86의 도 7/X.86을 참고한다). 이 경우, 프레임의 시작 및 프레임 신호의 종료는 모두 동시에 주장된다. EOS 장치 FIFO 보다 더 긴 프레임에 대해서는 프레임이 WRI 인터페이스를 통해 전송되어야 한다. 각 섹션에서 각 프레임 데이터의 바이트수는 고정되거나 응용에 의존하여 변화될 수 있다. MII/GMII는 MII/GMII 인터페이스에서 변환기(19)를 통해 프레임의 고정 크기 섹션을 전달하거나, WRI 인터페이스에서 FIFO가 전레벨에 이르는 때를 결정하는데 TFA 신호를 사용할 수 있다. 다중-MII/GMII 포트 응용에서, TPAS(Transmit Port Address Selection)는 대역내 포트 어드레스 선택이 TxDATA 버스에서 유효할 때를 나타낸다. TPAS가 고상태이고 TENB가 고상태일 때, TxDATA[7:0] 또는 TxDATA<31:0>/TxDATA<63:0>의 값은 선택된 전송 FIFO의 어드레스이다. TxDATA 버스에서 이어지는 데이터 전달은 이 대역내 어드레스에 의해 지정된 FIFO를 채우게 된다. 단일 포트의 EOS 장치에서, TPAS 신호는 TENB가 고상태일 때 EOS 장치가 대역내 어드레스를 무시하므로 옵션이 된다. TPAS는 TENB가 주어지지지 않을 때만 유효한 것으로 생각된다.
32-비트/64비트 버스 인터페이스 및 8-비트 버스 인터페이스에서, 다중포트 EOS 장치의 대역내 포트 어드레스는 여기서 도시되지 않는다. 변환기(19)는 활성화 상태의 TPAS 신호 및 비활성화 상태의 TENB 신호로 표시되는, 데이터와 똑같은 버스에서, MII/GMII 포트 어드레스를 전달하게 된다. WRI 인터페이스에서 이어지는 데이터 전달은 대역내 어드레스에 의해 선택된 전송 FIFO를 사용하게 된다. 수신 인터페이스에서, EOS 장치는 프레임 데이터를 전송하기 이전에 활성화 상태의 RPAS(Receive Port Address Selection) 신호 및 비활성화 상태의 RV 신호로 수신 FIFO 대역내 어드레스를 보고한다. 두 경우에서 모두, FIFO 크기를 넘는 큰 프레임은 각 섹션을 미리 고정하는 적절한 대역내 어드레스 지정으로 WRI 인터페이스를 통해 전달된다.
대역내 어드레스는 TPAS/RPAS 신호로 표시된 단일 클럭의 싸이클 동작에서 지정된다. 포트 어드레스는 TxDATA[7:0] 및 RxDATA[7:0] 신호 또는 TxDATA[31:0]/TxDATA[63:0] 및 RxDATA[31:0]/RxDATA[63:0]으로 지정된다. 어드레스는 비트 0이 최하위 비트이고 비트 7이 최상위 비트인 숫자 코드화를 통해 TxDATA[7:0] 및 RxDATA{7:0] 신호 또는 TxDATA[31:0]/TxDATA[63:0] 및 RxDATA[31:0]/RxDATA[63:0] 신호의 숫자값이다. 그래서, 단일 인터페이스에 의해서는 256개까지의 포트가 지지될 수 있다. 32-비트 인터페이스로는 상위 24 비트가 무시되고, 64-비트 인터페이스로는 상위 56 비트가 무시된다.
ITU-T Draft Recommendation에 따라, FCS(Frame Check Sequence)는 LAPS 프로세서에서 처리되어야 한다. EOS 장치가 선택적인 방법으로 전송 이전에 FCS 필드를 삽입시키지 않으면, 이들 바이트는 패킷의 끝부분에 포함되어야 한다. EOS 장치가 수신 방향에서 FCS 필드를 제거하지 않으면, 이들 바이트는 패킷의 끝부분에 예정된다.
관리 제어 인터페이스
이후에는 EOS 장치에 대한 관리 제어 인터페이스를 설명하고, 외부 마이크로프로세서에 의해 기록 또는 판독하는데 이용가능한 모든 레지스터의 어드레스를 정의한다. 여기서는 전체 디바이스에 공통되는 제어 및 모니터 매개변수를 유지하는 공통 구성 및 요약 상태 맵(map)을 포함하는 테이블이 사용된다. 이 테이블은 전송측에 대한 관리 제어 인터페이스 레지스터 맵이고, 각 블록은 수신측에 대한 관리 제어 인터페이스 레지스터 맵이다. 마이크로프로세서 버스 어드레스 ADDR[8:0]의 MSB는 맵이 전송 또는 수신 방향과 연관되는가 여부를 나타낸다. ADDR[7:0]은 특정한 맵을 나타내고, 그 값들은 이어지는 각 맵의 상세한 설명으로 식별된다. 공통된 구성 및 상태 맵은 ADDR[8] = 0을 갖는다.
1. 인터럽트 또는 폴링(polling)된 동작
관리 제어 인터페이스는 인터럽트 구동 또는 폴링된 모드로 동작될 수 있다. 두 모드에서, 공통된 구성 및 요약 상태 맵의 어드레스 0x002내의 EOS 장치 레지스터 비트 SUM_INT는 EOS 장치에서 모니터 레지스터의 상태에 변화가 일어났는가 여부를 결정하는데 사용될 수 있다.
1.1 인터럽트 소스
1.1.1 전송측
전송측 레지스터 맵은 거의 전체적으로 SONET/SDH 신호의 구성을 결정하고 LAPS, SONET/SDH POH, 및 SONET/SDH TOH/SOH 값을 제공하는 매개변수를 제공한다. 이들 제공 매개변수에 부가하여, 전송측 레지스터 맵은 시스템 인터페이스 및 범용 I/O 모니터를 포함한다. 이들 표시가 활성화 상태이면, 레지스터 0x002의 SUM_INT 비트는 고상태(논리 1)가 된다. SUM_INT_MASK = 0이면, 마이크로프로세서 인터페이스에 대한 인터럽트 출력, INTB는 활성화 상태(논리 0)가 된다.
1.1.2 수신측
테이블은 또한 수신측에 대한 요약 상태 비트를 레지스터 0x005에 포함한다. 이들 비트는 레지스터 0x002에서 SUM_INT 비트에 기여한다. 임의의 요약 상태 비트가 "1"이고 대응하는 마스크 비트가 "0"이면, SUM_INT 비트는 "1"로 설정된다. 테이블(TBD)에서 하나 이상의 대응하는 비트 그룹이 "1"이면, 테이블(TBD)의 레지스터 0x005에서 요약 상태 비트는 "1"이다. 각 TOH/SOH 델타 및 제2 이벤트 비트는 표시될 수 있다(테이블(TBD), 예를 들면 어드레스 0x204-0x206)).
1.2 인터럽트 구동
인터럽트 구동 모드에서, 공통 구성 및 요약 상태 맵의 레지스터 0x006에서 SUM_INT_MASK 비트는 클리어되어야 한다(논리 0). 이는 INTB 출력이 활성화 되도록(논리 0) 허용한다. 이 출력은 INTB = !(!SUM_INT_MASK && SUM_INT)이다. 부가하여, 수신측의 MII_RX_APS_INT_MASK 비트는 클리어되어야 한다(논리 0). 이는APS_INTB 출력이 활성화 되도록(논리 0) 허용한다. 이 출력은 APS_INTB = !(!MII_RX_APS_INT_MASK && MII_RX_APS_INT)이다. 인터럽트가 발생되면, 마이스크로프세서는 먼저 활성화 상태인 인터럽트 소스의 클래스(class)를 결정하도록 요약 상태 레지스터, 0x004-0x005를 판독하고, 이어서 인터럽트의 정확한 원인을 결정하도록 그 클래스내의 특정 레지스터를 판독할 수 있다.
1.3 폴링 모드
폴링 모드에서, SUM_INT_MASK 및 MII_RX_APS_INT_MASK 비트는 모든 하드웨어 인터럽트를 억제하고 폴링 모드에서 동작하도록 설정되어야 한다(논리 1). 이 모드에서, EOS 장치(1)는 INTB를 출력하고, APS_INTB는 비활성화(논리 1) 상태로 유지된다.
SUM_INT_MASK 및 MII_RX_APS_INT_MASK 비트는 레지스터 비트 SUM_INT 및 MII_RX_APS_INT의 상태에 영향을 주지 않음을 주목하여야 한다. 이들 비트는 레지스터 질문이 더 필요한가를 결정하도록 폴링될 수 있다.
마이크로프로세서 인터페이스
EOS 장치로의 마이크로프로세서 인터페이스(18)는 시스템이 EOS 장치내의 모든 레지스터를 억세스할 수 있게 한다. 마이크로프로세서 인터페이스는 인터럽트 구동 모드 또는 폴링 모드로 동작할 수 있다. 인터럽트 모드에서, EOS 장치는 다수의 인터럽트 소스를 지지할 수 있다. IOSL 디바이스는 인터럽트 모드에서 임의의 인터럽트에서 벗어날 수 있다.
본 발명의 EOS 장치 중 다른 섹션은 종래 기술에서 이미 공지되어 있으므로,여기서는 그와 연관된 설명이 생략된다.
그러나, SDH/SONET과 연관되어 본 발명을 설명할 때, 본 발명이 간략화된 SDH/SONET에 적용되는 것이 가능하다. 간략화된 SDH/SONET은 일부 POH가 프로세서의 로드를 감소시키도록 중지될 수 있는 SDH/SONET의 간략형이다.
도 14는 본 발명의 한 실시예에 따른(S24-2OC-48이라 칭하여지는) EOS 장치와 1000BASE-x 스위치, 100BASE-T 및 10BASE-T의 층 2 스위치의 SDH 개인 네트워크 연결을 도시하는 도면이다.
도면에서는 다음 정의가 사용된다: GMAC: 기가비트 매체 억세스 제어; GMII: 기가비트 매체 독립 인터페이스; MAC: 매체 억세스 제어; 스위치 제어 메모리: 스위치 위상 동안 데이터를 기록 및 판독하는데 사용; I2C 인터페이스: E2PROM 인터페이스를 제공하는데 사용; CPU 인터페이스 유닛: 마이크로컴퓨터의 외부 호스트에 인터페이스 연결되는 설비를 제공하는데 사용; 프레임 버퍼: 고속으로 데이터를 저장하는데 사용; 프레임 메모리: 정상적인 방법으로 데이터를 저장하는데 사용; STM-16c/OC-48C를 통한 기가비트 이더넷: 2개의 기가비트 이더넷 맵핑을 제공하는 EOS 유닛.
도 9의 도면에 따른 단일 OC-48c/STM-16c는 단일 GMII 채널을 도시한다. 24Port10/100 MAC는 24개의 MAC 포트 처리를 제공하는데 사용된다. MAC 프레임 엔진(MFE)은 S24-2GEOC48내에서 주요 MAC 프레임 버퍼링 및 전달 엔진이다. MAC 탐색 엔진(MSE)은 목적지 어드레스 탐색 기능을 제공하는데 사용된다.
S24-2GEOC48의 기본 특성은 다음과 같다:
* STM-16c/OC-48c를 통한 2개의 기가비트 이더넷 포트
* 24 10/100 Mbps 자동 감지, MII 인터페이스와의 고속 이더넷 포트
* IEEE 802.1d Spanning Tree Algorithm을 지지
* 층(Layer) 2 스위칭
-- 내부 스위치 데이터베이스 메모리는 SNMP 네트워크 관리, 웹(web) 근거의 네트워크 관리 콘솔(console) 인터페이스 또는 RS-232 로컬 콘솔 인터페이스 또는 병렬 인터페이스에 대해 2k MAC 어드레스, 64k CPU 메모리까지 지지한다.
-- 24 + 2(EOS) 시스템에서 16k MAC 어드레스까지를 지지한다.
* IGMP 스누핑(snooping)을 통해 IP 멀티캐스팅을 지지한다.
* 고속 MAC 프레임이 초당(Mpps) 3M MAC 프레임 이상을 전달하고, 전와이어 속도(Full-Wire Speed)로 필터링한다.
* 진정한 비블로킹(True Non-Blocking) 설계를 사용하여 6 Mpps 시스템 처리량 이상을 지지한다.
* 진압 포트에서의 단일 저장 및 전달과 목적지 포트에서의 절단부 스위칭을 실행한다.
* 단일 저장 및 전달 스위칭 기술을 통한 매우 낮은 잠재기.
* 전이중 이더넷 IEEE 802.3x 흐름 제어는 트래픽(traffic) 정체를 최소화한다.
* 반이중 포트에 대한 역압력 흐름 제어(IEEE 802.3x).
* 포트 및 ID 태그(tag) 가상 LAN(Virtual LAN, VLAN) 802.1Q를 제공한다.
* VLAN ID 태그 삽입/추출.
* 4 우선 전송 대기열(Priority Transmission Queues), 가중화 공정 대기열(Weighted Fair Queuing), 및 우선 레벨과 가중치의 사용자 맵핑으로 IEEE 802.1p/Q 질의 서비스를 지지한다.
* 이더넷 멀티캐스팅 및 방송을 지지한다.
* 소스, 목적지, 및 프로토콜 필터링을 제공한다.
* 엄격한 EEPROM이 구성 데이터의 보호를 제공한다.
S24-2GEOC48은 칩상의 어드레스 메모리를 갖춘 26-포트 10/100/1000 Mbps(STM-16c/OC-48c를 통한 기가비트 이더넷의) 비블로킹 이더넷 스위치 칩이다. 칩상의 어드레스 메모리는 2k까지의 MAC 어드레스 및 256까지의 IEEE 802.1Q 가상 LAN(VLAN)을 지지한다. S24-2GEOC48은 10/100 Mbps 포트에서 포트 트렁크(trunk)/로드(load) 공유를 지지한다. 포트 트렁크/로드 공유는 실효 네트워크 대역폭을 증가시키도록 상호연결 스위치 사이에서 포트를 그룹화하는데 사용될 수 있다. 프레임 버퍼 메모리 인터페이스는 모든 외부 포트에서 동시에 전와이어 속도를 지지하도록 비용면에서 효율적이고 고성능의 파이프라인 동기화 버스트 SRAM을 사용한다. 반이중 모드에서, 모든 포트는 오랜 작용 버스트로 데이터를 손실할 위험성을 최소화하도록 역압력 흐름 제어를 지지한다. 전이중 모드에서는 IEEE 802.3x 흐름 제어가 제공된다. 전이중 기능으로, 포트 0-11은 200 Mbps 집합 대역폭 연결을 지지하고, 포트 12는 데스크탑, 서버, 또는 다른 고성능 스위치에 2 Gbps를 지지한다. 이더넷 SNMP 및 원격 모니터 관리 정보 베이스(RMON MIB)에 대한 통계적인 정보는 26 포트 각각에 대해 독립적으로 수집된다. 이들 통계적 카운터/레지스터에 대한 억세스는 CPU 인터페이스를 통해 제공된다. SNMP 관리 프레임은 CPU 인터페이스를 통해 수신 및 전송될 수 있고, 완전하게 네트워크 관리 해결법을 생성하게 된다. S24-2GEOC48은 0.18 mm 기술을 사용하여 제작된다. 입력은 3.3V로 허용되고, 출력은 LVTTL 디바이스에 직접 인터페이스 연결될 수 있다.
도면에 도시된 바와 같이, 본 발명의 EOS 장치는 스위치와 전송 디바이스(예를 들면, ADM) 사이에서 통신하는 경우 10M/100M/1000M L2 LAN 스위치에 내장된다.
24 10/100 매체 억세스 제어기(MAC)는 S24-2GEOC48에 프로토콜 인터페이스를 제공한다. 이러한 MAC는 MAC 프레임 엔진에 제공되는 각 MAC 프레임이 IEEE 802.3 표준을 모두 만족시키게 보장하도록 요구되는 MAC 프레임 점검을 실행한다. 1518 바이트(VLAN 태그와 1522 바이트) 보다 더 길고 64 바이트 보다 더 짧은 데이터 MAC 프레임은 드롭되고, VHS 108은 들어오는 MAC 프레임 사이의 최소 프레임간 갭을 지지하도록 설계된다.
MAC 프레임 엔진(MFE)은 S24-2GEOC48내의 주요 MAC 프레임 버퍼링 및 전달 엔진이다. 이와 같이, MFE는 외부 프레임 메모리 버퍼로의 MAC 프레임 저장을 제어하고, 프레임 버퍼 이용가능성을 추적하고, 또한 출력 MAC 프레임 전송의 스케쥴을 조정한다. MAC 프레임 데이터가 버퍼 처리되고 있는 동안, MFE는 각 MAC 프레임 헤더로부터 필요한 정보를 추출하고, 처리를 위한 탐색 엔진으로 이를 전달한다. MFE로 다시 전달된 탐색 결과로, MAC 프레임 전송 및 분극화의 스케쥴이 조정된다. MAC 프레임이 전송되도록 선택될 때, MFE는 외부 버퍼 메모리로부터 MAC 프레임을 판독하고, 이를 출력 포트의 출력 FIFO에 놓는다.
MFE는 S24-2GEOC48의 모든 포트에 대한 출력 전송 대기열을 관리할 수 있다. MSE에서 목적지 어드레스 탐색이 일단 완료되고, 스위치 결정이 다시 MFE로 전해지면, MAC 프레임은 적절한 출력 대기열에 삽입된다. 높거나 낮은 우선순위 대기열에 대한 프레임 엔트리(entry)는 IP 헤더에서의 디바이스 종류/차별 서비스(Type of Service/Differentiated Service, TOS/DS) 필드나 VLAN 우선순위 태그 정보에 의해 제어된다. 구성 레지스터는 VLAN 우선순위 태그 또는 TOS/DS 필드가 QoS 맵핑에 사용되는가 여부를 결정할 수 있다. QoS 맵핑에 VLAN 우선순위 태그를 사용할 때, 사용자는 또한 레지스터 VLAN 우선순위 맵 방법에 의해 전송 우선순위를 맵핑하고, 레지스터 VLAN 제거 맵 레지스터에 의해 드롭 순서를 지정할 수 있다. 시스템이 QoS를 맵핑하는데 TOS/DS 코드화점 필드를 사용할 때, 이는 전송 대기열 우선순위 뿐만 아니라 프레임 드롭 순서를 맵핑하는데 TOS 바이트(RFC 791을 참고) 또는 TOS 바이트의 비트[3:5](RFC 2460 및 IETF 웹 사이트의 RFC 문서를 참고)를 선택할 수 있다. 사용자는 선택된 TOS 맵핑 필드를 제어할 수 있다. 높거나 낮은 우선순위의 대기열에 대한 TOS 필드의 맵핑은 레지스터 TOS 우선순위 맵 및 TOS 제거 맵에 의해 처리된다. S24-2GEOC48은 전송 프레임의 스케쥴을 정하는데 WRR(Weighted Round Robin) 및 WRED(Weighted Random Early Detection/Drop)을 사용한다. S24-2GEOC48 QoS 기능을 인에이블시키는데는 디폴트 레지스터 구성을 변화시키고 QoS를 on 상태로 만들도록 외부 EEPROM(4Kbytes)의 사용이 요구된다.
S24-2GEOC48은 전력이 완전히 제공된 이후에 어드레스를 찾기 시작하고 MAC 프레임을 바로 전할 수 있다. MAC 탐색 엔진(MSE)은 S24-2GEOC48 입력 포트에서 수신되는 유효한 각 MAC 프레임에 대해 내부 스위치 데이터베이스 메모리의 내용을 조사한다. 미지의 소스 및 목적지 MAC 어드레스는 MSE가 데이터베이스내에서 정합되는 것을 찾지 못할 때 검출된다. 미지의 소스 MAC 어드레스는 스위치 데이터베이스 메모리에서 새로운 엔트리를 생성하고, 그 위치에 필요한 해상도 정보를 저장함으로서 얻어진다. 구해진 목적지 MAC 어드레스에 이어지는 탐색은 그 MAC 어드레스 제어 테이블(MACT) 엔트리의 새로운 내용을 복귀시키게 된다. 각 소스 어드레스 탐색 이후에는 MACT 엔트리 에이징 플래그(aging flag)가 업데이트된다. 사용자 구성가능 시간 주기(5 내지 7200초) 동안 억세스되지 않은 MACT 엔트리는 제거된다. 이 에이징 시간 주기는 레지스터 MAC 레지스터 에이징 시간 고저상태(MAC Address Aging Time Low and High)에 저장된 16-비트 값을 사용하여 구성될 수 있다. 모든 MACT 엔트리의 에이징은 각 시간 주기 동안 한번 점검된다.
S24-2GEOC48은 고립 모드를 지지하고, 여기서 포트 0-23의 각 포트는 단지 OC-48 근거의 업링크 포트와 직접 통신하도록 허용한다. 그러므로, 이 모드는 포트 0-23 중 한 포트가 또 다른 포트에 의해 직접 관찰될 수 없도록 보장한다. 이 특성은 통상적으로 가입자의 개인 데이터를 전달하는 홈 억세스 ISP(Internet Service Provide) 응용에서 바람직하다.
S24-2GEOC48은 도 14에서 관리 버스로 도시된 내부 레지스터에 외부 호스트 억세스를 제공하는데 표준적인 주요 포트 인터페이스를 사용한다. 이 주요 인터페이스는 3개 핀으로 구성된다: TRANSMIT DATA; RECEIVE DATA; 및 GROUNG. TRANSMIT DATA 및 RECEIVE DATA 핀은 S24-2GEOC48에 입력되는 어드레스 및 데이터 내용을 제공한다. 간단한 2 와이어 직렬 인터페이스는 외부 EEPROM으로부터 S24-2GEOC48의 구성을 허용하도록 제공된다. VHS108은 I2C 인터페이스를 갖는 4K bit EEPROM을 사용한다.
EOS 응용을 지지하는 또 다른 예는 시스템 공급자가 10/100/1000M 이더넷에 연결된 이더넷 포트 및 SDH/SONET 전송 시스템에 연결된 OC-3/STM-1 또는 OC-48/STM-16을 제공하는 작은 박스를 설치하는 것이다. 또 다른 측에서는 역변환이 사용된다.
도 15는 본 발명의 한 실시예에 따른 EOS 장치와 1000BASE-x 스위치, 100BASE-T 및 10BASE-T의 층 2 스위치의 SDH 개인 네트워크 연결을 도시하는 모범적인 도면이다. 도면에 도시된 바와 같이, 본 발명의 EOS 장치는 스위치와 전송 디바이스(예를 들면, ADM) 사이에서 통신하는 경우 10M/100M/1000M L2 LAN 스위치에 내장된다.
도 16은 본 발명의 또 다른 실시예에 따라 IEEE 802.3 이더넷과 층 3 스위치의 SDH 공중 네트워크 연결을 도시하는 모범적인 도면이다. 도면에 도시된 바와 같이, EOS 장치는 스위치와 전송 디바이스(예를 들면, ADM) 사이에서 와이어 속도 처리를 실행하도록 고속 통신하는 경우 10M/100M/1000M L3 스위치 LAN에 내장된다.
도 15 및 도 16에 도시된 경우에서, 본 발명에 따른 EOS 장치는 다른 방법으로 전송 디바이스(예를 들면, ADM)에 내장될 수 있다. 네트워크 설계를 실시함으로서, 본 발명은 전송 디바이스에서 이더넷 인터페이스를 제공하는 이점을 발생시킨다. 이러한 네트워크 설계는 이더넷의 전송 거리를 연장시키고, 억세스 및 전송에 대한 전송 디바이스의 응용 범위를 넓히고, 또한 간략화된 SDH/SONET의 경우 DWDM에 적용하여 이더넷을 ATM 없이 SDH/SONET과 조합할 수 있다.
다른 방법으로, WAN(Wide Area Network)에 걸쳐 이더넷을 제공하기 위해 포인트-대-포인트 전이중 동기화 양방향 동작을 제공하도록 전송 디바이스와 LAN 스위치 사이에 본 발명에 따른 EOS 장치를 연결시키는 것도 실질적인 방법이다.
부가하여, SDH/SONET의 VC를 연결시켜, 이더넷 프레임이 MPEG 프레임 및 오디오 프레임과 함께 캡슐화되어 전송될 수 있다. 또한, VC에서 포인터를 조정함으로서, 서로 먼 거리를 두고 떨어져있는 전송측과 수신측 사이의 동기화가 용이하게 이루어질 수 있다.
첨부된 도면과 연관된 상기 설명으로부터, 본 발명은 물리적 채널에 직접 이더넷(Ethernet)을 적용하는 새로운 인터페이스 장치 및 방법을 설명함을 알 수 있다. 본 발명은 텔레콤(telecom) SDH/SONET 전송 디바이스에서 이더넷 인터페이스를 제공하거나, 예를 들면 SDH/SONET에 직접 MAC 프레임을 적용하여 코어 및 엣지 라우터(core and edge router), 스위치 디바이스, IP 근거의 네트워크 억세스 장비, 라인 카드(line card), 및 고속으로 사용되는 인터페이스와 같이 원격 억세스 데이터콤(datacom) 디바이스에 설비를 제공한다. SDH/SONET을 간략화함으로서, 즉간략화된 SDH/SONET을 사용함으로서, 이더넷은 DWDM에 적용될 수 있다.
상술된 본 발명의 다양한 특성을 상세히 설명하였으므로, 본 설명의 이점을 가지고 종래 기술에 숙련된 자에게 설명된 실시예에 대한 수정이 용이하게 발생될 수 있는 것으로 이해된다. 이러한 수정 및 변화는 모두 본 발명에 첨부된 청구항에 의해 정의되는 본 발명의 의도 및 범위내에 드는 것으로 생각된다.
Claims (81)
- 상단층측 디바이스에서 하단층측 디바이스에 데이터 패킷(data packet)을 전송하는 데이터 전송 장치에 있어서,상기 상단층측 디바이스로부터 데이터 패킷을 수신하고 상기 데이터 패킷을 제1 종류의 프레임(frame)으로 변환하는 제1 수신 수단;제2 종류의 프레임을 형성하도록 시작 플래그(flag), SAPI 식별자를 포함하는 SAPI 필드(field), 제어 필드, 상기 데이터 패킷을 포함하는 정보 필드, FCS 필드, 및 종료 플래그의 포맷으로 상기 제1 종류의 프레임을 캡슐화(encapsulate)하는 제1 처리 수단;제3 종류의 프레임을 형성하도록 상기 제2 종류의 프레임을 패이로드(payload) 부분으로 캡슐화하고, 상기 데이터 패킷에 대응하는 적절한 오버헤드(overhead)를 삽입하는 제2 처리 수단; 및상기 제3 종류의 프레임을 상기 하단층측 디바이스에 출력하는 제1 전송 수단을 포함하는 것을 특징으로 하는 데이터 전송 장치.
- 제1항에 있어서,상기 제1 수신 수단은 입력 데이터 패킷을 수신하여 버퍼 처리하고, 상기 상단층측 디바이스의 속도를 상기 하단층측 디바이스의 속도로 적용하는 제1 FIFO인것을 특징으로 하는 데이터 전송 장치.
- 제2항에 있어서,다항식 g(x) = x7+ 1로부터 발생된 프레임 동기화 스크램블링(scrambling) 시퀀스로 상기 제2 종류의 프레임에 스크램블링을 실행하는 스크램블링 수단을 더 포함하는 것을 특징으로 하는 데이터 전송 장치.
- 제3항에 있어서,상기 제3 종류의 프레임에서 패이로드 부분의 시작 위치를 나타내는 포인터(pointer)를 삽입하는 포인터 처리 수단을 더 포함하는 것을 특징으로 하는 데이터 전송 장치.
- 제4항에 있어서,스크램블링된 제2 종류의 프레임을 상기 제3 종류의 프레임으로 캡슐화하는 프레임화(framing) 수단을 더 포함하는 것을 특징으로 하는 데이터 전송 장치.
- 제5항에 있어서,상기 시작 플래그 및 종류 플래그는 "0x7E"인 것을 특징으로 하는 데이터 전송 장치.
- 제6항에 있어서,상기 0x7E는 프레임간 시간을 채우는 동안에 전송되는 것을 특징으로 하는 데이터 전송 장치.
- 제7항에 있어서,상기 제1 처리 수단은 투명성 처리(옥텟 스터핑(octet stuffing))를 실행하는 것을 특징으로 하는 데이터 전송 장치.
- 제8항에 있어서,상기 제1 처리 수단은 다항식: 1 + x + x2+ x4+ x5+ x7+ x8+ x10+ x11+ x12+ x16+ x22+ x23+ x26+ x32를 발생하여, 상기 시작 플래그, 종료 플래그, 및 FCS 필드 자체를 제외하고 프레임내의 모든 옥텟에 걸쳐 32 비트 프레임 점검 시퀀스 필드를 계산하는 것을 특징으로 하는 데이터 전송 장치.
- 제9항에 있어서,상기 패이로드 부분은 상기 제1 종류의 프레임을 운반하는 다수의 패이로드 서브부분을 포함하고, 상기 제1 종류의 프레임의 경계는 상기 패이로드 부분의 경계와 정렬되는 것을 특징으로 하는 데이터 전송 장치.
- 제1항에 있어서,상기 제1 처리 수단은 상기 제1 수신 수단으로부터 상기 SAPI를 구하는 것을 특징으로 하는 데이터 전송 장치.
- 제1항에 있어서,이전 프레임의 종료 플래그는 상기 이전 프레임 다음에 이어지는 프레임의 시작 플래그인 것을 특징으로 하는 데이터 전송 장치.
- 제1항에 있어서,상기 제2 프레임으로부터 추출된 제1 종류의 프레임을 상기 제1 처리 수단으로 테스트를 위해 루프백(loopback)시키는 라인측 패킷 루프백 수단을 더 포함하는 것을 특징으로 하는 데이터 전송 장치.
- 제9항에 있어서,상기 패이로드 부분은 SDH/SONET에 대한 SPE이고, 상기 패이로드의 서브 부분은 가상 컨테이너(virtual container)인 것을 특징으로 하는 데이터 전송 장치.
- 선행하는 청구항 중 한 항에 있어서,상기 오버헤드는 단일 가상 컨테이너나 연결을 통해 경로 트레이스(Path Trace)(J1), 경로 BIP-8(B3), 신호 라벨(C2), 경로 상태(G1)를 포함하는 것을 특징으로 하는 데이터 전송 장치.
- 제1항 내지 제14항 중 한 항에 있어서,상기 물리층은 SDH/SONET 또는 간략화된 SDH/SONET 중 하나인 것을 특징으로 하는 데이터 전송 장치.
- 제1항 내지 제14항 중 한 항에 있어서,상기 상단층은 이더넷층(Ethernet layer)이고, 상기 제1 종류의 프레임은 MII 프레임이고, 상기 제2 종류의 프레임은 LAPS 프레임이고, 또한 상기 제3 종류의 프레임은 SDH 프레임인 것을 특징으로 하는 데이터 전송 장치.
- 제1항 내지 제14항 중 한 항에 있어서,상기 데이터 전송 장치는 SDH/SONET 전송 장치에 내장되는 것을 특징으로 하는 데이터 전송 장치.
- 제1항 내지 제14항 중 한 항에 있어서,상기 데이터 전송 장치는 이더넷 스위치 디바이스에 내장되는 것을 특징으로 하는 데이터 전송 장치.
- 제19항에 있어서,상기 이더넷 스위치 디바이스는 이더넷/고속 이더넷/기가비트 이더넷(Gigabit Ethernet) L2/L3 스위치 또는 연관된 라우터(router)인 것을 특징으로 하는 데이터 전송 장치.
- 제19항에 있어서,상기 이더넷 스위치 디바이스는 이더넷/고속 이더넷/기가비트 이더넷 L2/L3 스위치 또는 연관된 라우터인 것을 특징으로 하는 데이터 전송 장치.
- 제16항 내지 제21항 중 한 항에 있어서,상기 데이터 전송 장치는 변환기를 통해 MII/GMII에서 SDH/SONET 블록으로 수신된 MAC/GMAC 프레임을 동기화하는 것을 특징으로 하는 데이터 전송 장치.
- 제16항 내지 제21항 중 한 항에 있어서,상기 데이터 전송 장치는 속도 적용을 위해, 필요한 경우 프로그램가능한 프레임간의 갭(gap)을 채우는 바이트(0x7E)를 부가하는 것을 특징으로 하는 데이터 전송 장치.
- 상단층측 디바이스에서 하단층측 디바이스에 데이터 패킷을 전송하는 데이터전송 방법에 있어서,상기 상단층측 디바이스로부터 데이터 패킷을 수신하여 버퍼 처리하고, 상기 상단층측 디바이스의 속도를 상기 하단층측 디바이스의 속도로 적용하고, 또한 상기 데이터 패킷을 제1 종류의 프레임으로 변환하는 단계;제2 종류의 프레임을 형성하도록 시작 플래그, SAPI 식별자를 포함하는 SAPI 필드, 제어 필드, 상기 데이터 패킷을 포함하는 정보 필드, FCS 필드, 및 종료 플래그의 포맷으로 상기 제1 종류의 프레임을 캡슐화하는 단계;제3 종류의 프레임을 형성하도록 상기 제2 종류의 프레임을 패이로드 부분으로 캡슐화하고, 상기 데이터 패킷에 대응하는 적절한 오버헤드를 삽입하는 단계; 및상기 제3 종류의 프레임을 상기 하단층측 디바이스에 출력하는 단계를 포함하는 것을 특징으로 하는 데이터 전송 방법.
- 제24항에 있어서,다항식 g(x) = x7+ 1로부터 발생된 프레임 동기화 스크램블링 시퀀스로 상기 제2 종류의 프레임에 스크램블링을 실행하는 단계를 더 포함하는 것을 특징으로 하는 데이터 전송 방법.
- 제25항에 있어서,상기 제3 종류의 프레임에서 패이로드 부분의 시작 위치를 나타내는 포인터를 삽입하는 단계를 더 포함하는 것을 특징으로 하는 데이터 전송 방법.
- 제26항에 있어서,스크램블링된 제2 종류의 프레임을 상기 제3 종류의 프레임으로 캡슐화하는 단계를 더 포함하는 것을 특징으로 하는 데이터 전송 방법.
- 제27항에 있어서,상기 시작 플래그 및 종류 플래그는 "0x7E"인 것을 특징으로 하는 데이터 전송 방법.
- 제28항에 있어서,투명성 처리(옥텟 스터핑) 단계를 더 포함하는 것을 특징으로 하는 데이터 전송 방법.
- 제29항에 있어서,다항식: 1 + x + x2+ x4+ x5+ x7+ x8+ x10+ x11+ x12+ x16+ x22+ x23+x26+ x32를 발생하여, 상기 시작 플래그, 종료 플래그, 및 FCS 필드 자체를 제외하고 프레임내의 모든 옥텟에 걸쳐 32 비트 프레임 점검 시퀀스 필드를 계산하는 단계를 더 포함하는 것을 특징으로 하는 데이터 전송 방법.
- 제30항에 있어서,상기 패이로드 부분은 상기 제1 종류의 프레임을 운반하는 다수의 패이로드 서브부분을 포함하고, 상기 제1 종류의 프레임의 경계는 상기 패이로드 부분의 경계와 정렬되는 것을 특징으로 하는 데이터 전송 방법.
- 제24항에 있어서,이전 프레임의 종료 플래그는 상기 이전 프레임 다음에 이어지는 프레임의 시작 플래그인 것을 특징으로 하는 데이터 전송 방법.
- 제24항에 있어서,상기 패이로드 부분은 SDH/SONET에 대한 SPE이고, 상기 패이로드의 서브 부분은 가상 컨테이너인 것을 특징으로 하는 데이터 전송 방법.
- 제24항 내지 제33항 중 한 항에 있어서,상기 오버헤드는 단일 가상 컨테이너나 연결을 통해 경로 트레이스(J1), 경로 BIP-8(B3), 신호 라벨(C2), 경로 상태(G1)를 포함하는 것을 특징으로 하는 데이터 전송 방법.
- 제24항 내지 제33항 중 한 항에 있어서,상기 물리층은 SDH/SONET 또는 간략화된 SDH/SONET 중 하나인 것을 특징으로 하는 데이터 전송 방법.
- 제24항 내지 제33항 중 한 항에 있어서,상기 상단층은 이더넷층이고, 상기 제1 종류의 프레임은 MII 프레임이고, 상기 제2 종류의 프레임은 LAPS 프레임이고, 또한 상기 제3 종류의 프레임은 SDH 프레임인 것을 특징으로 하는 데이터 전송 방법.
- 제36항에 있어서,상기 이더넷층은 IEEE802.3/802.3u/802.3z의 이더넷층인 것을 특징으로 하는 데이터 전송 방법.
- 제35항 내지 제37항 중 한 항에 있어서,변환기를 통해 MII/GMII에서 SDH/SONET 블록으로 수신된 MAC/GMAC 프레임을 동기화하는 단계를 더 포함하는 것을 특징으로 하는 데이터 전송 방법.
- 제35항 내지 제37항 중 한 항에 있어서,속도 적용을 위해, 필요한 경우 프로그램가능한 프레임간의 갭을 채우는 바이트(0x7E)를 부가하는 단계를 더 포함하는 것을 특징으로 하는 데이터 전송 방법.
- 하단층측 디바이스에서 상단층측 디바이스에 제1 종류의 프레임으로 형성된 데이터 패킷을 전송하는 데이터 전송 장치에 있어서,상기 하단측측 디바이스로부터 데이터 패킷을 수신하는 제2 수신 수단;상기 제1 종류의 프레임의 오버헤드를 제거하는 역프레임화(de-framing) 수단;각각이 시작 플래그, 어드레스 필드, 제어 필드, 정보 필드, FCS 필드, 및 종료 플래그를 포함하는 제2 종류의 프레임을 형성하도록 상기 제1 종류의 프레임의 패이로드 부분으로부터 정보 필드에 포함된 데이터 및 어드레스 필드를 추출하는 제3 처리 수단;상기 어드레스 필드(SAPI 필드)의 값을 미리 설정된 값과 비교하고, 상기 어드레스 필드 데이터의 값이 상기 미리 설정된 값과 똑같으면, 추출된 데이터를 그대로 출력하도록 결정하는 결정 수단;상기 제2 종류의 프레임을 상기 데이터 패킷에서 대응하는 제3 종류의 프레임으로 변환하는 제4 처리 수단; 및추출된 데이터 패킷을 상기 상단층측 디바이스에 전송하는 제2 전송 수단을 포함하는 것을 특징으로 하는 데이터 전송 장치.
- 제40항에 있어서,상기 제2 전송 수단은 입력 데이터 패킷을 수신하여 버퍼 처리하고, 상기 하단층측 디바이스의 속도를 상기 상단층측 디바이스의 속도로 적용하는 제2 FIFO인 것을 특징으로 하는 데이터 전송 장치.
- 제41항에 있어서,다항식 g(x) = x7+ 1로부터 발생된 프레임 동기화 스크램블링 시퀀스로 상기 제2 종류의 프레임에 스크램블링을 실행하는 디스크램블링(descrambling) 수단을 더 포함하는 것을 특징으로 하는 데이터 전송 장치.
- 제42항에 있어서,포인터로 나타내어 상기 제3 종류의 프레임에 캡슐화된 상기 제2 종류의 프레임의 시작 위치를 정하는 포인터 처리 수단을 더 포함하는 것을 특징으로 하는 데이터 전송 장치.
- 제43항에 있어서,상기 시작 플래그 및 종료 플래그는 "0x7E"인 것을 특징으로 하는 데이터 전송 장치.
- 제44항에 있어서,상기 역프레임화 수단은 프레임간에 채워진 것을 제거하는 것을 특징으로 하는 데이터 전송 장치.
- 제45항에 있어서,상기 역프레임화 수단은 디스터핑(de-stuffing) 과정을 실행하는 것을 특징으로 하는 데이터 전송 장치.
- 제46항에 있어서,수신된 FCS 필드는 다항식: 1 + x + x2+ x4+ x5+ x7+ x8+ x10+ x11+ x12+ x16+ x22+ x23+ x26+ x32를 발생하여, 상기 시작 플래그와 종료 플래그 사이의 모든 옥텟에 걸쳐 FCS 점검함(checksum)을 계산함으로서 검증되는 것을 특징으로 하는 데이터 전송 장치.
- 제47항에 있어서,데이터를 수신하는 동안의 상태에서 에러에 대해 상기 제1 종류의 프레임의 오버헤드를 모니터하는 오버헤드 모니터 수단을 더 포함하는 것을 특징으로 하는 데이터 전송 장치.
- 제48항에 있어서,상기 패이로드 부분은 상기 제1 종류의 프레임을 운반하는 다수의 패이로드 서브부분을 포함하고, 상기 제1 종류의 프레임의 경계는 상기 패이로드 부분의 경계와 정렬되는 것을 특징으로 하는 데이터 전송 장치.
- 제49항에 있어서,이전 프레임의 종료 플래그는 상기 이전 프레임 다음에 이어지는 프레임의 시작 플래그인 것을 특징으로 하는 데이터 전송 장치.
- 제50항에 있어서,상기 패이로드 부분은 SDH/SONET에 대한 SPE이고, 상기 패이로드의 서브 부분은 가상 컨테이너인 것을 특징으로 하는 데이터 전송 장치.
- 제40항 내지 제51항 중 한 항에 있어서,상기 오버헤드는 경로 트레이스(J1), 경로 BIP-8(B3), 신호 라벨(C2), 경로 상태(G1)를 포함하는 것을 특징으로 하는 데이터 전송 장치.
- 제40항 내지 제51항 중 한 항에 있어서,상기 물리층은 SDH/SONET 또는 간략화된 SDH/SONET 중 하나인 것을 특징으로 하는 데이터 전송 장치.
- 제40항 내지 제51항 중 한 항에 있어서,상기 상단층은 이더넷층이고, 상기 제1 종류의 프레임은 SDH 프레임이고, 상기 제2 종류의 프레임은 LAPS 프레임이고, 또한 상기 제3 종류의 프레임은 MII 프레임인 것을 특징으로 하는 데이터 전송 장치.
- 제40항 내지 제51항 중 한 항에 있어서,상기 데이터 전송 장치는 SDH/SONET 전송 장치에 내장되는 것을 특징으로 하는 데이터 전송 장치.
- 제40항 내지 제51항 중 한 항에 있어서,상기 데이터 전송 장치는 이더넷 스위치 디바이스에 내장되는 것을 특징으로 하는 데이터 전송 장치.
- 제56항에 있어서,상기 이더넷 스위치 디바이스는 이더넷/고속 이더넷/기가비트 이더넷 L2/L3스위치 또는 연관된 라우터인 것을 특징으로 하는 데이터 전송 장치.
- 제56항에 있어서,상기 이더넷 스위치 디바이스는 이더넷/고속 이더넷/기가비트 이더넷 L2/L3 스위치 또는 연관된 라우터인 것을 특징으로 하는 데이터 전송 장치.
- 제53항 내지 제58항 중 한 항에 있어서,상기 데이터 전송 장치는 속도 적용을 위해, 필요한 경우 프로그램가능한 프레임간의 갭을 채우는 바이트(0x7E)를 제거하는 것을 특징으로 하는 데이터 전송 장치.
- 제53항 내지 제58항 중 한 항에 있어서,상기 데이터 전송 장치는 변환기를 통해 MII/GMII 인터페이스에서 SDH/SONET 블록으로부터의 LAPS 정보 필드(MAC/GMAC 프레임)를 RX_CLK에 동기화시키는 것을 특징으로 하는 데이터 전송 장치.
- 하단층측 디바이스에서 상단층측 디바이스에 제1 종류의 프레임으로 형성된 데이터 패킷을 전송하는 데이터 전송 방법에 있어서,상기 하단측측 디바이스로부터 데이터 패킷을 수신하는 단계;상기 제1 종류의 프레임의 오버헤드를 제거하는 단계;각각이 시작 플래그, 어드레스 필드, 제어 필드, 정보 필드, FCS 필드, 및 종료 플래그를 포함하는 제2 종류의 프레임을 형성하도록 상기 제1 종류의 프레임의 패이로드 부분으로부터 정보 필드에 포함된 데이터 및 어드레스 필드를 추출하는 단계;상기 어드레스 필드(SAPI 필드)의 값을 미리 설정된 값과 비교하고, 상기 어드레스 필드 데이터의 값이 상기 미리 설정된 값과 똑같으면, 추출된 데이터를 그대로 출력하도록 결정하는 단계;상기 제2 종류의 프레임을 상기 데이터 패킷에서 대응하는 제3 종류의 프레임으로 변환하는 단계; 및추출된 데이터 패킷을 상기 상단층측 디바이스에 전송하는 단계를 포함하는 것을 특징으로 하는 데이터 전송 방법.
- 제61항에 있어서,입력 데이터 패킷을 수신하여 버퍼 처리하고, 상기 하단층측 디바이스의 속도를 상기 상단층측 디바이스의 속도로 적용하는 단계를 더 포함하는 것을 특징으로 하는 데이터 전송 방법.
- 제62항에 있어서,다항식 g(x) = x7+ 1로부터 발생된 프레임 동기화 스크램블링 시퀀스로 상기 제2 종류의 프레임에 스크램블링을 실행하는 단계를 더 포함하는 것을 특징으로 하는 데이터 전송 방법.
- 제63항에 있어서,포인터로 나타내어 상기 제3 종류의 프레임에 캡슐화된 상기 제2 종류의 프레임의 시작 위치를 정하는 단계를 더 포함하는 것을 특징으로 하는 데이터 전송 방법.
- 제64항에 있어서,상기 시작 플래그 및 종료 플래그는 "0x7E"인 것을 특징으로 하는 데이터 전송 방법.
- 제65항에 있어서,프레임간에 채워진 것을 제거하는 단계를 더 포함하는 것을 특징으로 하는 데이터 전송 방법.
- 제66항에 있어서,수신된 FCS 필드는 다항식: 1 + x + x2+ x4+ x5+ x7+ x8+ x10+ x11+ x12+ x16+ x22+ x23+ x26+ x32를 발생하여, 상기 시작 플래그와 종료 플래그 사이의 모든 옥텟에 걸쳐 FCS 점검함(checksum)을 계산함으로서 검증되는 것을 특징으로 하는 데이터 전송 방법.
- 제67항에 있어서,데이터를 수신하는 동안의 상태에서 에러에 대해 상기 제1 종류의 프레임의 오버헤드를 모니터하는 단계를 더 포함하는 것을 특징으로 하는 데이터 전송 방법.
- 제68항에 있어서,상기 패이로드 부분은 상기 제1 종류의 프레임을 운반하는 다수의 패이로드 서브부분을 포함하고, 상기 제1 종류의 프레임의 경계는 상기 패이로드 부분의 경계와 정렬되는 것을 특징으로 하는 데이터 전송 방법.
- 제69항에 있어서,이전 프레임의 종료 플래그는 상기 이전 프레임 다음에 이어지는 프레임의 시작 플래그인 것을 특징으로 하는 데이터 전송 방법.
- 제70항에 있어서,상기 패이로드 부분은 SDH/SONET에 대한 SPE이고, 상기 패이로드의 서브 부분은 가상 컨테이너인 것을 특징으로 하는 데이터 전송 방법.
- 제61항 내지 제71항 중 한 항에 있어서,상기 오버헤드는 단일 가상 컨테이너나 연결을 통해 경로 트레이스(J1), 경로 BIP-8(B3), 신호 라벨(C2), 경로 상태(G1)를 포함하는 것을 특징으로 하는 데이터 전송 방법.
- 제61항 내지 제71항 중 한 항에 있어서,상기 물리층은 SDH/SONET 또는 간략화된 SDH/SONET 중 하나인 것을 특징으로 하는 데이터 전송 방법.
- 제61항 내지 제71항 중 한 항에 있어서,상기 상단층은 이더넷층이고, 상기 제1 종류의 프레임은 SDH 프레임이고, 상기 제2 종류의 프레임은 LAPS 프레임이고, 또한 상기 제3 종류의 프레임은 MII 프레임인 것을 특징으로 하는 데이터 전송 방법.
- 제74항에 있어서,상기 이더넷층은 IEEE802.3/802.3u/802.3z의 이더넷층인 것을 특징으로 하는 데이터 전송 방법.
- 제73항 내지 제75항 중 한 항에 있어서,속도 적용을 위해, 필요한 경우 프로그램가능한 프레임간의 갭을 채우는 바이트(0x7E)를 제거하는 단계를 더 포함하는 것을 특징으로 하는 데이터 전송 방법.
- 제73항 내지 제75항 중 한 항에 있어서,변환기를 통해 MII/GMII 인터페이스에서 SDH/SONET 블록으로부터의 LAPS 정보 필드(MAC/GMAC 프레임)를 RX_CLK에 동기화시키는 단계를 더 포함하는 것을 특징으로 하는 데이터 전송 방법.
- 제1항 내지 제23항 중 한 항에 따른 데이터 전송 장치 및 제40항 내지 제60항 중 한 항에 따른 데이터 전송 장치를 구비하여 상단층측 디바이스와 하단층측 디바이스 사이에 데이터 패킷을 전송하는 것을 특징으로 하는 데이터 인터페이스 장치.
- 제78항에 있어서,상기 하단층측 디바이스에서 데이터를 전송/수신하는 라인측 인터페이스 수단을 더 구비하는 것을 특징으로 하는 데이터 인터페이스 장치.
- 제79항에 있어서,전송 방향에서 상기 제1 수단 수단에 입력되는 데이터 패킷과 상기 상단층측 디바이스의 데이터 패킷을 동기화하고, 수신 방향에서 상기 상단층측 디바이스의 데이터 패킷과 상기 제2 전송 수단으로부터 추출된 데이터 패킷을 동기화하는 변환 수단을 더 포함하는 것을 특징으로 하는 데이터 인터페이스 장치.
- 제80항에 있어서,상기 데이터 인터페이스 장치가 그안의 모든 레지스터를 억세스할 수 있게 하는 마이크로프로세서 인터페이스 수단;테스트를 위한 JTAG 포트; 및입력/출력 구성 데이터를 임시로 버퍼 처리하는 GPIO 레지스터를 더 포함하는 것을 특징으로 하는 데이터 인터페이스 장치.
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