KR100445458B1

KR100445458B1 - Ｌａｎ의 이더넷 신호를 ｗａｎ의 ｈｄｌｃ 신호로변환하는 장치 및 방법

Info

Publication number: KR100445458B1
Application number: KR10-2001-0048609A
Authority: KR
Inventors: 류희문
Original assignee: 주식회사 한터기술
Priority date: 2001-08-13
Filing date: 2001-08-13
Publication date: 2004-08-21
Also published as: KR20010099020A

Abstract

본 발명은 근거리 통신망(LAN)의 이더넷 신호를 광역 통신망(WAN)의 HDLC 신호로 변환하는 신호변환장치로서, 특히 맥(MAC)과 인터페이스되는 GPSI 7 와이어(WIRE) 신호 또는 MII 신호를 광역 통신망의 HDLC 3 와이어 신호로 변환하는 신호변환장치에 관한 것이다. 또한, 상술한 신호변환장치를 이용한 신호변환방법에 관한 것이다. 본 발명의 신호변환장치는 이더넷 데이터 프레임을 HDLC(High-level Data Link Control) 데이터 프레임으로 변환하는 신호변환장치로서, 상기 신호변환장치가 PLD(Programmable Logic Device; 50)에 프로그램된 논리 회로의 프레이머(52)를 포함하고, 상기 프레이머(52)가 이더넷측 또는 HDLC측의 전송 동기신호를 제어하여 데이터 흐름을 제어하는 것을 특징으로 한다. 따라서, 본 발명의 신호변환장치에는 송수신용 버퍼메모리가 포함되지 않는다.

Description

ＬＡＮ의 이더넷 신호를 ＷＡＮ의 ＨＤＬＣ 신호로 변환하는 장치 및 방법{APPARATUS AND METHOD FOR CONVERTING ETHERNET DATA IN LAN INTO HDLC DATA IN WAN}

본 발명은 근거리 통신망(LAN)의 이더넷 신호를 광역 통신망(WAN)의 HDLC 신호로 변환하는 신호변환장치 및 방법에 관한 것으로, 특히 맥(MAC)과 인터페이스되는 GPSI 7 와이어(WIRE) 신호 또는 MII 신호를 광역 통신망의 HDLC 3 와이어 신호로 변환하는 신호변환장치 및 이 장치를 이용한 신호변환방법에 관한 것이다.

최근에 초고속 인터넷이 널리 사용되면서 LAN 신호(TP)를 다양한 신호변환을통해 장거리 전송을 구현하고 있다. 특히 LAN에 사용되는 이더넷 프레임을 HDLC(High-level Data Link Control) 프레임으로 변환하여 모뎀 신호로 변환시키는 경우에는 중간에 데이터 버퍼링하는 기능과 프로토콜을 변환하여 전송하는 콘트롤러나 프로세서가 이러한 역할을 한다.

종래의 신호변환장치 또는 프로토콜 변환장치는 근거리 통신망(LAN)과 광역 통신망(WAN)을 연결하는 다양한 장치에 설치된다. 도 1은 종래의 이더넷 프레임과 HDLC 프레임간의 프로토콜 변환장치를 개략적으로 나타낸 블록도이다. 구체적으로, 도 1에 도시된 바와 같이, 프로토콜 변환장치(10)는 이더넷상의 물리계층(22)과 연결된 물리계층(16)과, LAN 또는 WAN으로부터 입력되는 신호를 저장하는 송수신용 버퍼메모리(14), 및 상술한 이더넷 콘트롤러(20)의 신호에 맞추어 해석되고 변환된 신호를 모뎀(40)을 통해 WAN으로 신호를 보내거나 WAN에서 신호를 수신하도록 제어하는 프로세서(12)를 포함한다.

상술한 종래의 프로토콜 변환장치는 LAN과 WAN과의 이종 네트웍 선로 사이에 설치되어 콘트롤러 또는 프로세서가 데이터를 메모리에 수신하여 적재한 다음 그 내용을 분석하여 다시 다른 프로토콜로 변환하는 방식으로 데이터를 전송하도록 구성되어 있다.

그러나, 이러한 종래의 방식은 중간에 이러한 기능을 담당하는 메모리와 콘트롤러가 필요하여 하드웨어적인 부담이 크며 저가형을 추구하는 현재의 초고속 인터넷 시장의 장치 가격에 부담을 주고, 데이터 해석에 따른 즉각적인 프로토콜 변환속도에도 제한적이기 때문에 통신 속도의 저하를 가져오게 된다는 문제점이 있다.

또한 최근에는 도 1의 장치에서 메모리를 뺀 부분을 하나의 주문형 칩(30)으로 구현하여 구성칩을 단순화하였으나, 여전히 고가이고 알고리즘 자체는 이전에 비해 실제로 변화되지 않았다. 따라서, 이러한 접근방식도 상술한 종래의 문제점을 여전히 포함하고 있다.

게다가 초고속 인터넷의 대중화로 인해, 프로토콜 또는 신호의 즉각적인 변환을 통한 전송속도의 증가와 장치 구성의 단순화에 의해 낮은 가격을 갖는 신호변환장치가 더욱더 요구되고 있다.

따라서, 본 발명은 상술한 문제점을 해결하기 위해 도출된 것으로, 본 발명의 목적은 이더넷 신호와 HDLC 신호간의 신호변환장치 및 방법에 있어서 실시간 데이터 변환동작에 의해 장치의 성능을 개선하고 회로 단순화에 의해 장치의 생산원가를 절감하며, 설계상의 단순화에 의해 인쇄회로기판 실장시의 작업이 단순화되는 신호변환장치 및 이 장치를 이용한 신호변환방법을 제공하는 것이다.

도 1은 종래의 이더넷 프레임과 HDLC 프레임간의 프로토콜 변환장치를 개략적으로 나타낸 블록도,

도 2는 본 발명에 따른 신호변환장치 및 이더넷측과 HDLC측과의 각 연결관계를 개략적으로 나타낸 블록도,

도 3은 본 발명에 따른 신호변환장치에 있어서 이더넷 프레임의 HDLC 프레임으로의 송신 순서를 나타낸 흐름도,

도 4a는 본 발명에 따른 신호변환장치에서 이더넷 프레임의 HDLC 프레임으로의 변환을 나타낸 도면,

도 4b는 본 발명에 따른 신호변환장치에서 데이터 송신시 "0"삽입에 대한 클럭 제어 타이밍을 나타낸 도면,

도 5는 본 발명에 따른 신호변환장치에 있어서 HDLC 프레임의 이더넷 프레임으로의 수신 순서를 나타낸 흐름도,

도 6a는 HDLC 프레임의 이더넷 프레임으로의 변환을 나타낸 도면,

도 6b는 데이터 수신시 "0"제거에 대한 클럭 제어 타이밍을 나타낸 도면,

도 7은 본 발명에 따른 신호변환방법을 실제 구현한 PLD의 레이아웃 및 핀 할당을 나타낸 도면,

도 8은 도 7의 PLD의 특정 핀들 간의 연결관계의 일례를 구체적으로 보여주는 도면.

<도면의 주요부분에 대한 부호의 설명>

20 ... 이더넷 콘트롤러

50 ... PLD

52 ... 프레이머

60 ... HDLC 인터페이스

상술한 목적을 달성하기 위해, 본 발명은 이더넷 데이터 프레임을 HDLC(High-level Data Link Control) 데이터 프레임으로 변환하는 신호변환장치에 있어서, 상기 신호변환장치가 PLD(Programmable Logic Device)에 프로그램된 논리회로의 프레이머를 포함하고, 상기 프레이머가 이더넷측 또는 HDLC측의 전송 동기신호를 제어하여 데이터 흐름을 제어하는 것을 특징으로 하는 신호변환장치를 제공한다.

상술한 본 발명에 따른 신호변환장치에 있어서, 상기 프레이머는 송신시 동기 신호인 TXCLK(TRANSMIT DATA CLOCK)를 제어하여 이더넷 데이터 프레임의 데이터 흐름을 제어한다.

또한, 상술한 본 발명에 따른 신호변환장치에 있어서, 상기 프레이머는 수신시 동기 신호인 RXCLK(RECEIVE DATA CLOCK)를 제어하여 이더넷 데이터 프레임의 데이터 흐름을 제어한다.

또한, 상술한 본 발명에 따른 신호변환장치에 있어서, 상기 프레이머는 HDLC의 동기 신호인 HCLK(SYNC DATA CLOCK)를 참조신호로 하여 이더넷의 각 신호가 동기되도록 제어함으로써 데이터 흐름을 제어한다.

또한, 본 발명은 이더넷 데이터 프레임을 HDLC(High-level Data Link Control) 데이터 프레임으로 변환하는 신호변환방법에 있어서, (a)이더넷측으로의 데이터 송신이 없을 때에는 HDLC측의 송신부에서 7E(01111110)를 계속하여 송신하고, (b)이더넷 콘트롤러에서 TXEN신호가 로우(LOW)에서 하이(HIGH)로 변하면 HDLC 송신부에서는 현재 보내던 7E(01111110)를 보내면서 이더넷측 TXD를 버퍼링하고, (c)현재 보내던 7E를 완전히 송신한 후에 버퍼에 들어온 TXD를 연속적으로 HTXD에 송신하고, (d)만일 TXD가 연속적으로 1이 5개 반복되면 0을 HTXD에 송신하며 이때 이더넷 신호의 TXCLK를 중지하여 더 이상의 데이터가 오지 않게 하고, (e)이더넷측의 TXD는 TXCLK의 폴링 에지(falling edge)에서 수신하며 HTXD는 HCLK의 라이징(rising)에서 데이터를 내어놓는 단계들을 포함하는 것을 특징으로 하는 신호변환방법을 제공한다.

또한, 본 발명은 HDLC(High-level Data Link Control) 데이터 프레임을 이더넷 데이터 프레임으로 변환하는 신호변환방법에 있어서, (a)HDLC측의 수신부에서 7E(01111110)를 수신하면 이더넷측의 RXEN은 로우 상태를 유지하고, (b)HDLC측의 수신부에서 7E(01111110)의 데이터가 아닌 데이터 프레임 시퀀스가 들어오면 이더넷 프레임 헤더 부분을 체크하여 맞을 경우 RXEN을 하이 상태로 변경하고, (c)HCLK의 라이징(rising)에서 HRXD를 수신하고, (d)만일 RXD가 연속적으로 1이 5개 반복된 후에 0을 수신하면 RXCLK를 그냥 통과시켜 데이터 전송이 중지되도록 하고 최초 "0" 삽입에 대한 데이터 프레임 복원을 실시하고, (e)다시 프레임 중에서 7E(01111110)를 수신하면 현재의 프레임 종료신호인 RXEN신호를 로우로 놓는 단계들을 포함하는 것을 특징으로 하는 신호변환방법을 제공한다.

게다가, 본 발명은 상기 신호변환방법들 중 어느 하나의 신호변환방법이 논리회로로 프로그램된 소자(DEVICE)를 제공한다.

본 발명에 따르면, 데이터 송수신을 위한 동기신호인 클럭을 제어하여 데이터 흐름을 제어함으로써, 이더넷 콘트롤러로 수신된 이더넷 데이터 프레임을 실시간으로 HDLC 데이터 프레임으로 변환하여 전송하거나, 반대로 HDLC 프레임으로 수신된 데이터를 실시간으로 이더넷 프레임으로 변환하여 전송한다.

또한 본 발명에 따르면, 중간 데이터 프레임을 저장하여 다른 데이터 프레임으로 변환시키지 않고 직접 변환시키는 방식을 사용하기 때문에 송수신용 버퍼 메모리가 필요하지 않다. 또한, 이러한 본 발명은 PLD(PROGRAMMABLE LOGIC DEVICE)나 에이직(ASIC: APPLICATION-SPECIFIC INTEGRATED CIRCUIT) 등의 주문형 집적회로를 사용하여 쉽게 구현할 수 있다.

이와 같이 본 발명은 이더넷 데이터 전송방식과 HDLC 전송방식, 즉 동기전송방식에 의해 전송한다는 점에 착안하여 동기신호인 클럭을 적절히 제어하면서 데이터 프레임을 관리하는 기능을 포함하는 것을 특징으로 한다. 또한, 본 발명은 예를 들어 ASIC, FPGA 등의 PLD를 이용함으로써 근거리 통신망과 광역 통신망과의 사이에서 신호를 처리하는 복잡한 변환 콘트롤러 또는 처리기를 필요로 하지 않는다.

이하 본 발명의 바람직한 실시예를 도면을 참조하여 상세하게 설명한다.

먼저, 본 발명에 따른 신호변환장치에 있어서 변환되어야 할 신호의 이름을 다음과 같이 정의한다.

< GPSI측 신호 (이더넷측 7 Wire) >

1 - TXD : TRANSMIT DATA

2 - TXEN : TRANSMIT DATA ENABLE

3 - TXCLK : TRANSMIT DATA CLOCK

4 - COL : DATA COLISION WHEN TRANSMIT

5 - RXD : RECEIVE DATA

6 - RXEN : RECEIVE DATA ENABLE

7 - RXCLK : RECEIVE DATA CLOCK

< HDLC측 신호 (3 WIRE) >

1 - HRXD : RECEIVE DATA

2 - HTXD : TRANSMIT DATA

3 - HCLK : SYNC DATA CLOCK

다음으로, 기본적인 조건으로서 COL 신호 및 FULL DUPLEX에 대하여 간략히 설명한다. 모든 데이터 송수신은 HCLK에 참조되어 동작하므로 이 신호를 베이스로 하여 데이터 제어는 RXCLK, TXCLK에 의해 제어된다. 따라서 COL 신호는 항상 LOW로 유지한다. 한편, 실시간 변환을 위하여 이더넷측 및 HDLC측은 반드시 풀 듀플렉서 모드로 동작되어야 한다.

도 2는 본 발명에 따른 신호변환장치 및 이더넷측과 HDLC측과의 각 연결관계를 개략적으로 나타낸 블록도이다. 도면에 도시된 바와 같이, LAN의 이더넷 데이터 프레임을 WAN의 HDLC 데이터 프레임으로 변환하는 본 발명의 신호변환장치(이하 "프레이머"라 한다)는 물리계층을 통해 이더넷 콘트롤러(20)와 전기적으로 접속되고 예를 들어 모뎀으로 구성된 HDLC 인터페이스(60)와 전기적으로 접속된다. 여기에서 프레이머(52)는 PLD(50)에 논리 회로로서 프로그래밍된 것으로 이종 통신망의 중간에 접속되어 각 데이터 프레임의 상호변환을 가능하게 하는 회로 또는 이러한 회로가 구현된 소자(Device)를 말한다.

도 3은 본 발명에 따른 신호변환장치에 있어서 이더넷 프레임의 HDLC 프레임으로의 송신 순서를 나타낸 흐름도이다.

먼저, 디폴트(DEFAULT) 상태로서, 이더넷측의 데이터 송신은 데이터가 없을 때에는 HDLC측의 송신부에서 7E(01111110)를 계속하여 송신한다(S11, S13). 다음으로 이더넷 콘트롤러(20)에서 TXEN신호가 로우(LOW)에서 하이(HIGH)로 변하면 HDLC 송신부에서는 현재 보내던 7E(01111110)를 보내면서 이더넷측 TXD를 버퍼링한다(S11, S12).

그런 다음, 현재 보내던 7E를 완전히 송신한 후에 버퍼에 들어온 TXD를 연속적으로 HTXD에 송신한다(S14, S16). 만일 TXD가 연속적으로 1이 5개 반복되면 0을 HTXD에 송신하며 이때 이더넷 신호의 TXCLK를 중지하여 더 이상의 데이터가 오지 않게 하여 데이터의 연속성을 보장한다(S14, S15).

이때, 이더넷측의 TXD는 TXCLK의 폴링 에지(falling edge)에서 수신하며 HTXD는 HCLK의 라이징 에지(rising edge)에서 데이터를 내어놓는다(도 4b 참조).

상술한 데이터 송신시의 타이밍도를 도 4a 및 도 4b에 나타내었다. 도 4a는 이더넷 프레임의 HDLC 프레임으로의 변환을 나타낸 도면이고, 도 4b는 데이터 송신시 "0"삽입에 대한 클럭 제어 타이밍을 나타낸 도면이다.

도 4a를 참조하면, TXEN이 하이(HIGH)로 전환되고 TXCLK의 폴링 에지(falling edge)인 시점에 데이터(TXD)가 수신되기 시작한다. 그러면 본 발명의 프레이머에서 시스템(통신망) 동기클럭인 HCLK의 라이징 에지(rising edge)에서 7E를 완전히 내보낸 HTXD가 HDLC 인터페이스(60)를 통해 광역 통신망으로 데이터를 전송하기 시작한다.

다음으로, 도 4b에 도시된 바와 같이 본 발명의 프레이머를 통해 이더넷 프레임을 HDLC 프레임으로 직접 변환하여 전송하는 도중에 TXD에서 연속되는 1이 5개 검출되면, TXCLK에서는 1클럭을 넘기고 HTXD에서는 TXCLK의 1클럭 스킵(SKIP) 시간에 "0"삽입을 실행한다. 이러한 방법으로, 변환 전송시의 에러 발생을 최소화하고 데이터의 연속성을 보장한다.

도 5는 본 발명에 따른 신호변환장치에 있어서 HDLC 프레임의 이더넷 프레임으로의 수신 순서를 나타낸 흐름도이다.

도면에 도시된 바와 같이, 먼저 HDLC측의 수신부에서 7E(01111110)를 수신하면 이더넷측의 RXEN은 로우 상태를 유지한다(디폴트 아이들 상태; S21, S22). HDLC측의 수신부에서 7E(01111110)의 데이터가 아닌 데이터 프레임 시퀀스가 들어오면 이더넷 프레임 헤더 부분을 체크하여 맞을 경우 RXEN이 하이 상태로 변경된다(S21, S23).

그런 다음 HLCK의 신호에 따라 HRXD에서 HDLC 프레임을 수신한다(S24). 만일 RXD에서 연속적으로 1이 5개 반복되고 0을 수신하면 RXCLK를 그냥 통과시켜 데이터 전송이 중지되도록 하여 최초 "0" 삽입에 대한 데이터 프레임 복원을 실시한다(S25, S26).

그런 다음 RXCLK의 신호에 따라 RXD를 이더넷측에 송신한다(S27). 그 이후에 다시 프레임 중에서 7E(01111110)를 수신하면 현재의 프레임 종료신호인 RXEN신호를 로우로 변경하여 다시 디폴트 아이들 상태가 된다(S28, S22).

상술한 도 5의 흐름도의 구체적인 적용 예를 도 6a와 도 6b에 나타내었다. 도 6a는 HDLC 프레임의 이더넷 프레임으로의 변환을 나타낸 도면이고, 도 6b는 데이터 수신시 "0"제거에 대한 클럭 제어 타이밍을 나타낸 도면이다.

도 6a에 도시된 바와 같이, HTXD에서 7E를 수신하다가 7E가 아닌 다른 데이터 프레임 시퀀스를 수신하면 먼저 프레임 헤더 부분을 체크하여 맞을 경우 RXEN을 로우 상태에서 하이 상태로 변경한다. 그러면 RXCLK의 라이징 에지(rising edge)에서 RXD가 이더넷 콘트롤러(20)를 통해 근거리 통신망으로 데이터를 수신하기 시작한다.

다음으로, 도 6b에 도시된 바와 같이 본 발명의 프레이머를 통해 신호를 직접 변환하여 수신하는 도중에 RXD에서 연속되는 1이 5개 이상 검출되면, RXCLK에서는 1클럭을 넘겨 자동적으로 HDLC 데이터에 삽입된 "0"을 제거한 후에 데이터를 RXD로 전달하여 이더넷측으로 전송한다.

이러한 구성으로, 변환 수신시의 에러 발생을 최소화하고 데이터의 연속성을 보장한다.

도 7은 본 발명에 따른 신호변환방법을 실제 구현한 PLD의 레이아웃 및 핀 할당을 나타낸 도면이고, 도 8은 도 7의 PLD의 특정 핀들 간의 연결관계의 일례를 구체적으로 보여주는 도면이다.

도 7에 도시된 PLD는 약 6천개의 게이트와 약 70개의 저항을 가진 단일 칩 PLD로 구성된다. 기능상의 구현은 PLD(FPGA, ASIC)등의 프로그램 가능한 소자를 이용하여 상기 기능을 구현하였다. 여기에서 설명되는 이더넷 신호는 GPSI(General Purpose Serial Interface)의 7 와이어(wire)이고 HDLC신호는 RX, TX, CLOCK의 3와이어 신호이다.

도 7과 도 8에 대한 구체적인 설명은 도 3 내지 도 6b에 대한 설명과 실질적으로 중복되므로 생략한다.

본 발명에 의하면 다른 주변 회로 또는 장치 없이 단순히 하나의 PLD 로직을 이용하여 LAN의 이더넷 신호를 WAN의 HDLC 신호로 간단히 변환하여 전송하거나 WAN의 HDLC 신호를 LAN의 이더넷 신호로 간단히 변환하여 수신함으로써 실시간 데이터 프레임 변환이 가능하다.

한편, 상술한 실시예에서 이더넷 신호인 MII에 대하여 설명을 생략한 이유는 MII에서 GPSI로 또는 GPSI에서 MII로의 신호변환이 일반적인 상용 프로그램 또는 장치에서 많이 사용하는 것이기 때문이다. 따라서 MII와 GPSI의 상호 변환에 대한 설명도 생략한다.

상술한 바와 같이, 본 발명에 의하면 송수신용 버퍼 메모리를 사용하지 않고 동기 신호인 CLOCK 신호를 적절히 데이터 신호에 맞추어 바로 다른 프로토콜로 변환시켜 전송함으로써 실시간 데이터 프레임 변환이 가능하다는 이점이 있다.

또한, 종래의 PLD(FPGA, ASIC)를 간단히 이용함으로써 확실한 가격절감이 기대되며 간단명료한 회로설계의 구현으로 장치의 신뢰성을 상당히 향상시킬 수 있다는 이점이 있다.

또, 본 발명에 의하면 초고속 인터넷 솔루션에서 이더넷 프레임을 HDLC로 실시간에 변환하여야 하는 SDLC(Synchronous Data Link Control)에 바로 적용할 수 있다. 따라서, 당분야에서 기능 및 가격 경쟁력을 갖춘 제품군을 형성할 수 있다는 이점이 있다.

게다가, 다양한 이더넷과 HDLC WAN과의 신호변환이 필요한 곳에서도 본 발명을 적용하여 종래의 복잡한 회로구성을 필요로 하지 않는 신호변환장치를 제공할 수 있다는 이점이 있다.

더욱이, 본 발명에 의하면 프로토콜 또는 신호변환장치를 제어하는 프로세서나 콘트롤러와 버퍼 메모리를 사용하지 않는 PLD의 프레이머(Framer)를 이용함으로써, 실시간 데이터 변환동작에 의해 장치의 성능을 개선하고 회로 단순화에 의해 장치의 생산원가를 절감하며 설계상의 단순화에 의해 인쇄회로기판 실장시의 작업이 단순화된다는 이점이 있다.

Claims

이더넷 콘트롤러를 포함하고, 근거리 통신망 및 광역 통신망과 결합하여 근거리 통신망의 이더넷 데이터 프레임을 광역 통신망의 HDLC(High-level Data Link Control) 데이터 프레임으로 변환하는 신호 변환 장치에 있어서,

상기 근거리 통신망에서 이더넷 신호가 없을 때 7E(01111110)를 계속하여 상기 광역 통신망의 HDLC 신호로 송신하는 수단;

상기 이더넷 콘트롤러에서 TXEN신호가 로우(LOW)에서 하이(HIGH)로 변하면 상기 7E(01111110)를 상기 광역 통신망의 HDLC 신호로 송신하면서 상기 이더넷 신호의 TXD를 버퍼링하는 수단;

상기 7E를 완전히 송신한 후에 버퍼에 들어온 상기 TXD를 연속적으로 광역 통신망의 HDLC 신호로 송신하는 수단; 및

상기 TXD가 연속적으로 1이 5개 반복되면 0을 상기 광역 통신망의 HDLC 신호로 송신하며 이때 상기 이더넷 신호의 TXCLK를 중지하여 상기 근거리 통신망의 데이터 신호를 차단하는 수단;

을 포함하되,

상기 TXD를 TXCLK의 폴링 에지(falling edge)에서 수신하며, HCLK의 라이징(rising)에서 상기 HDLC신호의 HTXD로 내어놓는 것

을 특징으로 하는 신호 변환 장치.
제 1항에 있어서,

상기 신호 변환 장치는 송신시 동기 신호인 TXCLK(TRANSMIT DATA CLOCK)를 제어하여 이더넷 데이터 프레임의 데이터 흐름을 제어하는 프레이머를 포함하는 것을

특징으로 하는 신호 변환 장치.
제 1항에 있어서,

상기 신호 변환 장치는 수신시 동기 신호인 RXCLK(RECEIVE DATA CLOCK)를 제어하여 이더넷 데이터 프레임의 데이터 흐름을 제어하는 프레이머를 포함하는 것을

특징으로 하는 신호변환장치.
제 1항에 있어서,

상기 신호 변환 장치는 HDLC의 동기 신호인 HCLK(SYNC DATA CLOCK)를 참조 신호로 하여 이더넷의 각 신호가 동기되도록 제어함으로써 데이터 흐름을 제어하는 프레이머를 포함하는 것을

특징으로 하는 신호변환장치.
이더넷 콘트롤러를 포함하고, 근거리 통신망 및 광역 통신망과 결합하는 신호 변환 장치에서 근거리 통신망의 이더넷 데이터 프레임을 광역 통신망의 HDLC(High-level Data Link Control) 데이터 프레임으로 변환하는 방법에 있어서,

상기 근거리 통신망에서 이더넷 신호가 없을 때 7E(01111110)를 계속하여 상기 광역 통신망의 HDLC 신호로 송신하는 단계;

상기 이더넷 콘트롤러에서 TXEN신호가 로우(LOW)에서 하이(HIGH)로 변하면 상기 7E(01111110)를 상기 광역 통신망의 HDLC 신호로 송신하면서 상기 이더넷 신호의 TXD를 버퍼링하는 단계;

상기 7E를 완전히 송신한 후에 버퍼에 들어온 상기 TXD를 연속적으로 상기 광역 통신망의 HDLC 신호로 송신하는 단계; 및

상기 TXD가 연속적으로 1이 5개 반복되면 0을 상기 광역 통신망의 HDLC 신호로 송신하며 이때 상기 이더넷 신호의 TXCLK를 송신하는 것을 중지하여 상기 이더넷 신호의 수신을 차단하는 단계

를 포함하되,

상기 TXD를 TXCLK의 폴링 에지(falling edge)에서 수신하며, HCLK의 라이징 에지(rising edge)에서 상기 HDLC신호의 HTXD로 내어놓는 것

을 특징으로 하는 근거리 통신망의 이더넷 데이터 프레임을 광역 통신망의 HDLC 데이터 프레임으로 변환하는 방법.
이더넷 콘트롤러를 포함하고, 근거리 통신망 및 광역 통신망과 결합하는 신호 변환 장치에서 광역 통신망의 HDLC(High-level Data Link Control) 데이터 프레임을 근거리 통신망의 이더넷 데이터 프레임으로 변환하는 방법에 있어서,

상기 광역 통신망으로부터 HDLC 신호로 7E(01111110)를 수신하면 이더넷 신호의 RXEN은 로우(LOW) 상태를 유지하는 단계;

상기 광역 통신망으로부터 HDLC 신호로 7E(01111110)의 데이터가 아닌 데이터 프레임 시퀀스를 수신하면 상기 RXEN을 하이(HIGH) 상태로 변환하는 단계;

HCLK의 라이징(rising)에서 상기 HDLC 신호의 HRXD를 수신하는 단계;

상기 HRXD가 연속적으로 1이 5개 반복된 후에 0이 나타나면 RXCLK를 그냥 통과시켜 데이터 전송을 중단하고 최초 "0" 삽입에 대한 데이터 프레임 복원을 실시하는 단계; 및

상기 HDLC 신호로 7E(01111110)를 수신하면 상기 RXEN 신호를 로우(LOW) 상태로 변환하는 단계

를 포함하는 광역 통신망의 HDLC 데이터 프레임을 근거리 통신망의 이더넷 데이터 프레임으로 변환하는 방법.
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