KR20010085668A - 반도체 발광 장치의 제조 방법 및 반도체 발광 장치 - Google Patents

Abstract

고도의 프로세스 기술을 필요로 하지 않고 간편하게 창 구조를 구비한 반도체 발광 장치를 얻을 수 있는 제조 방법을 제공한다. 본 발명의 방법에 있어서, 기판 상에 성막된 제1 다층막을 광폭부 및 광폭부의 양측에 형성된 협폭부를 구비하는 홈 패턴으로 패터닝한다. 그리고, 홈 패턴(P)을 덮도록 기판 상에 n형 제2 하부 클래드층(clad layer), 제2 활성층, p형 제2 상부 클래드층 및 p형 캡층(cap layer)이 차례로 적층된 제2 다층막을 에피택시얼 성장에 의해 형성한다. 캡층을 패터닝함으로써, 홈 패턴 내에서의 제2 다층막 상에 홈 패턴의 세로 방향에 따라 연장되도록 전류 주입층을 형성한다.

Description

반도체 발광 장치의 제조 방법 및 반도체 발광 장치 {METHOD OF FABRICATING A SEMICONDUCTOR LIGHT-EMITTING DEVICE AND THE SEMICONDUCTOR LIGHT-EMITTING DEVICE}

본 발명은 반도체 발광 장치의 제조 방법 및 반도체 발광 장치에 관한 것이며, 특히 활성층을 구비한 다층막을 가지는 반도체 발광 소자를 기판 상에 설치하여 이루어지는 반도체 발광 장치의 제조 방법 및 그 방법에 의해 얻어진 반도체 발광 장치에 관한 것이다.

CD(compact disc), DVD(digital versatile disc) 등의 광학 기록 매체에 대한 기입(기록)이나 판독(재생)에 사용되는 광학 픽업 장치에는, 반도체 발광 장치가 탑재되어 있다.

도 7 (A)의 평면도 및 이 VIIB-VIIB 단면에 상당하는 도 7 (2)의 단면도에는, 이 반도체 발광 장치의 한 구성예를 나타냈다. 이 도면에 나타낸 반도체 발광 장치는 동일 기판(101) 상에 발광 파장이 상이한 제1 반도체 레이저(L101) 및 제2 반도체 레이저(L201)를 탑재하여 이루어진다. 이들 반도체 레이저(L101, L201)는 각각 하부 클래드층(102, 202), 양자(量子) 우물 구조의 활성층(103, 203), 하부 클래드층과 상이한 도전형의 상부 클래드층(104, 204)이 적층된 다층막 패턴(P101, P201)과, 이 상부에 형성된 각 전류 주입층(105, 205)으로 구성되어 있다.

이와 같은 반도체 발광 장치를 제조하는 데는, 먼저, 예를 들면, GaAs(갈륨-비소)로 이루어지는 기판(101) 상에, 제1 반도체 레이저(L101)를 구성하는 AlGaAs(알루미늄-갈륨-비소)계 재료로 이루어지는 다층막을 에피택시얼 성장시킨다. 그후,이 다층막을 패터닝함으로써, 기판(101) 상에 복수개의 제1 다층막 패턴(P101)을 소정 간격으로 형성한다. 이 때, 각 제1 다층막 패턴(P101)은 150㎛ 정도의 균등 폭으로 형성된다. 그후, 제2 반도체 레이저(L201)를 구성하는 AlGaInP(알루미늄-갈륨-인듐-인)계 재료로 이루어지는 다층막을 기판(101) 상에 에피택시얼 성장시키고, 이어서 이것을 패터닝함으로써 제1 다층막 패턴(P101) 간에 일정선 폭을 가지는 제2 다층막 패턴(P201)을 형성한다.

다음에, 각 다층막 패턴(P101, P201) 최상층의 에피택시얼층을 패터닝함으로써, 각 제1 다층막 패턴(P101)의 최상부에 이 세로 방향에 따른 한 줄기의 전류 주입층(105)을 형성하고, 각 제2 다층막 패턴(P201)의 최상부에 이 세로 방향에 따른 한 줄기의 전류 주입층(205)을 형성한다. 이에 따라, 각 다층막 패턴(P101, P201)의 활성층(103, 203) 내에 전류 협착층(이른바, 스트라이프)(103a, 203a)이 형성된다. 그후, 각 1개의 제1 다층막 패턴(P101)과 제2 다층막 패턴(P201)을 1조로 하여 기판(101)을 분할하고, 이어서, 다층막 패턴(P101, P202) 및 기판(101)을 그 세로 방향에 대하여 수직으로 벽개(劈開)한다. 이에 따라, 상이한 발광 파장을 가지는 반도체 레이저(L102, L201)를 동일 기판(101) 상에 탑재하여 이루어지는 반도체 발광 장치를 얻는다.

이와 같이 하여 얻어진 반도체 발광 장치는 다층막 패턴(P101, P202)의 양단면을 벽개면으로 함으로써, 활성층(103, 203)이 공진기(共振器) 구조로 되며, 여기에서 발생시킨 발광광이 공진되어 벽개면으로부터 꺼내진다.

그런데, 이와 같은 구성의 반도체 발광 장치에서는, 활성층(103, 203)의 벽개면 부근에서의 계면 준위(準位), 열전도의 악화, 높은 광밀도 등에 의해, 이 벽개면 부근의 밴드 갭(band gap)이 중앙 영역의 밴드 갭보다 작아진다고 하는 문제가 있다. 이 때문에, 특히 AlGaInP계 재료로 이루어지는 반도체 레이저에서는, 스트라이프(203a)의 중앙 부근에서 발생한 발광광이 벽개면 부근에서 흡수되기 쉬워, 다량의 발열이나, 최고 발진 출력의 제한, 또한 단면 파괴를 일으키는 요인으로 되어 있었다.

그래서, 활성층의 벽개면 부근의 밴드 갭을 상승시키는, 이른바 창 구조가 제안되어 있다. 이 창 구조를 가지는 반도체 발광 장치는 밴드 갭이 높은 재료로 다층막 패턴의 벽개면측을 매입(埋入)한 구성의 것이나, 다층막 패턴의 벽개면측 단부(端部)에 불순물을 확산시켜, 활성층의 초격자(超格子) 구조를 파괴하여 밴드 갭을 올린 구성의 것으로 2분된다.

그런데, 이와 같은 구성의 창 구조를 형성하는 데는, 공정이 복잡하게 되는 동시에, 고정밀도의 프로세스 기술이 필요하게 되기 때문에, 반도체 발광 장치의 제조 코스트 증가나 수율의 저하를 초래하는 요인으로 되어 있다.

예를 들면, 적색 레이저를 발진하는 반도체 발광 장치를 형성하는 경우, 벽개면 부근의 활성층에 불순물로서 Zn(아연)을 확산시키고 있다. 그런데, Zn은 활성층 내에서 비발광 센서를 만들기 쉬워, 발광 영역에 존재하면 열화의 원인으로 되어 신뢰성을 손상하는 요인이 된다. 이 때문에, 확산시킬 Zn의 양은 벽개면 부근에서는 밴드 갭을 높이기 위해 설정되지만, 발광 영역인 활성층의 중앙 영역에는 대부분 확산시켜서는 안된다. 따라서, Zn의 확산 영역과 확산 거리를 정밀하게 제어하기 위한 고도의 프로세스 기술이 필요하게 되는 것이다.

그래서, 본 발명은 고도의 프로세스 기술을 필요로 하지 않고 간편하게 창 구조를 형성하는 것이 가능한 반도체 발광 장치의 제조 방법 및 이에 따라 얻어지는 반도체 발광 장치를 제공하는 것을 목적으로 한다.

도 1 (A) 내지 1 (D)는 제1 실시 형태를 설명하기 위한 평면도 및 단면도이다.

도 2 (A) 및 2 (B)는 도 1 (A) 내지 1 (D)에 계속되는 프로세스를 설명하기 위한 평면도 및 단면도이다.

도 3 (A) 내지 3 (D)는 도 2 (A) 및 2 (B)에 계속되는 프로세스를 설명하기 위한 평면도 및 단면도이다.

도 4는 상이한 기판 상에 성막된 4원계(元系) 다층막 재료의 막 두께 분포를 나타내는 그래프이다.

도 5 (A) 내지 5 (D)는 제2 실시 형태를 설명하기 위한 평면도 및 단면도이다.

도 6 (A) 내지 6 (D)는 도 5 (A) 내지 5 (D)에 계속되는 프로세스를 설명하기 위한 평면도 및 단면도이다.

도 7 (A) 및 7 (B)는 종래의 반도체 발광 장치의 일례를 설명하기 위한 평면도 및 단면도이다.

이와 같은 목적을 달성하기 위한 본 발명의 반도체 장치의 제조 방법은 기판 상에 반도체 발광 소자를 설치하여 이루어지는 반도체 발광 장치의 제조 방법으로서, 다음과 같이 행하는 것을 특징으로 하고 있다. 먼저, 기판 상에 성막된 재료층을 패터닝하여 광폭부(廣幅部)와 이 양측에 형성된 당해 광폭부보다 개구폭이 좁은 협폭부(狹幅部)를 구비한 홈(groove) 패턴을 형성한다. 다음에, 이 홈 패턴을 덮은 상태에서, 기판 상에 하부 클래드층, 활성층 및 당해 하부 클래드층과 상이한 도전형의 상부 클래드층이 차례로 적층된 다층막을 형성한다. 그후, 홈 패턴 내에서의 다층막 상에 당해 홈 패턴의 세로 방향에 따라 전류 주입층을 형성한다.

이와 같은 제조 방법에서는, 광폭부를 구비한 홈 패턴을 덮은 상태에서 다층막을 형성하기 위해, 이 홈 패턴 내에 형성된 다층막은 광폭부에서의 각층의 막 두께가 그 양측의 협폭부에서의 각층의 막 두께보다 두껍게 형성된다. 이것은 협폭부와 비교하여 광폭부에 의해 많은 성막 원료가 공급되는 것(공급 율속(律速))이나, 협폭부에 공급된 성막 원료가 홈 패턴의 에칭측벽 상부에서의 이상막(異常膜) 성장 때문에 소비되기쉬운 것에 기인하고 있다. 따라서, 광폭부에 형성된 다층막 부분을중앙부로 하고, 그 양측의 협폭부에 형성된 다층막 부분을 단부로 하여 다층막을 패터닝함으로써, 양단부의 막 두께가 중앙부보다 얇은 활성층을 가지는, 즉 활성층에서의 양단부의 밴드 갭이 중앙부보다 높은 창 구조를 가지는 반도체 발광 장치가 얻어진다.

또, 본 발명의 반도체 발광 장치는 전술한 바와 같이 하여 얻어진 반도체 발광 장치이며, 기판 상에는, 하부 클래드층, 활성층, 및 당해 하부 클래드층과 상이한 도전형의 상부 클래드층이 차례로 적층된 다층막 패턴이 형성되고, 이 다층막 패턴 상에는, 다층막 패턴의 양단(兩端) 간에 걸쳐 한 줄기의 전류 주입층이 형성되어 있다. 그리고, 활성층은 전류 주입층의 세로 방향에서의 양 단부측의 막 두께가 중앙부의 막 두께보다 얇게 구성되어 있는 것임을 특징으로 하고 있다.

이하, 본 발명의 반도체 발광 장치 및 그 제조 방법의 실시 형태를 도면에 따라 상세히 설명한다.

(제1 실시 형태)

도 1 (A) 내지 1(D), 도 2 (A) 및 2 (B), 및 도 3 (A) 내지 3 (D)는 본 발명의 제1 실시 형태를 설명하기 위한 평면도 및 그 A-A' 단면도, B-B' 단면도 및 C-C' 단면도이며, 여기에서는, 상이한 파장의 반도체 레이저(제1 레이저 및 제2 레이저)를 동일 기판 상에 탑재하여 이루어지는 반도체 발광 장치에 본 발명을 적용한 실시 형태를 그 제조 방법으로부터 차례로 설명한다.

먼저, 도 1 (A) 내지 1 (D)에 나타낸 바와 같이, 예를 들면, GaAs와 같은 화합물 반도체로 이루어지는 n형의 기판(1)을 준비한다. 이 기판(1)은 GaAs의결정면(結晶面)에 대하여 경사각(OFF각)을 가지게 한 표면을 가지는 이른바 OFF 기판인 것으로 한다. 여기에서는, GaAs의 (001)면을 결정 방위 [011] 또는 [011^-] {단 (^-)는 반전을 의미하는 논리 부정(否定) 기호인 것으로 함} 방향으로 3°에서 15°정도, 바람직하게는 10°의 OFF각을 가지게 한 표면을 가지는 OFF 기판을 사용하는 것으로 한다.

그리고, 이 기판(1)의 표면 상에 n형의 AlGaAs로 이루어지는 버퍼층(도시 생략)을 통해 AlGaAs로 이루어지는 n형의 제1 하부 클래드층(12), 단층 또는 다층의 AlGaAs로 이루어지는 양자 우물 구조(발진 파장 780nm 대역)의 제1 활성층(13), AlGaAs로 이루어지는 p형의 제1 상부 클래드층(14), 및 GaAs로 이루어지는 p형의 제1 캡층(15)을 차례로 적층하여 이루어지는 제1 다층막(16)을 형성한다. 또, 여기에서의 도시는 생략했지만, 필요에 따라 제1 하부 클래드층(12)과 제1 활성층(13) 사이에는 이들의 중간 조성 가이드층을 형성하고, 제1 활성층(13)과 제1 상부 클래드층(14) 사이에는 이들의 중간 조성 가이드층을 형성하는 것으로 한다. 이들의 각층 형성은, 예를 들면, MOVPE법(MOVPE: Metal Organic Vapor Phase Epitaxial growth)과 같은 에피택시얼 성장법에 의해 행한다.

다음에, 제1 레이저로서 남긴 영토 상에 레지스트 패턴(도시 생략)을 형성하고, 이것을 마스크로 사용한 황산계의 무선택 에칭, 및 불산계의 AlGaAs 선택 에칭 등의 웨트(wet) 에칭에 의해, 제1 레이저 영역 이외의 영역에서 제1 캡층(15)~제1 하부 클래드층 및 버퍼층까지 에칭 제거한다.

이에 따라, AlGaAs와 같은 3원계 재료를 사용한 복수 줄기의 제1 다층막 패턴(16a)을 형성하는 동시에, 이 제1 다층막 패턴(16a) 사이에 홈 패턴(P)을 형성한다. 이 홈 패턴(P)은 폭이 넓은 광폭부(W1)와, 이보다 폭이 좁은 협폭부(W2)로 구성되어, 홈 패턴(P)의 세로 방향에서의 광폭부(W1)의 양측에 협폭부(W2)가 형성되는 것으로 한다. 이 광폭부(W1)는 각 반도체 발광 장치의 형성 영역에 1개소씩 형성되도록 한다. 이 때문에, 제1 다층막 패턴(16a)의 측벽은 폭 방향으로 돌출된 부분을 구비한 형상으로 성형된다. 그리고, 이 홈 패턴(P) 내에 제2 레이저를 형성하는 영역의 기판(1) 표면을 노출시킨다.

이후, 광폭부(W1)의 바닥면이 되는 기판(1) 표면만을 노출시키는 형상의 레지스트 패턴(도시 생략)을 기판(1) 상에 형성하고, 이 레지스트 패턴을 에칭 마스크로 사용하여 기판(1) 표면을 에칭한다. 이에 따라, 광폭부(W1)에 노출되는 기판(1)의 표면 부분을 협폭부(W2)보다 낮게 파내려 간다. 이 때의 에칭 깊이 "d"는 다음에 형성되는 다층막에서의 활성층이 홈 패턴(P) 내에서의 광폭부(W1)와 협폭부(W2)에서 동일 높이로 되도록 설정되게 한다.

다음에, 도 2 (A) 및 2 (B)에 나타낸 바와 같이, 제1 다층막 패턴(16a) 및 홈 패턴(P)을 덮은 상태에서, GaAs 상에 InGaP(인듐-갈륨-인)를 적층시켜 이루어지는 n형의 버퍼층(도시 생략)을 형성한 후, 이 버퍼층을 통해 기판(1) 상에, 예를 들면, AlGaInP로 이루어지는 n형의 제2 하부 클래드층(22), 단층 또는 다층의 InGaP로 이루어지는 양자 우물 구조(발진 파장 650nm 대역)의 제2 활성층(23), AlGaInP로 이루어지는 p형의 제2 상부 클래드층(24), 및 GaAs로 이루어지는 p형의제2 캡층(25)을 차례로 적층시켜, AlGaInP와 같은 4원계(元系) 재료를 사용한 제2 다층막(26)을 형성한다. 또, 필요에 따라, 제2 하부 클래드층(22)과 제2 활성층(23) 사이에는 이들의 중간 조성 가이드층을 형성하고, 제2 활성층(23)과 제2 상부 클래드층(24) 사이에는 이들의 중간 조성 가이드층을 형성하는 것으로 한다. 이들의 각층 형성은, 예를 들면, MOVPE법과 같은 에피택시얼 성장법에 의해 행한다.

그후, 도 3 (A) 내지 3 (D)에 나타낸 바와 같이, 제2 다층막(26)의 제2 레이저로서 남긴 영역 상, 즉, 제1 다층막 패턴(16a) 사이의 홈 패턴(P) 상에 레지스트 패턴(도시 생략)을 형성하고, 이것을 마스크로 사용한 황산계의 캡 에칭, 인산염산계의 4원(元) 선택 에칭, 염산계의 분리 에칭 등의 웨트 에칭에 의해, 제2 레이저 영역 이외의 제2 다층막(26) 부분을 에칭 제거한다. 이에 따라, 제1 다층막 패턴(16a) 사이에, 이들 제1 다층막 패턴(16a)에 대하여 분리시킨 제2 다층막 패턴(26a)을 형성한다. 다음에, 레지스트 패턴(도시 생략)에 의해 제1 다층막 패턴(16a) 및 제2 다층막 패턴(26a)의 전류 주입 영역으로 되는 부분을 보호한 상태에서, 제1 캡층(15) 및 제2 캡층(25)을 에칭한다. 이에 따라, 제1 캡층(15)을 패터닝하여 이루어지는 제1 전류 주입층(15a), 및 제2 캡층(25)을 패터닝하여 이루어지는 제2 전류 주입층(25a)을 형성한다. 이들의 전류 주입층(15a, 25a)은 각 다층막 패턴(16a, 26a)에 따라 형성되며, 이에 따라, 전류 주입층(15a) 하방의 제1 활성층(13) 부분에 한 줄기의 스트라이프(13a)를 형성하고, 전류 주입층(25a) 하방의 제2 활성층(23) 내에 한 줄기의 스트라이프(23a)를 형성한다.

이후, 여기에서 도시는 생략했지만, 다층막 패턴(16a, 26a)에 대하여 절연성을 유지하여 전류 주입층(15a, 25a)에 접속시키는 상태에서 Ti(티탄)/Pt(플라튬)Au(금)과 같은 p형의 전극을 형성하고, 또한 n형의 기판(1)에 접속시키는 상태에서 AuGe(금-게르마늄)/Ni(니켈)/Au(금)과 같은 n형의 전극을 형성한다.

다음에, 예를 들면, 인접시켜 형성된 제1 다층막 패턴(16a)과 제2 다층막 패턴(26a)이 1조로 되도록, 전류 주입층(15a, 25a) 사이에서 기판(1)을 분할한다.

그후, 제2 다층막 패턴(26a)이 형성된 홈 패턴(P)의 협폭부(W2) 중앙에서, 전류 주입층(15a, 25a)의 세로 방향과 교차하는 방향으로 기판(1), 제2 다층막 패턴(26a) 및 제1 다층막 패턴(16a)을 벽개한다. 이에 따라, 도면 중 평면도의 2점 쇄선으로 나타내는 영역 "a"마다 분할된 각 반도체 발광 장치를 완성시킨다.

이와 같이 하여 얻어진 반도체 발광 장치는 제1 활성층(13)을 구비한 제1 레이저와, 이 제1 활성층(13)과는 조성이 상이한 제2 활성층(23)을 구비한 제2 레이저를 가지는 2 파장 레이저로 된다.

이와 같은 제조 방법에 의하면, 도 2 (A) 및 2 (B)를 사용하여 설명한 바와 같이, 제1 다층막 패턴(16a)에 의해 구성된 광폭부(W1)를 구비한 홈 패턴(P)을 덮은 상태에서, 제2 다층막(26)이 형성된다.

여기에서, 도 4에는, 평면 기판 상에 성막된 4원계 재료를 사용한 제2 다층막(GaAs로 이루어지는 제2 캡층을 포함함)의 각부에서의 막 두께의 측정치와, 홈 패턴을 가지는 기판 상에 성막된 4원계 재료를 사용한 제2 다층막(GaAs로 이루어지는 제2 캡층을 포함함)의 홈 패턴 내 각부에서의 막 두께의 측정치를 나타낸다. 그리고, 성막 조건을 동일하게 설정했다. 이 그래프에 나타낸 바와 같이, 성막 조건이 동일해도, 평면 기판 상에서는 홈 패턴 내보다 막 두께가 두꺼운 성막이 행해지고 있으며, 개구폭이 넓은 면 위에 보다 두껍게 4원계의 다층막 성막이 행해지는 것을 알 수 있다. 이것은 개구폭이 넓은 부분에 의해 많은 성막 원료가 공급되는 것(공급 율속)이나, 개구폭이 좁고 에칭 측벽이 보다 가까이 배치되는 부분에서는, 에칭 측벽의 상부에서의 이상막 성장에 따라 성막 원료가 소비되기 쉬운 것에 기인하고 있다.

이 때문에, 전술한 바와 같이, 광폭부(W1)를 구비한 홈 패턴(P)을 덮은 상태에서 형성된 제2 다층막(26)은 도 2 (B)의 IIB-IIB 단면도에 나타낸 바와 같이, 홈 패턴(P) 내부에서 광폭부(W1)에서의 막 두께가 협폭부(W2)에서의 막 두께보다 두껍게 성막되는 것을 알 수 있다. 그리고, 제1 실시 형태에서는, 도 3 (A) 및 3 (B)의 평면도 및 IIIB-IIB 단면도 중 2점 쇄선으로 나타낸 바와 같이, 이 제2 다층막(26)으로 이루어지는 제2 다층막 패턴(P2)을, 광폭부(W1) 내에 형성된 부분이 중앙부로 되고 협폭부(W2) 내에 형성된 부분이 단부로 되도록 벽개되어 있다. 이 때문에, 이와 같이 벽개된 제2 다층막 패턴(26a)을 구비한 제2 레이저는 양단부의 막 두께가 중앙부의 막 두께보다 얇은 활성층(23), 즉, 양단부의 막 두께가 얇고 밴드 갭이 큰 활성층(23)을 가지는 창 구조를 구비한 것으로 된다.

나아가, 이 제1 실시 형태에서는, 도 1을 사용하여 설명한 바와 같이, 홈 패턴(P)의 광폭부(W1)의 바닥부를 협폭부(W2)보다 깊이 "d"만큼 파내려 가고 있다.이 때문에, 도 2를 사용하여 설명한 제2 다층막(26)의 형성 공정에서, 광폭부(W1)와 협폭부(W2)에서의 제2 하부 클래드층(22) 성막 시의 막 두께차에 의해 이 단차(깊이 "d")를 매입하도록 함으로써, 광폭부(W1)와 협폭부(W2)에서 제2 활성층(23)을 거의 동일 높이로 성막하는 것이 가능하게 된다. 따라서, 제2 활성층(23) 중앙 부분의 발광 영역에서 발생한 발광광을 손실 없이 단부의 벽개면에 직선적으로 인도하여, 효율 양호하게 공진시키는 것이 가능하게 된다.

이상과 같이, 이 제1 실시 형태에 의하면, 고정밀도의 프로세스를 추가하지 않고, 러프(rough)한 위치 맞추기에 의한 홈 패턴(P)의 형성이라고 하는 간편한 공정의 추가만에 의해, 한쪽의 반도체 레이저(제2 레이저)에 창 구조를 형성하여 이루어지는 2 파장의 반도체 발광 장치를 얻을 수 있다. 이 때, 특히 안정된 발광광을 꺼내기 어려운 4원계(AlGaInP)의 반도체 레이저에 창 구조를 형성함으로써, 4원계의 반도체 레이저로부터도 안정된 발광광을 얻는 것이 가능하게 된다.

그리고, 제1 실시 형태에서는, 본 발명을 2 파장의 반도체 발광 장치에 적용한 경우를 설명했지만, 본 발명은 단일 발광 파장의 반도체 발광 장치를 제조하는 경우에도 적용 가능하다. 이 경우, 제1 실시예에서 3원계(AlGaAs)의 제2 레이저를 구성하기 위해 형성한 제1 다층막 패턴을 단순한 볼록형 패턴으로 하여 형성하면 되는 것이다. 다음의 제2 실시 형태에서는, 이와 같은 제조 방법의 실시 형태를 설명한다.

(제2 실시 형태)

도 5 (A) 내지 5 (D), 및 도 6 (A) 내지 6 (D)는 본 발명의 제2 실시 형태를설명하기 위한 평면도 및 단면도이며, 여기에서는, 동일한 발광 파장을 가지는 복수 또는 단수의 반도체 레이저를 동일 기판 상에 탑재하여 이루어지는 반도체 발광 장치에 본 발명을 적용한 실시 형태를 그 제조 방법으로부터 차례로 설명한다.

먼저, 도 5 (A) 내지 5 (D)에 나타낸 바와 같이, 제1 실시 형태와 동일한 GaAs로 이루어지는 n형의 OFF 기판(이하, 간단히 "기판"이라고 함)(1)을 준비한다. 그리고, 이 기판(1)의 표면 상에, 예를 들면, 막 두께 3㎛ 정도의 AlGaAs로 이루어지는 복수의 볼록형 패턴(Pa)을 배열 형성한다. 그리고, 이들 볼록형 패턴(Pa)의 형상에 의해, 기판(1) 상에 제1 실시 형태와 동일한 홈 패턴(P)을 형성한다. 단, 이 볼록형 패턴(Pa)에 의해 구성되는 복수의 홈 패턴(P)은 그 광폭부(W1)끼리 인접하는 홈 패턴(P)과 연이어 통하고 있어도 된다. 이와 같은 경우, 각 볼록형 패턴(Pa)은 도시한 바와 같이, 2점 쇄선 부분이 제거된 섬 모양의 패턴으로 형성되는 것으로 한다.

그후, 제1 실시 형태와 마찬가지로, 홈 패턴(P)의 광폭부(W1)에 노출되는 기판(1)의 표면 부분을 에칭하여 협폭부(W2)보다 낮게 파내려 간다. 이 때의 에칭 깊이 "d"는 다음에 형성되는 다층막에서의 활성층이 홈 패턴(P) 내에서의 광폭부(W1)와 협폭부(W2)에서 동일 높이로 되도록 설정되는 것으로 한다.

이후, 도 6 (A) 내지 6 (D)에 나타낸 바와 같이, 기판(1) 상에, 예를 들면, 제1 실시 형태에서의 제2 다층막과 동일한 구성의 다층막(46)을 형성한다. 즉, GaAs 상에 InGaP를 적층시켜 이루어지는 n형의 버퍼층(도시 생략)을 통해, AlGaInP로 이루어지는 n형의 하부 클래드층(42), 단층 또는 다층의 InGaP로 이루어지는 양자 우물 구조의 활성층(43), AlGaInP로 이루어지는 p형의 상부 클래드층(44), 및 GaAs로 이루어지는 p형의 캡층(45)을 차례로 적층시킨 4원계의 다층막(46)을 형성한다. 또, 필요에 따라, 하부 클래드층(42)과 활성층(43) 사이에는 이들의 중간 조성 가이드층을 형성하고, 활성층(43)과 상부 클래드층(44) 사이에는 이들의 중간 조성 가이드층을 형성하는 것으로 한다. 이들의 각층 형성은, 예를 들면, MOVPE법과 같은 에피택시얼 성장법에 의해 행한다.

그후, 도 6 (A) 내지 6 (D)에 나타낸 바와 같이, 다층막의 레이저로서 남긴 영역 상, 즉, 볼록형 패턴(Pa) 사이의 홈 패턴(P) 상에 레지스트 패턴(도시 생략)을 형성하고, 이것을 마스크로 사용한 황산계의 캡 에칭, 인산염산계의 4원 선택 에칭, 염산계의 분리 에칭 등의 웨트 에칭에 의해, 레이저 영역 이외 영역의 다층막(46) 부분을 에칭 제거한다. 이에 따라, 볼록형 패턴(Pa)에 의해 형성된 홈 패턴(P) 내에 다층막 패턴(46a)을 형성한다.

다음에, 제1 실시 형태와 동일하게 하여, 캡층(45)을 패터닝하여 이루어지는 전류 주입층(45a)을 다층막 패턴(46a)의 최상부에 형성하고, 이에 따라 전류 주입층(45a) 하방의 활성층(43) 부분에 한 줄기의 스트라이프(43a)를 형성한다.

이후, 제1 실시 형태와 마찬가지로, 여기에서의 도시는 생략한 전극을 형성하고, 또한 기판(1) 상에 형성된 복수 줄기의 다층막 패턴(46a)을 한 줄기씩 또는 복수 줄기씩 분할하는 상태로 기판(1)을 분리 분할한다.

그후, 홈 패턴(P)의 협폭부(W2)의 중앙에서, 전류 주입층(45a)의 세로 방향과 교차하는 방향으로, 다층막 패턴(46a)을 벽개한다. 이에 따라, 도면 중 평면도의 2점 쇄선으로 나타내는 영역 "a"로 분할된 각 반도체 발광 장치를 완성시킨다.

이와 같이 하여 얻어진 반도체 발광 장치는 도 5를 사용하여 설명한 바와 같이, 볼록형 패턴(Pa)에 의해 구성된 광폭부(W1)를 구비한 홈 패턴(P)을 덮은 상태에서, 반도체 레이저를 구성하기 위한 다층막(46)이 형성된다. 이 때문에, 이 반도체 발광 장치는 제1 실시 형태의 반도체 발광 장치에서의 제2 레이저와 동일하게 창 구조를 구비한 것으로 된다.

또, 홈 패턴(P)의 광폭부(W1)의 바닥부를 협폭부(W2)보다 깊이 "d"만큼 파내려 가고 있다. 이 때문에, 제1 실시 형태와 마찬가지로, 활성층(43)을 거의 동일 높이로 성막하는 것이 가능하게 되어, 발광광을 손실 없이 단부의 벽개면에 직선적으로 인도하여, 효율 양호하게 공진시키는 것이 가능하게 된다.

이상과 같이, 제2 실시 형태에 의해서도, 고정밀도의 프로세스를 추가하지 않고, 러프한 위치 맞추기에 의한 홈 패턴의 형성이라고 하는 간편한 공정의 추가만에 의해 창 구조를 가지는 반도체 발광 장치를 얻는 것이 가능하게 된다.

그리고, 본 발명은 어레이 타입의 고출력 반도체 레이저를 구비한 반도체 발광 장치의 제조에도 적용 가능하다. 또, 제1 실시 형태 및 제2 실시 형태에서는, AlGaInP계의 4원계 재료를 사용하여 다층막이 구성된 반도체 발광 소자를 창 구조로 하는 경우를 설명했지만, AlGaAs계의 3원계 재료를 사용하여 다층막이 구성된 반도체 발광 소자에 창 구조를 형성하는 경우나, GaN(갈륨-질소)계 재료 또는 ZnSe(아연-셀레늄)계 재료를 사용하여 구성된 반도체 발광 소자에 창 구조를 형성하는 경우에도 적용 가능하며, 동일한 효과를 얻을 수 있다. 단, GaN(갈륨-질소)계재료 또는 ZnSe(아연-셀레늄)계 재료를 사용한 반도체 발광 장치를 제조하는 경우, 클래드층이나 활성층 등의 재질 및 이들의 패터닝 시에 사용되는 에칭액 등은 적당히 선택된 것을 사용하는 것으로 한다.

이상, 본 발명의 반도체 발광 장치 및 그 제조 방법에 의하면, 광폭부를 구비한 홈 패턴을 덮은 상태에서 다층막을 형성함으로써, 각층의 막 두께가 부분적으로 상이한 다층막을 얻도록 하여, 고정밀도의 프로세스를 추가하지 않고, 홈 패턴의 형성이라고 하는 간편한 공정의 추가만에 의해 창 구조를 가지는 반도체 발광 장치를 얻는 것이 가능하게 된다. 이 결과, 창 구조를 가지는 반도체 발광 장치의 수율 향상 및 제조 코스트의 삭감을 도모할 수 있다.

Claims (7)

1. 기판 상에 반도체 발광 소자를 구비하는 반도체 발광 장치의 제조 방법으로서,

   상기 기판 상에 성막된 재료층을 패터닝함으로써, 광폭부(廣幅部)와 상기 광폭부의 양측에 형성된 상기 광폭부보다 개구폭이 좁은 협폭부(狹幅部)를 구비한 홈(groove) 패턴을 형성하는 공정;

   상기 홈 패턴을 덮도록 상기 기판 상에 하부 클래드층, 활성층 및 상기 하부 클래드층과 상이한 도전형의 상부 클래드층이 차례로 적층된 다층막을 형성하는 공정; 및

   상기 홈 패턴에 대응하는 영역 내에서의 상기 다층막 상에 상기 홈 패턴의 세로 방향에 따라 연장되도록 전류 주입층을 형성하는 공정

   을 포함하는 반도체 발광 장치의 제조 방법.
2. 제1항에 있어서,

   상기 홈 패턴을 상기 다층막으로 덮기 전에, 상기 홈 패턴의 광폭부 내에 노출된 상기 기판의 표면을 상기 협폭부보다 깊은 깊이로 제거하는 반도체 발광 장치의 제조 방법.
3. 제1항에 있어서,

   상기 홈 패턴을 구성하는 재료층은 상기 기판 상에 형성된 다른 반도체 발광 소자를 구성하는 다층막으로 이루어지는 반도체 발광 장치의 제조 방법.
4. 기판 상에 반도체 발광 소자를 구비하는 반도체 발광 장치로서,

   하부 클래드층, 활성층, 및 상기 하부 클래드층과 상이한 도전형의 상부 클래드층이 차례로 적층되어 구성되는 다층막 패턴; 및

   상기 다층막 패턴의 양단(兩端) 간에 걸쳐 상기 다층막 패턴 상에 형성된 한 줄기의 전류 주입층을 포함하고,

   상기 활성층은 상기 전류 주입층의 세로 방향에 따라 양 단부(端部)가 중앙부보다 얇게 형성되어 있는

   반도체 발광 장치.
5. 제4항에 있어서,

   상기 전류 주입층의 세로 방향과 대략 수직을 이루는 상기 다층막 패턴의 폭 방향 옆에 상기 다층막 패턴의 양단 부분의 폭을 제한하는 볼록형 패턴이 형성되어 있는 반도체 발광 장치.
6. 제5항에 있어서,

   상기 볼록형 패턴은 상기 기판 상에 형성된 다른 반도체 발광 소자를 구성하는 다층막 패턴으로 이루어지는 반도체 발광 장치.
7. 제4항에 있어서,

   상기 다층막 패턴 하에서의 상기 기판의 표면 준위(準位)가 상기 전류 주입층의 세로 방향에 따라 양단부보다 중앙부 쪽이 낮게 형성되어 있는 반도체 발광 장치.