KR20010080451A - 반도체 디바이스 - Google Patents

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반로이젠레이몬드
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롤페스 요하네스 게라투스 알베르투스
코닌클리즈케 필립스 일렉트로닉스 엔.브이.
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Abstract

강 도핑된 컨택트존(4)이 제공된 약 도핑된 영역(3)을 포함하는 고전압 디바이스에서는, 컨택트 존의 코너에서 국부적 항복 현상에 의한 손상이 고전류 밀도에서 Kirk 효과에 의해 발생할 수 있다. 디바이스의 강건성을 향상시키기 위해서, 동일한 도전형의 환형 보호존(14)이 제공되어 가까운 거리에서 컨택트 존을 둘러싸게 된다. 결과적으로, 항복 현상은 보호존의 코너에서 처음에 발생할 것이다. 그러나 보호존과 컨택트존간의 저항 때문에, 보다 더 균일한 전류 분포을 얻고, 국부적 전류 집중에 의한 손상을 방지한다.

Description

반도체 디바이스{SEMICONDUCTOR DEVICE}
이러한 엘리먼트는 동작 중에 큰 전류 흐름이 존재하는 동시에 제 2 영역과 제 4 영역 사이의 pn-접합 양단에 역방향으로 고전압이 인가되면 종종 손상을 입기쉽다는 것이 알려져 있다. 이러한 손상은 온도의 국부적 증가와 후속하는 전류 증가를 일으킬 수 있는 영역 3부터 영역 4까지의 접합에서 전기장의 증가를 야기하는 항복 현상(breakdown)의 결과로서 국부적 전류 집중에 의해 야기될 수 있다. 예를 들어 제 3 영역에서 항복 전압의 증가는 제 2 영역의 가장자리에 반대 도전형의 전기적으로 유동하는 링이나 존을 제공하여 전기장의 감소를 일으킴에 의해서 성취될 수 있다는 것이 잘 알려져 있다. 이러한 존의 도전형은 제 3 영역의 전도타입과 반대되기 때문에, 이러한 존의 제공은 추가적인 공정 단계를 요구한다. 게다가, 이러한 링은 비교적 많은 공간을 차지하여 회로 엘리먼트 크기의 증가를 일으켜 특히 집적 회로에서 불편할 수 있다. 또한 이러한 방법은 엘리먼트의 직렬 저항의 증가를 일으킬 수 있다. 이러한 방법의 다른 단점은 제 3 영역과 제 4 영역간의 접합에서의 전기장 증가와 전류 집중이 거의 억제되지 않거나 전혀 억제되지 않는다는 것이다.
발명의 개요
특히, 본 발명은 추가적인 공정 단계 없이 전류 집중과 전기장 증가에 의해 야기되는 손상을 방지하는 효과적인 방법을 제공한다. 이를 이루기 위해서, 서두에서 언급된 타입의 반도체 디바이스는 본 발명에 따라 제 3 영역에 이 제 3 영역보다 높은 도핑 농도를 갖는 제 1 도전형의 보호 존━보호 존은 제 3 영역에 의해 제 2 영역으로부터 격리되고, 제 4 영역 근처에 위치하며, 제 3 영역의 중간의 상대적 고 임피던스 영역에 의해 제 4 영역으로부터 격리됨━이 제공됨을 특징으로 한다. 특히, 본 발명은 고전류 밀도에서 pn-접합 양단의 차단 전압은 전기장 강도의 최고점이 전류로 인해 pn-접합에서 컨택트 존으로 옮겨지도록 하게 하는 Kirk 효과를 일으킬 수 있다는 인식에 기초한다. Kirk 효과를 초래하는 전류는 기생 pnp 또는 npn 작용에 의해서 제 1 영역으로부터 발생할 수 있다. 예를 들어, 컨택트 존의 만곡부(curvature)나 이 컨택트 존의 확산 전방에서의 국부적 불규칙성은 항복 현상 발생 시의 전류 집중과 관련 손상을 일으키는 전기장 강도에서 국부적 피크를 초래할 수 있다. 컨택트 존 근처에 그러나 제 3 영역의 고임피던스 재료에 의해서 컨택트 존으로부터 격리되도록, 동일한 도전형의 강 도핑된(heavily doped) 존을, 예를 들어, 컨택트 존을 두르는 링의 형태로 제공함으로써, 전술한 Kirk 효과가 처음에 보호 존의 가장자리를 따라 일어나도록 할 수 있다. 전류 경로에 저항을 형성하는 고 임피던스 영역은 보호 존과 컨택트 존간에 위치하고, 항복 현상 발생 시의 전류 집중은 방지되거나 실질적으로 적어도 억제된다. 추가적인 공정 단계가 필요치 않도록 보호 존과 컨택트 존은 일반적으로 동시에 형성될 수 있음이 나중에 기술될 것이다. 게다가, 보호 존은 추가적인 공간을 거의 차지하지 않아서 디바이스의 크기의 증가가 거의 없거나 전혀 없다.
본 발명에 따른 반도체 디바이스의 실시예는 제 3 영역이 반도체 바디의 표면과 인접하는 제 1 도전형의 표면 영역에 의해 형성되고, 제 4 영역과 보호 존은 제 1 도전형의 인접하는 표면 존으로서 제공된다는 특징을 가지고 있다. 또한 본 발명은 횡형 형태로 응용될 수도 있지만, 종형 형태로 응용될 때 특별한 장점을 얻을 수 있다. 종형 구조를 갖는 본 발명에 따른 반도체 디바이스는 제 3 영역이 표면의 반대측에서 제 2 도전형의 제 2 영역과 접하고, 제 1 도전형의 제 1 영역은표면 상에서 보았을 때 제 2 영역 아래에 위치하는 영역에 의해서 형성되는 것을 특징으로 한다. 특히 집적 회로에서의 사용에 적합한 실시예는 제 3 영역이 제 2 도전형의 기판 상에 제공된 에피테셜층의 섬 모양(island-shaped)의 부분에 의해서 형성되고, 제 1 영역과 제 2 영역은 각기 제 1 도전형의 매립층과 제 2 도전형의 매립층에 의해 형성되며, 위의 두 매립층은 에피테셜층과 기판간에 한 층이 다른 층 위에 배열되고, 제 2 도전형의 제 2 매립층은 에피테셜층과 제 1 도전형의 제 1 매립층을 서로 격리시키면서, 제 1 매립층에 의해 제 2 도전형의 기판으로부터 격리되는 특징을 가지고 있다. 다른 실시예는 제 1 도전형의 섬 모양의 부분과 제 2 도전형의 매립층이 집적 회로에서 회로 엘리먼트로 기능하는 다이오드를 형성한다. 이 다이오드는, 예를 들어, 정전기적 방전(ESD)에 의해서 야기되는 손상으로부터 회로를 보호하는 데 사용될 수 있는 장점이 있다.
본 발명의 이런 측면들과 다른 측면들은 나중에 기술될 실시예를 참조하여 설명될 것이고 자명해질 것이다.
본 발명은 제 1 도전형의 제 1 영역과, 이 제 1 영역에 인접하고 제 1 도전형과 반대되는 제 2 도전형의 제 2 영역과, 제 2 영역에 인접하며 제 2 영역에 의해 제 1 영역으로부터 격리된 제 1 도전형의 제 3 영역과, 제 3 영역에 의해 제 2 영역으로부터 격리되며 제 3 영역보다 보다 더 높은 도핑 농도를 가진 제 1 도전형의 제 4 영역을 구비한 반도체 바디를 포함하는 반도체 디바이스에 관한 것으로서, 제 1, 2, 4 영역에는 각각 단자가 제공된다. 상기 제 4 영역은 동일한 도전형의 제 3 영역의 컨택트 존(contact zone)으로 간주될 수 있다. 결과적으로, 본 명세서에서 기술된 다양한 영역의 연속은 예를 들어 트랜지스터(바이폴라 또는 MOS)나 다이오드로서 적절히 사용될 수 있는 수평이나 수직 npn 또는 pnp 구조체를 형성한다.
도 1은 그 자체로 알려진 반도체 디바이스의 단면도,
도 2는 본 발명에 따른 반도체 디바이스의 단면도,
도 3은 도 2에 도시한 실시예에서 보호 존과 컨택트 존간의 거리가 ESD 강도에 미치는 영향을 그래픽적으로 도시하는 도면,
도 4는 본 발명에 따른 반도체 디바이스의 다른 실시예의 단면도.
도면은 단지 개략적인 것이며 동일한 축척으로 도시된 것이 아님을 주의할 필요가 있다. 여기서부터, 본 발명은, 예를 들어, 집적 회로에서 회로를 ESD로부터 보호하는 다이오드로 사용되는 데 적합한 다이오드에 의해서 기술될 것이다. 본 발명을 예시하기 위해서, 도 1은 기존 다이오드를 도시하고, 도 2는 본 발명에 따른 다이오드의 실시예를 도시한다. 이 다이오드는 제 1 도전형(본 예에서는 n-형)의 제 1 영역(1)과, 이 제 1 영역에 인접하며 제 2 도전형과 반대인(본 예에서는 p-형)의 제 2 영역(2)과, 제 2 영역에 의해 제 1 영역으로부터 격리되고 제 2 영역에 인접하는 n-형의 제 3 영역(3)과, 이 제 3 영역에 인접하며 컨택트 존을 형성하고 제 3 영역보다 더 높은 도핑 농도을 갖는 n-형의 제 4 영역이 제공되는 반도체 바디를 포함한다. 제 3 영역은 p-형 실리콘 기판(6) 상에 제공된 실리콘의 n-형 에피테셜층(5)의 섬 모양의 부분에 의해 형성된다. 이 에피테셜층 내에서, 섬(3)은 층(5)의 두께를 곧게 가로질러 연장되는 깊은 p-형 존(a deep p-type zone)(7)에 의해 전기적으로 절연된다. 제 1 영역(1)과 제 2 영역(2)은 에피테셜층(5)과 기판(6)간의 계면에 제공된 n-형 매립층과 p-형 매립층에 의해 각기 형성된다. n-형 매립층(1)은 p-형 매립층(2)과 p-형 기판(6)간을 전기적으로 격리시키고, p-형 매립층(2)은 한편에 있는 n-형 매립층(1)을 다른 한편에 있는 n-형 섬(3) 및 n-형 컨택트 존(4)과 격리시킨다. 매립 존(1,2)에는 깊은 n-형 컨택트 존(8)과 깊은 p-형 컨택트 존(9)이 각기 제공된다. 이 존(8,9)에는 다이오드의 양극(anode)을 형성하는 공통 단자(10)가 제공된다. 존(4)은 음극을 형성하는 금속 컨택트(11)에 접속된다.
실제적인 실시예에서, 에피테셜층(5)의 두께는 대략 9 ㎛였고 도핑 농도는 3.5ⅹ1015/cm3였다. n-형 컨택트 존(4)의 깊이는 대략 1.0 ㎛였다. 기판과 에피테셜층간의 계면으로부터 측정된 매립된 p-형 존의 상향 확산은 대략 5 ㎛가 되었으므로, n-형 컨택트 존(4)과 p-형 존(2)간의 거리는 대략 3 마아크로미터였다.
본 다이오드는 예를 들어 전원(음극)과 접지(양극)사이에서 집적 회로의 보호 다이오드로 사용될 수 있다. 전압이 순방향으로 다이오드의 양단에 인가되었을 때, 영역(2)와 영역(3)간의 pn-접합(12)은 순바이어스가 되고 전자를 p-형 영역(2)로 주입한다. p-형 영역(2)을 통해 확산하는 전자는 n-형 영역(1)에 의해 수집되고 단자(10)를 경유하여 다이오드 전류로서 적어도 대부분 방전된다. 주입된 전자의 오직 적은 부분만이 기판(6)에 도달할 것이기 때문에, 이런 다이오드는 "저누설 다이오드(low leakage diodes)"로 호칭된다. 다이오드가 역바이어스가 될 때, 적어도 전류가 흐르지 않는 동안은 전기장 강도는 p-형 매립층(2)과 n-형 영역(3)간의 pn-접합(12)에서 가장 커진다. 전류가 항복 현상의 결과로서 영역(2)과 영역(3)간에 흐르기 시작할 때, 영역(1)과 영역(2)간의 pn-접합은 순바이어스가 된다. 이런 결과적인 전류는 전기장의 최고점이 전류 밀도에 의해 야기된 Kirk 효과의 결과로 인해 pn-접합(12)에서 컨택트 존(14)로 이동하게 한다. 전기장이 컨택트 존(4)의 만곡부(13)에서 가장 커지기 때문에 항복 전압은 이 지점에서 더 낮아진다. 이 항복 전압의 낮아짐으로 인해, 전류는 더 커지며 영역(1)과영역(2)간의 접합은 보다 더 순바이스어가 되어 항복 전압이 더욱 감소하도록 한다. 그 결과로, 다이오드를 손상시킬 수 있는 큰 전류가 흐르게 된다.
도 2는 일치하는 부분이 도 1에서와 같은 참조 부호를 쓰고 있는 본 발명에 따른 다이오드의 단면도이다. 도 2에서 도시된 디바이스는 컨택트 존(4)을 두르고 있는 강 도핑된 n-형 링(14)을 포함한다는 점에서 도 1에서 도시된 디바이스와 주로 다르다. 이 링(14)과 컨택트 존(4)간의 거리는 특정 실시예에서 대략 2 ㎛였다. 이는 마스크의 크기 정도 되기 때문에 , 존(4)과 존(14)의 확산 프로파일의 말단(talis)━도 2에서 분리되게 도시됨━이 측방향 확산의 결과로 인해 부분적으로 중첩될 수 있다. 그러나 이 경우에, 존(4)과 존(14)은 중간의 고 임피던스 물질에 의해서 서로 분리될 것이라고 예상된다. 존(14)은 소정의 컨택트, 즉 컨택트(11)에 직접적으로 접속되지 않는다는 것이 중요하다. 존(14)는 존(4)에 가깝기 때문에, 다이오드 양단에 인가되는 역방향 전압은 전기장의 최고점이 링(14)의 만곡부(15)에 위치하도록 할 것이다. 항복 현상은 도 1에서 도시된 실시예에서처럼 존(4)에서 발생하지 않고 존(14)에 발생할 것이다. 링(14)과 존(4)간의 호형(arch-shaped) 영역은 존(15)과 컨택트(11)간의 저항을 형성하고, 그것은 애벌런치 효과(avalanche effect)와 전류 집중에 의해 초래되는 다이오드의 국부적 손상을 방지한다. 결과적으로, 도 2에서 도시된 다이오드는 도 1에서 도시된 다이오드보다 훨씬 더 강건하고 특히 ESD에 대한 보호로서 적절하다. 도 3의 측정치는 다이오드가 ESD 보호(인체 모델(Human Body Model))에 대해 수 kV에서도 손상되지 않고 견딜 수 있음을 도시한다. 이와 비교해서, 보호링(14)이 없는 다이오드는 대략 1.5 킬로볼트에서도 손상될 수 있었다.
존(14)은 추가적인 공정 단계를 거칠 필요가 없이 존(4)과 동시에 제공될 수 있다. 게다가, 존(14)은 추가적인 공간을 거의 차지하지 않아서 디바이스의 표면적이 거의 증가하지 않거나 전혀 증가하지 않는다.
컨택트존(4)과 보호존(14)간의 거리는 중요한 변수다. 도 3은 다수의 다이오드 중의 사전결정된 비율이 손상되기 쉬운 kV의 ESD 전압과 링(14)과 컨택트존(4)간의 거리간의 관계을 도시한다. 최적점은 대략 2 ㎛에서이다. 만약 거리가 1.5 ㎛보다 가까워진다면, 저항이 너무 낮기 때문에 효과는 줄어든다. 만일 거리가 2.5 ㎛보다 멀어지면, 소정 거리보다 클 때에는 도 1에서 도시된 디바이스에서와 같은 효과가 일어나기 때문에 보호존의 효과는 거리가 증가함에 따라서 급속하게 줄어들 것이다.
다이오드와는 별도로, 본 발명은 또한 다른 유형의 회로 엘리먼트에도 사용되는 장점을 가질 수 있다. 도 4는 횡형 DMOS 트랜지스터(a Lateral DMOS transistor)를 포함하는 본 발명에 따른 디바이스의 단면도이다. 이 경우에도, 디바이스는 n-형 에피테셜층(5)이 제공되는 p-형 기판(6)을 포함하는 실리콘 반도체 바디(1)를 포함한다. 트랜지스터는 제 2 영역 p-형 백게이트(21)내에 위치하는 n-형 소스(제 1 영역)(20)를 포함한다. 상기 백게이트 영역은 에피테셜층(5)의 일부에 의해 형성되고 백게이트 영역의 반대편에서 강 도핑된 제 n-형 드레인(제 4 영역)(23)과 혼합된 고임피던스 n-형 드리프트 영역(제 3 영역)(22)에 접한다. 소스 영역(20)과 드리프트 영역(22)간에 위치한 백게이트 영역(21)의 일부 위에,절연 게이트(24)가 제공된다. 소스는 본 예에서는 백게이트 영역(21)에 접속된 소스 컨택트(25)에 접속된다. 깊은 p-형 존(26)을 경유하여, 백게이트 영역은 본 예에서는 기판(접지)(6)에 접속되나 이것은 반드시 필요한 것이 아님은 명백하다. 드레인은 드레인 컨택트(27)에 접속된다. 드레인(23)과 벡게이트 영역(21)간에, 본 예에서는 드레인(23)의 어느 한 편 상에, 강 도핑된 n-형 보호존(14)이 제공된다. 이 경우에도, 존(14)은 드레인(23)으로부터, 예를 들어, 2 ㎛의 가까운 거리에 위치하고 드레인(23)과 동일한 공정 단계 동안에 형성된다. 고전압이 드레인(23)과 벡게이트 영역(21)및/또는 기판(6)간에 인가되고, 고전류 밀도에서 Kirk 효과의 결과로 인해 전기장의 최고점이 비도전성 pn-접합을 지나 드레인(23)으로 이동할 때, 항복 현상은 처음으로 보호존(14)에서 재발할것이며 존(14)과 단자(27)간의 저항은 전류 집중을 방지하여 디바이스의 손상 위험을 줄인다.
본 발명은 본 명세서의 예로만 한정되는 것이 아니라 본 발명의 범주 내에서 수많은 변경이 당업자에게 가능하다. 예를 들어, 마지막으로 언급된 예에서, p-형 기판(6)은 전기 절연 물질의 기판으로 대체될 수 있다. 보호존이 도 2에서 도시된 것처럼 존(4) 주위에 환형으로 제공되지 않고 존(14)이 없이 Kirk 효과에 의한 항복 현상이 예상될 수 있는 컨택트 존(4)의 부분 주위로만 연장되는 실시예도 가능하다. 예를 들어 도 4에 따르는 LDMOST의 드리프트 영역(drift region)같은 약 도핑된 제 3 영역의 두께와 도핑 농도는 RESURF 원리에 해당되도록 유리하게 선택될 수 있다.
게다가, 위에서 기술된 예에서, 도전형은 서로 바뀔수 있다. 또한, 반도체바디는 실리콘이 아닌 물질로 구성될 수 있다.

Claims (8)

  1. 제 1 도전형의 제 1 영역과,
    상기 제 1 영역에 인접하며 상기 제 1 도전형과 반대되는 도전형의 제 2 영역과,
    상기 제 2 영역에 인접하며 상기 제 2 영역에 의해 상기 제 1 영역으로부터 분리된 상기 제 1 도전형의 제 3 영역과,
    상기 제 3 영역에 의해 상기 제 2 영역으로부터 분리되며 상기 제 3 영역보다 보다 더 높은 도핑 농도를 가진 상기 제 1 도전형의 제 4 영역━상기 제 1, 2, 4 영역에는 단자가 제공됨━을 구비한 반도체 바디를 포함하는 반도체 디바이스에 있어서,
    상기 제 3 영역에는 상기 제 3 영역보다 더 높은 도핑 농도를 가진 상기 제 1 도전형의 보호존이 제공되며,
    상기 보호존은 상기 제 3 영역에 의해 상기 제 2 영역으로부터 분리되고 상기 제 4 영역 근처에 위치하며 중간의 상대적 고 임피던스 영역에 의해 상기 제 4 영역으로부터 분리되는 것을 특징으로 하는 반도체 디바이스.
  2. 제 1 항에 있어서,
    상기 제 3 영역은 상기 반도체 바디의 표면에 인접하는 상기 제 1 도전형의표면 영역에 의해 형성되며,
    상기 제 4 영역과 상기 보호존은 상기 제 1 도전형의 인접 표면존으로서 제공되는 것을 특징으로 하는 반도체 디바이스.
  3. 제 2 항에 있어서,
    상기 제 3 영역은 상기 표면의 반대편에서 상기 제 2 도전형의 상기 제 2 영역과 접하며,
    상기 제 1 도전형의 상기 제 1 영역은 상기 표면으로부터 보았을 때 상기 제 2 영역 아래에 위치하는 영역에 의해 형성되는 것을 특징으로 하는 반도체 디바이스.
  4. 제 3 항에 있어서,
    상기 제 3 영역은 상기 제 2 도전형의 기판 상에 제공된 에피테셜층의 섬 모양의 부분에 의해 형성되고,
    상기 제 1 영역과 제 2 영역은 상기 제 1 도전형의 매립층과 상기 제 2 도전형의 매립층에 의해 각기 형성되며,
    상기 매립층들은 상기 에피테셜층과 상기 기판간에 한 층이 다른 층 위에 배열되고,
    상기 제 2 도전형의 상기 제 2 매립층은 상기 에피테셜층과 상기 제 1 도전형의 상기 제 1 매립층을 서로 격리시키며,
    상기 제 2 매립층은 상기 제 1 매립층에 의해 상기 제 2 도전형의 상기 기판으로부터 격리되는 것을 특징으로 하는 반도체 디바이스.
  5. 제 4 항에 있어서,
    상기 제 1 도전형의 상기 섬 모양의 부분과 상기 제 2 도전형의 상기 매립층은 집적 회로에서 회로 엘리먼트로 기능하는 다이오드를 형성하는 것을 특징으로 하는 반도체 디바이스.
  6. 제 1 항 내지 제 3 항 중 어느 한 항에 있어서,
    상기 제 3 영역과 제 4 영역은 횡형 DMOS 트랜지스터(a Lateral DMOS transistor)의 드리프트 영역과 드레인 영역을 각기 형성하는 것을 특징으로 하는 반도체 디바이스.
  7. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 제 1 영역과 제 2 영역에는 공통 제 1 단자가 제공되고, 상기 제 4 영역에는 제 2 단자가 제공되는 것을 특지으로 하는 반도체 디바이스.
  8. 제 1 항 내지 제 6 항 중 어느 한 항에 있어서,
    상기 반도체 디바이스가 제 3 영역의 두께와 도핑 농도가 대략 1012원자/cm2인 RESURF 타입인 반도체 디바이스.
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