KR20010080445A - 로우 알파 방사성 솔더 범프들 - Google Patents

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메이르번드
티핀돈에이.
호세인팀제트.
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토토라노 제이. 빈센트
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Abstract

개선된 솔더 범프 조성 및 방법은 유익하게는 알파 입자 감지 디바이스들에 아주 근접하게 증착된 얇은 로우-알파 납층(Pb)(310)을 이용하여, 통상적인 (즉, 저비용의) Pb는 솔더 범프(320)의 벌크에 이용된다. 이러한 접근은 알파-입자 유도된 소프트 에러들로부터 여전히 보호하면서 전체 비용을 줄일 수 있게 한다. 로우-알파층은 두 가지 방법으로 알파 입자가 디바이스들로 흐르는 것을 감소시킨다. 첫 번째로, 로우-알파층은 본질적으로 Pb210가 없으며, 이에 따라 로우-알파층으로부터의 알파 입자 방사들은 무시할 정도로 작다. 두 번째로, 로우-알파층은 Pb210를 포함하는 통상적인 Pb에 의해 방사되는 알파 입자들에 대하여 실질적으로 보호된다. 결과적으로, 개선된 솔더 범프를 이용하는 반도체 칩 상의 감지 회로들은 솔더 범프의 저비용 Pb210-함유 부분의 알파 입자 방사로부터 보호된다.

Description

로우 알파 방사성 솔더 범프들{LOW ALPHA EMISSIVE SOLDER BUMPS}
전자 디바이스들이 점점 작아지고 그 밀도가 높아짐에 따라, 반도체 칩으로부터 기판으로 효율적이고 확실하게 내부연결을 할 수 있는 능력에 대한 요구가 증가하였다. 칩들을 기판에 내부적으로 연결하는 방법에는 적어도 세 가지의 방법이 공지되어 있다. 이 세가지의 방법들로는 와이어 본딩, 테이프-자동화된 본딩, 및 플립 칩 방법이 있다. 이러한 방법들 중에서, 플립 칩 방법이 종종 반도체 패키징을 위한 바람직한 방법으로서 선택되어 왔는데, 이는 플립 칩 방법이 많은 수의 입력 및 출력 경로들을 갖는 고밀도 디바이스들의 내부연결을 가능하게 하기 때문이다. 좀 더 명확히 설명하여, 플립 칩 방법은 칩으로부터 기판까지의 짧은 전도성 리드들, 작은 디바이스 풋프린트(footprint), 낮은 인덕턴스, 고주파수 용량, 및 양질의 노이즈 제어를 제공하기 때문에 바람직하다.
플립 칩은 표면이 기판과 대향하면서 기판 위에 장착되는 반도체 칩이다. 플립 칩과 기판 사이의 내부연결을 형성하는 데에 몇 가지의 물질들이 이용될 수 있기는 하지만, 솔더가 좀 더 일반적으로 이용되는 물질들 중의 하나이다. 제어된-와해(controlled-collapse) 칩 연결(C4)로 일컬어지는 솔더 내부연결 공정에서, 솔더 범프는 반도체 칩 상의 웨터블 전도성 전극(wettable conductive terminal) 상에 증착된다. 이후, 반도체 칩이 기판에 정렬되어 솔더 범프들이 기판의 솔더 웨터블 전극 위에 바로 놓여지게 된다. 이후, 솔더 범프는 기판에 고정되고 리플로우되어, 열 소산을 위한 경로 뿐 아니라, 칩으로부터 기판까지의 전기적이고 기계적인 연결을 형성한다.
C4 공정은 전형적으로 솔더로서 납-기반 합금을 이용한다. 예를 들어, 3 내지 5 중량%의 주석을 포함하는 납-주석 합금들이 일반적으로 이용되었다. 이러한 납-기판 합금들을 이용하게 되면 바람직한 공정 조건들 및 확실한 내부연결 구조가 가능해지기는 하지만, 이러한 솔더의 조성은 방사에 민감한 반도체 칩 상의 디바이스들 내에 에러를 간접적으로 야기시킨다.
C4를 형성하는 데에 이용되는 대부분의 납은 우라늄의 방사물인 Pb210동위 원소이다. Pb210는 방사성 동위 원소로서, 22년의 반감기를 가지며 궁극적으로 약 5.5 백만 eV(5.5MeV)의 에너지를 갖는 알파 입자들을 방사한다. 납 솔더 범프로부터의 이러한 알파 입자들의 방사는 솔더 범프에 결합된 반도체 칩 상에 존재하는 방사-감지 디바이스들에 에러를 일으킨다.
반도체 칩 상에 충돌하는 알파 입자들의 입사 이온화 방사는 반도체 칩 내에서의 전자-정공 쌍들의 궤도를 발생시킨다. 이러한 전자-정공 쌍들로부터 야기되는 전하는 반도체 칩 상의 디바이스의 전위 우물에 차례로 축적될 수도 있다. 예를 들어, 전하는 메모리 디바이스의 빈 저장 캐패시터에 축적될 수도 있다. 만일 이렇게 축적된 전하의 양이 임계적인 업셋 전하값을 초과한다면, 저장 디바이스 레지스터들은 비었다기 보다는 꽉 차게 될 것이다. 이에 따라, 알파 입자는 메모리 어레이의 단일 비트 상에 단일의 비순환 판독 에러(nonrecurring read error)를 일으킬 수도 있다. 다시 말해, 솔더 범프로부터 방사된 알파 입자는 소프트 에러들의 전위 소스이다.
상기의 설명으로부터, Pb210와 같은 납 내의 모든 알파 입자 방사성 동위 원소를 제거하는 것이 액티브 디바이스들 내에서 방사-유도 소프트 에러들에 있어서의 감소를 일으킬 것이라는 것이 명백해진다. 하지만 이것이 상기 문제에 대한 가장 직접적인 해결책이기는 하지만, 솔더 범프들 내의 방사성 동위 원소를 완전하게 제거하기가 어려우며 상당히 비싼 것으로 증명되었다. 이를 테면, 벌크 납으로부터 Pb210를 분리하기가 상당히 어렵고 비용이 많이 든다. 납 동위 원소 분리는, 가령 액셀러레이터와 같은 크고 비싼 기구의 이용을 필요로 한다. 또한, 그의 제한된 공급때문에, 자연적으로 적은 양의 Pb210동위 원소를 갖는 납을 이용하는 것은 상당히 큰 비용이 든다. 실제로, 이러한 "로우-알파" 납은 전형적으로 솔더 범프들을 형성하는 데에 통상적으로 이용되는 납에 비해 50 내지 60배의 비용이 든다. 이에 대응하여, 납-함유 솔더 범프들의 알파 입자 방사를 줄이기 위한 상대적으로 저비용이 드는 기술이 필요하게 되었다.
솔더 조성 자체에 중점을 두고 소프트 에러들의 문제를 제기하는 것 외에,소프트 에러들은 에러 교정 코드를 이용함으로써 감소될 수도 있다고 알려져 있다. 에러 교정 코드는 소프트 에러들을 검출하고 교정하는 메커니즘을 제공함으로써 소프트 에러들을 감소시킨다. 저장 캐패시터가 알파 입자로부터 비롯되는 전하에 의해 채워진다고 할지라도, 에러 교정 코드는 에러를 검출하고 디바이스를 그의 초기 (및 교정된) 빈 상태로 되돌릴 것이다. 에러 교정 코드가 소프트 에러들을 줄이는데에 있어서 유용한 것으로 보여지기는 했지만, 여전히 개선의 여지가 남아있다. 특히, 에러 교정 코드는 메모리 리던던시들을 생성하고 실행할 여분의 로직을 필요로한다는 점에서 상당히 비용이 많이 든다. 이에 따라, 희생 메모리를 필요로 하지 않고, 반도체 칩 위에서 여분의 로직 회로를 실행하지 않으면서 소프트 에러들을 줄여야 하는 필요성이 대두되었다.
적어도 상기 설명한 관점에서, 알파 입자 방사에 의해 야기되는 소프트 에러들을 감소 또는 제거하지 않으면서 확실하고 효율적인 내부연결들을 형성하는 경제적이고 개선된 솔퍼 범프가 바람직하다는 것은 명백하다.
본 발명은 반도체 패키징 기술에 관한 것으로서, 특히 플립 칩 및 관련된 칩 스케일 반도체 패키징 기술에 관한 것이다.
도 1A는 솔더 범프 내부연결을 갖는 플립-칩 패키징 구성의 측면도이며, 도 1B는 내부연결이 되기 전 이러한 구성의 상부 투시도이다.
도 2A, 2B 및 2C는 전구체 Pb/Sn 범프 형성후, PbSn 솔더 범프를 형성하기 위하여 리플로우시킨 후, 그리고 패키징 기판에 부착시킨 후, 솔더 범프의 시간에 따른 측면도이다.
도 3A 및 3B는 본 발명의 실시예에 따른 솔더 범프 형성의 시간에 따른 측면도로서, 도 3A는 통상적인 (α-방사기 베어링) 납으로부터의 α-입자들로부터 반도체 칩의 α-입자 디바이스들 및/또는 회로들을 보호하기 위하여 위치된 로우-알파 납(로우 α Pb)층을 도시하고, 도 3B는 리플로우된 후의 결과적인 PbSn 솔더 범프를 도시한 것으로서, 여기서 그의 로우 α 납층은 본 발명의 다양한 실시예에 따라 실질적으로 손상되지 않은 채로 유지된다.
도 4A 및 4B는 솔더 범프의 실시예를 도시한 것으로서, 여기서 로우-α 납층은 그의 다수의 하위층들로 형성되어, 하위층들 간의 경계들이 통상적인 (α 방사기 베어링) 납이 로우 α 납층으로 혼합되는 것을 방지할 수 있게 한다.
도 5는 본 발명의 실시예에 따라 형성되고 유지된 로우 α 납층을 포함하는 개선된 솔더 범프 구성 및 방법을 이용하여 기판에 전기적으로 그리고 기계적으로 연결된 α-입자 감지 디바이스들 및/또는 회로들을 포함하는 칩을 도시한다.
도 6A는 그 위에 형성된 α 방사기 베어링 납의 솔더 합금으로부터의 α-입자들로부터 반도체 칩의 α-입자 감지 디바이스들 및/또는 회로들을 보호하기 위하여 위치된 로우-α 납층을 도시한다.
도 6B는 리플로우된 후의 결과적인 솔더 범프를 도시한 것으로, 그의 로우-α 납층은 솔더 합금보다 높은 그의 용융점으로 인해 실질적으로 손상되지 않는 채로 유지된다.
다른 도면들에서 동일한 참조 부호를 이용한 것은 유사하거나 동일한 항목들을 나타낸다.
따라서, 개선된 솔더 범프 조성 및 방법은 유익하게는 알파 입자 감지 디바이스들과 아주 근접하게 증착된 납(Pb)의 얇은 로우-알파층을 이용하고, 통상적인 (즉, 낮은 비용의) Pb가 솔더 범프의 벌크로 이용된다. 이러한 접근은 알파-입자 유도된 소프트 에러들로부터 여전히 보호하면서, 전체 비용을 감소시킨다. 로우-알파층은 두 가지 방법으로 디바이스들내로의 알파 입자의 흐름을 줄인다. 첫 번째로, 로우-알파층은 본질적으로 Pb210가 없으며, 이에 따라 로우-알파층으로부터의 알파 입자 방사들은 무시할 정도로 작다. 두 번째로, 로우-알파층은 Pb210를 포함하는 통상적인 Pb에 의해 방사되는 알파 입자들에 대하여 실질적으로 보호된다(opaque). 결과적으로, 개선된 솔더 범프를 이용하는 반도체 칩 상의 감지 회로들은 솔더 범프의 저비용 Pb210-함유 부분의 알파 입자 방사로부터 보호된다.
본 발명에 따른 일 실시예에서, 알파 입자(α-입자) 감지 디바이스 또는 그 위에 정의된 회로를 갖는 집적 회로 칩 상에 형성된 솔더 범프는 제 1 부분 및 로우-알파 납층을 포함한다. 제 1 부분은 적어도 하나의 α-입자 방사 요소를 포함한다. 로우-알파 납층은 집적 회로 칩과 접촉하여 형성되며, 제 1 부분과 α-입자 감지 디바이스 또는 회로 사이에 위치된다.
어떠한 변형들에서, 상기 제 1 부분은 납 함유 솔더를 포함하는 α-입자 방사 요소는 Pb210이다. 어떠한 변형들에서, 로우-알파 납층은 (제 1 부분에 비하여) 실질적으로 α-입자 방사 요소들 및 그의 방사능 붕괴 전구체들(precursors)이 없다. 어떠한 변형들에서, 로우-알파 납은 제 1 부분의 것 보다는 작은 약 100 내지 1000 번의 α-입자 방사 특성을 나타낸다. 어떠한 변형들에서, 로우-알파 납은 시간당 약 0.1-0.001 α-입자들/cm2의 α-입자 방사능 특성을 나타낸다. 어떠한 변형들에서, 제 1 부분은 SnPb 또는 InPb 솔더를 포함한다. 어떠한 변형들에서, 로우-알파 납층은 그의 용융점을 제 1 부분에 대한 리플로우 온도 이상으로 올리기 위한부가적인 요소를 포함한다. 어떠한 변형들에서, SnPb 또는 InPb 솔더의 리플로우 온도는 균일하게 도핑되지 않은 로우-알파 납의 용융점 이하인 적어도 약 25℃이다.
본 발명에 따른 다른 실시예에서, 납 함유 솔더 범프로부터 집적 회로 칩의 α-입자 감지 디바이스 또는 회로 상에 입사되는 α-입자 방사를 줄이기 위한 방법은 집적 회로 칩 상에 로우-알파 납층을 형성하는 단계와, 그 위에 솔더 범프 전구체들을 규정하기 위하여 납-함유 솔더를 형성하는 단계를 포함한다. 솔더 범프 전구체들은 납-함유 솔더와 α-입자 감지 디바이스 또는 회로들 사이에 배열된 로우-알파 납층을 갖는다. 이 방법은 또한, 납 함유 솔더가 로우-알파 납층 내에 실질적으로 혼합되지 않게 하면서 납-함유 솔더를 리플로우시키기 위하여, 솔더 범프 전구체들을 선택된 조건들 하에서 리플로시키는 단계를 포함한다.
어떠한 변형들에서, 상기 리플로우는 로우-알파 납층의 용융점 이하의 온도, 하지만 납-함유 솔더의 리플로우 온도 이상의 온도에서 수행된다. 어떠한 변형들에서, 로우-알파 납층의 형성은 로우-알파 납층의 용융점을 납-함유 솔더의 리플로우 온도 이상인 적어도 약 25℃까지 올리기 위하여, 로우-알파 납을 선택된 요소로 도핑하는 단계를 포함한다. 어떠한 변형들에서, 로우-알파 납층의 형성은 다수의 하위층들의 형성 단계를 포함한다. 하위층들 간의 경계들은 실질적으로, 리플로우하는 동안 납-함유 솔더가 로우-알파 층으로 침입하는 것을 제한한다.
본 발명의 또 다른 실시예에서, 장치는 집적 회로를 포함하는데, 이 집적 회로는 그 위에 규정된 α-입자 감지 디바이스를 가지며 집적 회로 칩에 연결하기 위한 납-기반 솔더 범프를 포함한다. 납-기반 솔더 범프는 집적 회로 칩의 표면 상에 형성된 로우-알파 납층 및 이 로우-알파 납층 위에 형성된 납-함유 솔더 부분을 포함한다. 로우-알파 납층은 실질적으로 α-입자 방사 요소들이 없으며, 납-함유 솔더 부분으로부터의 α-입자 방사를 실질적으로 차단할 수 있다.
어떠한 변형들에서, 상기 장치는 기판 패키지, 칩 캐리어, 또는 프린트 회로 기판, 집적 회로 칩을 전기적으로 연결하기 위한 납-기반 솔더 범프를 더 포함한다. 어떠한 변형들에서, 납-기반 솔더 범프는 α-입자 감지 디바이스 위에 직접 형성된다. 어떠한 변형들에서, α-입자 감지 디바이스는 SRAM 메모리 셀 또는 DRAM 메모리 셀과 결합된다. 어떠한 변형들에서, 집적 회로 칩은 마이크로프로세서, 메모리 및/또는 캐시를 포함한다.
당업자들에게 있어서서, 하기의 첨부 도면들을 참조하여 본 발명은 좀 더 잘 이해될 것이며, 본 발명의 다수의 목적들, 특징들 및 장점들이 명확해질 것이다.
도 1A 및 1B는 솔더 범프들(101)을 이용한 칩(110)과 기판(105)의 내부연결을 도시한다. 솔더 범프들(101)이 칩(110) 위에 형성된 다음, 기판(105) 상의 매칭하는 웨터블 기판 영역들(106)과의 기계적이고 전기적인 연결들을 형성하기 위하여 위치되고 리플로우된다. 이러한 방식으로, 칩(110) 상의 회로들에서 외부 세계에 대한 전기적인 연결들이 제공될 수 있다. 플립 칩 기술은 1960년 대에 IBM에 의해 개발되었으며, 플립 칩 및 관련 칩 스케일 반도체 패키징 기술에 대한 현재의 기술 상태는 1996년 1월 19일자 "플립 칩 및 칩 스케일 기술의 실행"이란 명칭의 조인트 산업 표준 문서, J-STD-012에 개시되어 있다. 당업자라면 상기 조인트 산업 표준에서 설명되는 내부연결 기술을 위한 기술들, 물질들, 조성들, 및 제조 방법들을 이해할 수 있을 것이다. J-STD-012(1996년 1월)는 그 전체가 본원의 참조로서 인용된다.
도 2A, 2B 및 2C는 다양한 내부연결 및 패키징 공정 단계들에서의 솔더 범프들, 가령 범프(101)(도 1A, 1B)를 도시한다. 특히, 도 2A는 납(Pb)의 몸체 및 주석(Sn)의 캡층을 포함하는 솔더 범프 전구체(201)를 도시한다. 범프 전구체(201)는 패시베이션층(203) 및 금속층(211)을 갖는 기판(210) 위에 형성된다. 도 2A의 실시예에서, 금속층은 크롬, 구리 및 금을 포함한다. 일반적으로, 이러한 금속층(211)은 패드 한정 금속 영역을 설정하며, 솔더 웨터블 전극 메털러쥐로 이루어지는데, 이 솔더 웨터블 전극 메털러쥐는 솔더되는 연결의 크기 및 영역을 규정하고, 솔더 범프의 플로우를 제한하며, 칩 와이어링에 대한 점착 및 컨택을 제공한다. 적절한 패드 한정 금속 구성들은 종래에 공지되어 있다. 예를 들어, J-STD-012의 20 페이지를 참조하라. 솔더 범프 전구체(201)는, 예를 들어 증착, 전착, 전기도금, 스크린 프린팅 등을 포함하는 모든 적절한 공정에 의해 형성될 수도 있다.
도 2A가 PbSn 솔더 범프의 형성을 위한 솔더 범프 전구체들을 도시하기는 하지만, 전구체에 대한 대응하는 변형들을 갖는 다른 솔더범프 조성들이 가능하다. 공통적인 솔더 범프 조성들은 90 PbSn, 97 PbSn, 63 SnPb, 50 InPb, 및 95 PbSn을 포함한다. 솔더 범프 전구체의 요소들 및 형성 방법이 무엇이든지 간에, 이후의 비-산화 리플로우 공정은 라운드된 솔더 범프를 생산한다. 예를 들어, 솔더 범프 전구체(201)는 그의 납 및 주석 성분들이 용융되어 솔더 범프(201B)(도 2B)를 형성하도록 가열된다.
이후, 금속화 본딩 패드(211)를 포함하는 기판(205)은 가열되어 솔더 범프(201B)를 리플로우시키며, 기판(205)은 해당하는 금속화 패드들(211)을 실리콘 기판(210)의 금속 영역들(212)에 결합시키도록 위치된다. 결과적인 솔더 범프(201C)는 칩과 다음 레벨 어셈블리, 이 경우에서는 기판(205) 간의 전기적이고 기계적인 브리지를 형성한다.
도 2A, 2B 및 2C에 도시하지는 않았지만, 가령 솔더 범프(201C)와 같은 솔더 범프들이 기판의 해당하는 금속 패드들 간의 연결들을 형성하고 솔더 범프를 와해시키지 않으면서 기판(205) 및 칩(210)으로 스킵되도록 보장하는 데에 다양한 기술들이 이용될 수 있다. 이들중 하나가 솔더 접합부가 플립 칩을 모으며 솔더 범프가 플립 칩과 기판을 연결하는 제어된 와해 칩 연결(C4) 방법인데, 여기서 액체 솔더의 칩 연결 표면 장력은 칩의 중량을 지지하고 접합부의 와해 높이를 제어한다. 변형적인 또는 상보적인 기술들은, 가령 솔더 접합부 또는 유리 댑에서의 구리 볼 스탠드오프(standoff)와 같은 기계적인 스탠드오프들의 이용을 포함한다.
상기 설명한 바와 같이, 솔더 범프 물질(예를 들어, 201, 201B, 및 201C) 내의 납은 종종 알파 입자 방사기들을 포함할 수 있다. 예를 들어, 낮은 비용의 납은 종종 토륨의 트레이스들, 및 방사성 동위 원소 Pb210뿐 아니라 폴로늄과 같은 붕괴 산물들을 포함한다. 도 3A 및 3B, 도 6A 및 6B, 도 4A 및 4B는 다양한 개선된 솔더 범프의 구성들을 도시하는데, 여기서는 로우-알파 납층(310)이 알파 입자 방사에 민감한 회로들을 포함할 수도 있는 칩(330)과 아주 근접하여 이용된다. 이제 각각의 예시적인 구성에 대해 설명한다.
제 1 예시적인 구성에서는, 로우-알파 납층(310)이 이용된다. 도 3A에 도시한 바와 같이, 로우-알파 납층(310)이 칩(330)의 표면에 형성되며, 납(302)(예를 들어, 알파 입자 방사기들을 포함할 수도 있는 저비용의 납)이 그 위에 형성된다. 이전과 같이, 주석(301)의 캡층이 납의 꼭대기에 형성된다. 이러한 방식으로, 솔더 범프 전구체(320)가 제공된다. 솔더 범프 전구체(302)는 납(302)과 주석(301)의 용융점 이상으로 가열되어 금속들을 리플로우시킴으로써, 도 3B에 도시한 바와 같이 두 개의 합금이 솔더 범프(303)를 형성한다. 주석(301)과 납(302)이 솔더 범프(303)를 형성함에도 불구하고, 로우-알파 납층(310)은 결과적인 솔더 범프(303)와 실질적으로 혼합되지 않은 채로 유지된다는 것을 유념하자. 결과적으로, 로우-알파 납층(310)은 알파 방사기들을 포함하는 솔더 범크와 칩의 감지 회로들 간의 α-입자 장벽을 형성한다. 로우-알파 납층(310)을 결과적인 솔더범프(3043)와 실질적으로 혼합되지 않도록 유지시키기 위한 몇 가지의 기술들은 하기에서 좀 더 상세히 설명된다.
J-STD-012(1996년 1월)의 22-23, 26 페이지에 개시한 바와 같이, 회로들 및 디바이스들, 예를 들어 DRAM 및 SRAM 칩들의 메모리 셀들 내의 소프트 에러들은 상당한 문제가 된다. 실제적으로, 조인트 표준 문서들은 솔더가 알파 입자 감지 회로로부터 적절한 거리 만큼 유지되어야 한다고 설명한다. 예를 들어, 폴리이미드 패시베이트된 디바이스들 상의 감지 회로들과 네 개의 범프들(97 PbSn) 간에는 150㎛의 간격이 필요하다. 가령 더 두꺼운 패시베이션들 또는 금속 쉴드들과 같은 조처가 근접 효과를 완화시키기는 하지만, 본 발명에 따른 로우-알파 납층의 이용은 현재의 공정 기술에 있어서의 변화가 필요하기 때문에 제조 장점을 갖는다. 본원에서 설명하는 바와 같이 로우-알파 납층을 이용하게 되면, 보통의 납(예를 들어, 저비용의 알파 방사기 베어링 납)을 포함하는 전형적인 솔더 범프들이 0.35㎛ (또는 그 이하의) 공정으로 제종된 전형적인 SRAM 또는 DRAM 셀들 상에 바로 형성될 수 있게 된다.
일반적으로, 납은 벌크와 비교될 때 α-입자 방사의 상대적인 수단을 근거로 로우-알파 납으로, 그리고 α-입자 업셋에 대한 특정한 디바이스 기술의 감도를 근거로 저비용의 납으로 간주될 것이다. 다시 말해, "로우"는 C4 또는 다른 솔더 범프 공정들에 적절한 저비용의 벌크 납의 방사 특성에 관련되며, 디바이스 요구물에 관련된다. α-입자 방사에 대한 최적의 "로우니스(lowness)"는 α-입자 업셋에 대한 특정한 디바이스 기술의 비용 및 감도의 함수이다. 예를 들어, 특정한 레벨의디바이스 감도가 주어지면, 상당히 낮은 방사율의 로우-알파 납(예를 들어, 시간당 0.001 α-입자들/cm2이하)이 바람직할 수도 있다. 그러나, 다른 상황들에서는, 시간당 0.1 α-입자들/cm2이하의 α-입자 방사율을 갖는 로우-알파 납이 적절할 수도 있다. 로우-알파 납층은 또한 보통의 납-베어링 솔더로부터 α-입자들로의 장벽의 역할을 하기 때문에, 로우-알파 납층의 두께 또한 팩터(factor)가 된다. 시장 비용에 따라, 상당히 낮은 방사율 납의 더 얇은 로우-알파 납층이 적당히 낮은 방사율 납의 더 두꺼운 로우-알파 납층으로 바람직할 수도 있으며, 반대의 경우도 마찬가지이다.
적절한 α-입자 방사율 특성 및 층 두께는 다른 디바이스 기술들, 집적 레벨들, α-입자 감지 디바이스들에 대한 인접도, 벌크의 방사율, 저비용 납, 및 납 시장 조건들에 따라 변한다. 그러나, 캐시 메모리 셀들의 바로 위에 솔더 범프들이 있는 마이크로프로세서 제조에 이용되는 0.35㎛ 기술에 있어서는, 시간당 약 0.05α-입자들/cm2이하의 방사율을 보이는 1㎛ 이하의 로우-알파 납층들이 적절하다.
로우-알파 납층(310)을 솔더 범프(303)의 보통의 납과 실질적으로 혼합되지 않은 채로 유지하는 데에는, 몇 가지의 기술들이 적절하다. 예를 들어, 로우-알파 납층(310)은 로우-알파 납층(310)의 용융점을 주석(301) 및 납(302)을 녹이는 데에 필요한 온도 이상으로 올리기 위하여 부가적인 요소들에 의해 형성된다. 이러한 방식에서, 로우-알파 납층(310)은 솔더 범프(303)가 형성될 때 고체 형태를 유지한다. 이러한 부가적인 요소 물질들은 단지 용융점을 약 30℃ 만큼 올리는 데에 필요하다. 적절한 부가적인 구성 요소들은,
·Au(중량당 @1-10%)
·Ba(중량당 @1-10%)
·Ca(중량당 @1-10%)
·Cu(중량당 @1-10%)
·Mg(중량당 @1-10%)
·Hg(중량당 @1-10%) 및
·희귀한 토양 요소들(중량당 @1-5%) 뿐만 아니라 이들의 결합들을 포함한다. 물론, Hg(중량당 @4-5%), Mg(중량당 @2-3%) 및 Au(중량당 @3-4%)의 구성 요소 농도가 일반적으로 바람직하다. 결과적으로 로우-알파 납층(310)에 대한 용융점을 더 많이 또는 더 적게 올리는 구성 요소의 선택은 특정한 제조 공정에서 이용가능한 온도 제어의 정확성에 따라 이용될 수도 있다.
로우-알파 납층을 물질을 포함하는 알파 방사기와 실질적으로 혼합되지 않게 유지하기 위한 다른 기술은 로우-알파 납과 비교하여 물질을 포함하는 알파 방사기의 용융점을 낮추는 것을 포함한다. 도 6A 및 6B는 PbSn 솔더 합금(602)이 로우-알파 납층(610) 위에 형성되는 예시적인 실시예를 도시한다. 특히, 로우-알파 납층(610)은 증착(또는 전기도금 같은 다른 방법)에 의해 약 1㎛의 두께까지 증착된다. 솔더 범프 전구체(620)의 잔류물이 바람직한 Pb/Sn 비로 증착된다. 예를 들어, 증착 공정에서, 금속 타겟들을 포함하는 보트들의 시퀀스가 이용될 수 있는데, 여기서 제 1 보트(보트들)은 로우-알파 납을 포함하고, 잔유물은 바람직한 PbSn 혼합물을 포함한다. 증착 주기가 완료되면, (즉, 하나의 완전한 통과 후), 약 1㎛ 두께의 로우-알파 납이 PbSn 합금의 아래에 형성된다.
Sn의 비율은 PbSn 합금의 용융점을 로우-알파 납의 것 이하로 낮추도록 선택된다. 예를 들어, 10%의 Sn은 로우-알파 납층(610)에 대한 327℃와 비교하여 PbSn의 용융점을 약 300℃로 낮춘다. 이러한 방식으로, 편리한 리플로우 온도가 선택되어, 로우-알파 납층(610)이 용융되지 않아, α-입자 방사기들을 포함하는 PbSn 합금과 실질적으로 혼합되지 않도록 보장할 수 있다. 따라서, 로우-알파 납층(610)의 완전함이 유지되는 반면, PbSn 솔더 합금(602)은 리플로우되어, 칩(630)(예를 들어, SRAM 또는 DRAM 셀들) 상에 감지 디바이스들에 대한 α-입자 보호물을 제공한다.
PbIn 합금들에 대한 유사한 구성 및 공정이 고려되는데, 여기서는 초기층으로서 약 1㎛의 두께로 증착된 실질적으로 깨끗한 로우-알파 납 및 PbIn 범프가 증착된다. In의 분수(fraction)는 PbIn 혼합물의 용융점이 로우-알파 납의 것보다 낮도록 선택된다. 이전과 같이, 이러한 기술은 PbIn 혼합물 내에 포함된 저비용 납의 성분들에 의해 방사되는 α-입자들에 대한 보호물의 역할을 하는 교란되지 않은 로우-알파 납층을 제공한다.
솔더 범프(303)가 형성될 때 로우-알파 납층(310)이 α-입자 방사기 베어링 납과 실질적으로 혼합되지 않고 유지되도록 보장하기 위한 다른 기술이 도 4A 및 4B에 도시된다. 로우-알파 납층(310)의 다수의 연속적인 구성 층들이 형성된다. 도 4A 및 4B의 예시적인 실시예에서는, 로우-알파 납층(411)의 다섯 개의 0.2㎛ 층들이 연속적인 층 형성 공정 단계들, 예를 들어 증착, 스퍼터링 전자증착, 전기도금, 스크린 프린팅 등에 의해 형성된다. 이러한 방식에서, 집합적인 로우-알파 납층(410)은 로우-알파 납층들(410) 간의 다수의 내부 경계들 뿐 아니라 로우-알파 납의 꼭대기층과 보통 납(402)의 오버레이어 간의 경계층(412)을 포함한다. 층들 간의 이러한 경계들은 유익하게는, 리플로우 온도가 납(402), 주석(401), 및 로우-알파 납(410)을 녹이기에 충분할 때 조차도, 적어도 로우-알파 납층(410)의 하위 부분과 베어링 납(402)의 혼합을 제한한다. 혼합은 내부층 경계들(예를 들어, 412, 413)의 존재에 의해 방지되는데, 이들은 게팅 사이트들로 작용하여 균일한 가열 흐름을 방해한다.
도 4B는 리플로우 후의 결과적인 솔더 범프(403)를 도시한다. 로우-알파 납(410)의 개별적인 층들은 보존된다는 것을 유념하자. 따라서, 리플로우 후, 본 발명에 따른 솔더 범프는 로우-알파 층(410)을 포함하는데, 이 층은 본질적으로 알파 입자 방사 동위 원소를 갖지 않으며, (보통의 α-입자 방사, 납을 포함하는) 솔더 범프(403)으로부터의 α-입자 방사에 대한 α-입자 장벽층의 역할을 한다. 이러한 방식에서, 가령 메모리 셀들과 같은 감지 회로들은 많은 양의 로우-알파 납, 에러 교정 코드 기술들, 또는 인듐 또는 금과 같은 다른 물질 오버레이어들을 필요로 하지 않으면서, α-입자 방사로부터 보호된다.
도 3A 및 3B를 다시 참조하면, 솔더 범프 전구체에 대한 전형적인 스케일은 다음과 같다. 납층(302)은 약 60 내지 70㎛의 두께를 갖는 반면, 로우-알파 납층(310)은 약 1㎛의 두께를 갖는다. 많은 적절한 치수들이 가능하기는 하지만,일반적으로는 소모되는 로우-알파 납의 양 및 비용을 줄일 수 있도록 더 얇은 로우-알파 납층들이 유익하다. 반면에, 더 두꺼운 층들은 α-입자 방사에 대한 더 유효한 장벽들을 제공하며, 야기될 수 있는 과도 에러들로부터 더 잘 보호할 수 있다. 실질적으로, 더 얇고 더 두꺼운 층들(예를 들어, 약 0.5㎛ 내지 약 5㎛ 사이의 층들)이 또한 적절함에도 불구하고, 1㎛의 로우-알파 납이 효과적인 것으로 판명되었다. 이러한 로우-알파 납층들은 증착, 스퍼터링, 전기도금, 또는 다른 모든 적절한 방법에 의해 형성될 수 있다.
도 5는 칩(330, 420)과 기판(550) 간의 C4 범프 내부연결을 도시하며, 로우-알파 납층(310, 410)이 솔더 범프(503)의 α-입자 방사기 베어링 납과 칩(330, 420)의 감지 디바이스 영역(501) 사이에 삽입된다. 로우-알파 납층은 모든 적절한 기술에 의해 형성되어 유지될 수도 있다. 예를 들어, 로우-알파 납층은 도 3A 및 3B를 참조하여 상기 설명된 바와 같이(예를 들어, 용융점을 높이기 위하여 로우-알파 납층을 도핑함으로써), 도 6A 및 6B를 참조하여 상기 설명한 바와 같이(예를 들어, 로우-알파 납층 위에 감소된 용융점 합금 또는 혼합물을 형성함으로써), 또는 도 4A 및 4B를 참조하여 상기 설명한 바와 같이(예를 들어 게터링 사이트들을 하위층들의 경계들로 이용함으로써), 리플로우를 통하여 형성되고 유지될 수도 있다. 모든 경우, 로우-알파 층들(310, 610, 410)로의 보통의 알파 방사기 베어링 납(302, 602, 402)의 혼합은 실질적으로 제한되거나 방지된다.
예시적으로, α-입자 감지 디바이스 영역(501)은 칩(330, 630, 420) 상에 형성된 마이크로프로세서를 위한, 예를 들어 캐시 메모리의 DRAM 또는 SRAM 셀들을포함할 수도 있다. 이러한 방식에서, 솔더 범프(503)는 감지 디바이스 영역(501)을 솔더 범프 발생 α-입자 방사를 유도하는 소프트 에러에 노출시키지 않으면서, 감지 디바이스 영역(501)에 아주 근접하게 형성될 수 있다. 결과적으로, 이러한 감지디바이스 영역들 및 솔더 범프 내부연결들이 더 높은 밀도로, 그리고 보다 적은 α-입자 방사 관련 위치 제한을 가지며 형성될 수 있다. 본 발명에 따라 형성된 솔더 범프들의 장점들은, 가령 330, 630, 420과 같은 칩 상의 특성 크기들이 감소함에 따라 증가할 것으로 기대된다. 예를 들어 서브 0.25㎛의 개선된 마이크로프로세서들에서, 이러한 감소된 특성 크기들은 α-입자 유도된 소프트 에러들에 대한 디바이스들 및 화로들(특히, 캐시들의 메모리 셀들)의 취약성을 증가시킨다. 또한, 더 높은 밀도의 회로들은 내부연결 밀도에 대한 요구, 및 이에 따라 칩 스케일 내부연결 형성에 이용할 수 있는 칩(330, 630, 420)의 표면 영역에 대한 요구를 증가시킨다.
상기 본 발명이 다양한 실시예들을 참조하여 설명되기는 하였지만, 이러한 실시예들은 단지 예시적인 것이며 본 발명의 원리는 이들에 한정되지 않는 다는 것을 유념하자. 상기 설명된 실시예들의 많은 변형들, 변형들, 부가물들, 및 개선책들이 가능하다. 예를 들어, 납과 주석의 솔더 조성이 설명되기는 하였지만, 다른 조성의 베어링 α-입자 방사기들이 또한 로우 α 납층으로부터 유익할 것이다. 예를 들어, InSb 솔더 실시예가 고려된다. 또한, (1) 솔더범프의 로우-알파 납 부분에 대한 용융점이 그의 알파-방사기 베어링 납 부분에 대하여 올라가고; (2) 알파-방사기 베어링 납 부분에 대한 용융점이 그의 솔더 범프의 로우-알파 납 부분에 대하여 감소되며; 그리고 (3) 로우-알파 납층의 구조적인 양상들이 알파-방사기 베어링 납과 로우-알파 납층의 혼합을 제한하는, 실시예들이 설명되었지만, 다른 실시예들은 유사한 결과를 얻기 위하여 상기 설명된 양상들을 결합할 수도 있다. 예를 들어, 로우-알파 납층은 그의 용융 온도를 높이기 위해 도핑될 수도 있으며, Pb-기반 합금이 합금 용융 온도를 낮추기 위해 선택된 요소들과 함께 그 위에 형성될 수도 있다. 본 발명의 실시예들이 주로 α-입자 감지 메모리 셀들, 예를 들어 DRAM, SRAM 또는 온칩 또는 메인 메모리를 포함하는 마이크로프로세서를 갖는 반도체 디바이스의 관점에서 설명되기는 하였지만, 다른 α-입자 감지 마이크로전자공학적인 적용들이 또한 적절하다. 이러한 그리고 다른 변형들, 변경들, 부가물들, 및 개선책들은 하기의 청구항에서 규정된 본 발명의 원리 내에포함된다.

Claims (20)

  1. 알파 입자(α-입자) 감지 디바이스 또는 회로를 갖는 집적 회로 칩 상에 형성된 솔더 범프로서,
    적어도 하나의 α-입자 방사 요소를 포함하는 제 1 부분; 및
    상기 집적 회로 칩에 접촉하여 형성되며, 상기 제 1 부분과 상기 α-입자 감지 디바이스 또는 회로 사이에 위치되는 로우-알파 납층을 포함하는 것을 특징으로 하는 솔더 범프.
  2. 제 1 항에 있어서, 상기 제 1 부분은 납 함유 솔더를 포함하며, 상기 적어도 하나의 α-입자 방사 요소는 Pb210를 포함하는 것을 특징으로 하는 솔더 범프.
  3. 제 1 항에 있어서, 상기 로우-알파 납층은 실질적으로 α-입자 방사성 동위 원소가 없으며; 그리고
    상기 로우-알파 납층은 상기 α-입자 감지 디바이스 또는 회로 내의 솔더 범프 관련 α-입자 유도된 소프트 에러가 실질적으로 제거되도록, 상기 제 1 부분의 α-입자 방사에 대하여 실질적으로 보호되는 것을 특징으로 하는 솔더 범프.
  4. 제 1 항에 있어서, 상기 로우-알파 납층은 상기 로우-알파 납층의 용융점을상기 제 1 부분에 대한 리플로우 온도 이상으로 올리기 위한 부가적인 요소를 포함하는 것을 특징으로 하는 솔더 범프.
  5. 제 1 항에 있어서, 상기 제 1 부분은 납 함유 솔더를 포함하며; 그리고
    상기 로우-알파 납층은 개별적으로 형성된 그의 하위층들을 포함하며, 상기 하위층들 간의 경계들은 리플로우 동안 상기 α-입자 방사성 동위 원소가 상기 납 함유 솔더로부터 상기 로우-알파 납층 내로 침입하는 것을 실질적으로 막는 것을 특징으로 하는 솔더 범프.
  6. 제 5 항에 있어서, 상기 개별적으로 형성된 다수의 하위층들 중 적어도 하나는 상기 하위층의 용융점을 상기 납 함유 솔더에 대한 리플로우 온도 이상으로 높이기 위한 부가적인 요소를 포함하는 것을 특징으로 하는 솔더 범프.
  7. 제 1 항에 있어서, 상기 솔더 범프는 패키지된 집적 회로 내에서 기판에 전기적이고 기계적인 연결을 형성하기 위하여 리플로우되는 것을 특징으로 하는 솔더 범프.
  8. 제 7 항에 있어서, 상기 패키지된 집적 회로는 온칩 캐시를 갖는 마이크로프로세서를 포함하며; 상기 α-입자 감지 디바이스 또는 회로는 상기 온칩 캐시 상의 메모리 셀을 포함하는 것을 특징으로 하는 솔더 범프.
  9. 제 1 항에 있어서, 상기 α-입자 감지 디바이스 또는 회로는 SRAM 메모리 셀 및 DRAM 메모리 셀중 하나를 포함하는 것을 특징으로 하는 솔더 범프.
  10. 납 함유 솔더 범프로부터 집적 회로 칩의 α-입자 감지 디바이스 또는 회로 상에 입사되는 α-입자 방사를 줄이기 위한 방법으로서,
    상기 집적 회로 칩 상에 로우-알파 납층을 형성하고, 그 위에 상기 납 함유 솔더 범프와 상기 α-입자 감지 디바이스들 또는 회로들 사이에 배열된 상기 로우-알파 납층을 갖는 솔더 범프 전구체들을 규정하기 위하여 납 함유 솔더를 형성하는 단계와; 그리고
    상기 납 함유 솔더가 상기 로우-알파 납층 내에 실질적으로 혼합되지 않게 하면서 상기 납 함유 솔더를 리플로우시키기 위하여, 상기 솔더 범프 전구체들을 선택된 조건들 하에서 리플로시키는 단계를 포함하는 것을 특징으로 하는 방법.
  11. 제 10 항에 있어서, 상기 리플로우 단계는 상기 로우-알파 납층의 용융점 이하, 상기 납 함유 솔더의 리플로우 온도 이상에서 수행되는 것을 특징으로 하는 방법.
  12. 제 10 항에 있어서, 상기 로우-알파 납층을 형성하는 단계는 상기 로우-알파 납층의 용융점을 상기 납 함유 솔더의 리플로우 온도 이상, 적어도 약 25℃로 올리기 위하여 상기 로우-알파 납을 선택된 요소로 도핑하는 단계를 포함하는 것을 특징으로 하는 방법.
  13. 제 10 항에 있어서,
    상기 로우-알파 납층을 형성하는 단계는 그의 다수의 하위층들을 형성하는 단계를 포함하며; 그리고
    상기 하위층들 간의 경계들은 리플로우하는 동안 상기 납 함유 솔더가 상기 로우-알파 납층으로 침입하는 것을 실질적으로 제한하는 것을 특징으로 하는 방법.
  14. α-입자 감지 디바이스가 그 위에 규정된 집적 회로 칩과; 그리고
    상기 집적 회로 칩에 연결하기 위한 납-기반 솔더 범프를 구비하며, 상기 납-기반 솔더 범프는 상기 집적 회로 칩의 표면에 형성된 로우-알파 납층과 상기 로우-알파 납층 위에 형성된 납 함유 솔더 부분을 포함하고, 상기 로우-알파 납층은 실질적으로 α-입자 방사 요소들이 없으며, 상기 납 함유 솔더 부분으로부터의 α-입자 방사로부터 실질적으로 보호되는 것을 특징으로 하는 장치.
  15. 제 14 항에 있어서,
    기판 패키지, 칩 캐리어, 및 프린트 회로 기판 중 하나를 더 포함하며,
    상기 납-기반 솔더 범프는 상기 기판 패키지, 상기 칩 캐리어, 및 상기 프린트 회로 기판을 상기 집적 회로 칩에 전기적으로 연결하는 것을 특징으로 하는 장치.
  16. 제 14 항에 있어서, 상기 납-기반 솔더 범프는 상기 α-입자 감지 디바이스 위에 바로 형성되는 것을 특징으로 하는 장치.
  17. 솔더 범프 전구체에 아주 근접하게 규정된 방사 감지 디바이스를 갖는 반도체 칩 상에 형성된 제 1 납-기반 전도성층과, 여기서 상기 제 1 납-기반 전도성층은 실질적으로 방사성 동위 원소가 없으며, 방사로부터 실질적으로 보호되며; 그리고
    상기 제 1 납-기반 전도성층 상에 형성된 제 2 납-기반 전도성층을 구비하며;
    상기 제 1 납-기반 전도성층과 상기 제 2 납-기반 전도성층의 조성은 상기 제 1 납-기반 전도성층의 용융점 이하의 리플로우 온도에서 상기 솔더 범프 전구체의 리플로우가 가능하도록 선택되는 것을 특징으로 하는 솔더 범프 전구체.
  18. 제 17 항에 있어서, 상기 제 1 납-기반 전도성층은 실질적으로 Pb210가 없으며, 상기 제 2 전도성 물질은 Pb210를 포함하는 것을 특징으로 하는 솔더 범프 전구체.
  19. 솔더 범프에 아주 근접하여 방사-유도 소프트 에러가 발생하기 쉬운 디바이스를 포함하는 반도체 칩을 기판, 칩 캐리어 또는 프린트 회로 기판에 연결하기 위한 상기 솔더 범프로서,
    각각 약 0.5-0.2㎛ 이하의 두께를 갖는 다수의 얇은 납층들과, 여기서 상기 다수의 얇은 납층들은 상기 반도체 칩의 회로에 전기적으로 결합되고, 상기 다수의 얇은 납층들은 실질적으로 α-입자 방사성 동위 원소가 없으며, α-입자들에 대하여 실질적으로 보호되고, 상기 얇은 납층들은 층 인터페이스에 의해 인접하는 얇은 납층으로부터 분리되고;
    상기 다수의 얇은 납층들과 상기 기판 사이에 전기적으로 결합되며, 상기 솔더 범프의 상당 부분을 포함하는 납-베어링 솔더 부분과; 그리고
    상기 모든 얇은 납층들 이하로 뻗어있으며, 상기 납-베어링 솔더 부분으로부터의, 그리고 상기 얇은 납층들로부터의 물질의 혼합물을 포함하는 과도 영역을 구비하는 것을 특징으로 하는 솔더 범프.
  20. 제 19 항에 있어서, 상기 다수의 얇은 납층들중 적어도 하나 내의 소수 요소를 더 구비하며, 상기 소수 요소는 상기 납-베어링 솔더 부분의 리플로우 온도에 대하여 상기 적어도 하나의 얇은 납층의 용융 온도를 증가시키도록 선택되는 것을 특징으로 하는 솔더 범프.
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