KR20010077742A - 집적 회로의 배선 구조 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 집적 회로를 구성하는 배선 간의 컨택 저항을 낮출 수 있는 배선 구조 및 그 제조 방법에 관한 것으로서, 본 발명에 따른 배선 구조는 반도체 기판 상면에 형성되는 게이트 산화막과; 상기 게이트 산화막 상면에 형성되며, 소정 크기의 폭(width)을 가지는 제 1 실리콘막 패턴과; 상기 제 1 실리콘막 패턴 상면에 형성되며, 상기 제 1 실리콘막 패턴의 폭보다 작은 폭을 가짐으로써 상기 제 1 실리콘막 패턴의 소정 영역을 노출시키는 제 1 실리사이드막 패턴으로 이루어지는 워드 라인(word line)과; 상기 제 1 실리콘막의 노출된 소정 영역과 접하도록 형성된 비트 라인(bit line)을 포함하여 이루어진다.

Description

집적 회로의 배선 구조 및 그 제조 방법{INTEGRATED CIRCUIT LINE AND FABRICATING METHOD THEREOF}
본 발명은 집적 회로 및 그 제조 방법에 관한 것으로, 특히 집적 회로를 구성하는 배선 간의 컨택 저항을 낮출 수 있는 배선 구조 및 그 제조 방법에 관한 것이다.
집적 소자의 집적도가 높아짐에 따라, 집적 소자를 구성하는 요소들의 크기가 점점 작아지고 있다. 이에 따라서, 집적 소자를 구성하는 요소 중 하나인, 워드 라인(word line)과 비트 라인(bit line)의 단면적 역시 감소하고 있고, 그 결과 배선의 저항이 증가하는 문제가 발생한다. 근래에는 이러한 문제를 해결하기 위하여 실리콘(silicon)과 실리사이드(silicide)의 적층 구조를 가지는 폴리사이드(polycide)를 이용하여 배선을 형성하는 방법이 사용되고 있다.
상기 폴리사이드를 구성하는 실리사이드는 실리콘에 비해 비저항이 낮고, 산소 분위기에 노출되어도 표면 산화만 일어날 뿐, 내부는 내산화성이 강하다는 장점이 있기 때문에, 실리콘 또는 금속으로 이루어진 배선에 비하여 우수한 특성을 가진다.
도 1a ~ 도 1h에는 종래의 폴리사이드를 이용한 워드 라인과 비트 라인의 제조 방법이 순차적으로 도시되어 있다.
먼저 도 1a에 도시된 바와 같이, 주로 단결정 실리콘으로 이루어지는 반도체 기판(1) 상면에 게이트 산화막(2), 도핑(doping)된 제 1 실리콘막(3), 제 1 실리사이드막(4), 실리콘 산화물막(5)과 제 1 실리콘 질화물막(6)을 순차로 증착하여 적층시킨다. 상기의 제 1 실리콘막(3)은 다결정 실리콘(polysilicon) 또는 비정질 실리콘(amorphous silicon)으로 이루어지며, 상기 제 1 실리사이드막(4)은 주로 텅스텐 실리사이드(WSiX)로 이루어진다. 상기 실리콘 산화물막(5)은 SiO2로 이루어지며, 상기 제 1 실리콘 질화물막(6)은 Si3N4로 이루어진다.
다음으로 도 1b에 도시된 바와 같이, 상기 제 1 실리콘 질화물막(6) 상면에 감광막(미도시)을 도포한 뒤, 노광(exposure) 및 현상(developing) 공정을 거쳐 제 1 감광막 패턴(7)을 형성한다. 이어서, 상기 제 1 감광막 패턴(7)을 마스크(mask)로 이용하여, 상기 제 1 실리콘 질화물막(6)과 상기 실리콘 산화물막(5)을 순차로 패터닝(patterning)하여 실리콘 질화물막 패턴(6')과 실리콘 산화물막 패턴(5')을 형성한다.
다음으로 도 1c에 도시된 바와 같이, 상기 감광막 패턴(7)을 제거한 뒤, 상기 실리콘 질화물막 패턴(6')과 실리콘 산화물막 패턴(5')을 하드 마스크(hard mask)로 이용하여, 상기 제 1 실리사이드막(4)과 상기 제 1 실리콘막(3)을 순차로 패터닝하여 제 1 실리사이드막 패턴(4')과 제 1 실리콘막 패턴(3')으로 이루어지는 워드 라인(word line)(20)을 형성한다.
상기한 제 1 실리사이드막 패턴(4')과 제 1 실리콘막 패턴(3')을 형성하는 공정 중에, 식각 기체(etchant gas)가 도 1c 중 A 부분에 집중되어, 상기 게이트 절연막(2) 중 상기한 A 부분 내에 위치하는 부분이 과식각(overetch)되기 때문에, 상기 게이트 산화막(2)이 손상을 입는 문제가 발생한다. 이러한 게이트 산화막의 손상은 소자 특성에 여러 가지 악영향을 미치기 때문에, 게이트 산화막의 손상을 복구하기 위하여 산소 분위기에서 재산화 공정을 실시한다.
상기 제 1 실리사이드막 패턴(4')이 텅스텐 실리사이드(WSiX)로 이루어진 경우를 예로 들면, 증착 초기에는 약 300Å의 결정립 크기(grain size)를 가지지만, 재산화 공정이나 평탄화 공정 등의 열처리 공정 후에는 텅스텐 실리사이드의 결정화(crystallization)가 진행되면서 결정립이 700Å ~ 1200Å 정도의 크기로 커지게 된다. 이러한 결정립 사이에 공공(void)이 발생할 수도 있다(S.G.Telford et al. Chemically vapor deposited tungsten silicide films using dichlorosilane in a single wafer reactor , vol. 140, No. 12, 1993, pp.3689~3701). 이처럼 텅스텐 실리사이드가 결정화되면, 결정립 사이에 위치하는 공공 및 결정립계(grain boundary)를 통하여 원자들이 쉽게 확산할 수 있는 통로가 형성된다. 이상에서 설명한 결정화는 텅스텐 실리사이드 뿐만 아니라, 다른 종류의 실리사이드에서도 발생할 수 있다.
또한, 상기 제 1 실리사이드막 패턴(4') 내의 실리콘이 상기 제 1 실리콘막 패턴(3') 내의 실리콘보다 산화도가 높기 때문에, 상기한 재산화 공정 중에 상기 제 1 실리사이드막 패턴(4')의 표면 근처에 위치하는 실리콘이 산화되어, 상기 제 1 실리사이드막 패턴(4')의 표면에 SiO2막이 형성된다. 제 1 실리사이드막 패턴(4') 표면에서 산화가 진행될수록 제 1 실리사이드막 패턴(4') 내부에 위치하는 실리콘이 제1 실리사이드막 패턴(4')의 표면 근처로 확산하게 되고, 그 결과 제 1 실리사이드막 패턴(4') 내부에는 실리콘이 부족해지게 된다(Chue-sang Yoo et al. Si/W Ratio changes and film peeling during polycide annealing , vol. 29, No. 11, 1990, pp. 2535~1540). 이러한 실리콘의 부족분을 보충하기 위하여, 상기 제 1실리사이드막 패턴(4')과 인접하는 상기 제 1 실리콘막 패턴(3')으로부터 실리콘 원자들이 상기한 결정립계와 공공을 통하여 상기 제 1 실리사이드막 패턴(4') 내부로 확산하게 된다. 이러한 실리콘 원자의 확산과 더불어, 상기한 결정립계와 공공을 통하여 상기 제 1 실리콘막 패턴(3') 내의 도판트(dopant)가 상기 제 1 실리사이드막 패턴(4') 내로 확산되는 현상이 발생한다. 그 결과, 도 1d에 도시된 바와 같이, 상기 제 1 실리사이드막 패턴(4')에 인접하는 상기 제 1 실리콘막 패턴(3') 내에 도판트가 공핍된 공핍층(8)이 형성된다.
다음으로 도 1e에 도시된 바와 같이, 도 1d에 도시된 전 구조 상면에 제 2 실리콘 질화물막(미도시)을 증착한 후, 이방성 식각(anisotropic etch)을 실시하여 상기 워드 라인(20), 상기 실리콘 산화물막 패턴(5') 및 상기 실리콘 질화물막 패턴(6')의 양측면에 측벽 스페이서(sidewall spacer)(9)를 형성한다. 이어서, 상기 워드 라인(20), 상기 실리콘 산화물막 패턴(5'), 상기 실리콘 질화물막 패턴(6') 및 상기 측벽 스페이서(9)를 완전히 덮도록 층간 절연막(interlayer insulator film)(10)을 증착한다.
다음으로 도 1f에 도시된 바와 같이, 상기 층간 절연막(10) 상면에 감광막(미도시)을 도포한 뒤, 노광 및 현상 공정을 거쳐 제 2 감광막 패턴(11)을 형성한다.이어서, 상기 제 2 감광막 패턴(11)을 마스크로 이용하여 상기 층간 절연막(10), 상기 실리콘 질화물막 패턴(6')과 상기 실리콘 산화물막 패턴(5')을 순차로 식각하여, 상기 제 1 실리사이드막 패턴(4')의 상면을 노출시키는 컨택 홀(contact hole)(25)과 층간 절연막 패턴(10')을 형성한다.
다음으로 도 1g에 도시된 바와 같이, 상기 제 2 감광막 패턴(11)을 제거한 뒤, 상기 층간 절연막 패턴(10')의 상면과 상기 컨택 홀(25) 내부에 도핑된 제 2 실리콘막(12)과 제 2 실리사이드막(13)을 순차로 증착하여 적층시킨다.
다음으로 도 1h에 도시된 바와 같이, 상기 제 2 실리사이드막(13)과 상기 제 2 실리콘막(12)을 패터닝하여, 제 2 실리사이드막 패턴(13')과 제 2 실리콘막 패턴(12')으로 이루어지는 비트 라인(bit line)을 형성한다.
이상에서 설명한 종래의 폴리사이드를 이용한 워드 라인 및 비트 라인 구조에서는, 워드 라인을 구성하는 상기 제 1 실리사이드막 패턴(4')과 비트 라인을 구성하는 상기 제 2 실리콘막 패턴(12')이 직렬로 연결되어, 접하는 구조를 하고 있다. 그런데, 전술한 바와 같이 상기 제 1 실리콘막 패턴(3')과 상기 제 1 실리사이드막 패턴(4') 사이에 도판트가 공핍된 공핍층(8)이 형성된다. 상기 공핍층(8)은 전류를 흘려주는 캐리어(carrier)의 수가 적은 영역이기 때문에 높은 저항을 가지게 되고, 결과적으로 상기 워드 라인(20)과 상기 비트 라인(30) 사이의 컨택 저항이 증가하는 문제가 있다.
본 발명은 상기의 문제점을 해결하기 위하여 안출된 것으로서, 본 발명의 목적은, 폴리사이드로 이루어진 워드 라인과 비트 라인 간의 컨택 저항이 낮은 배선 구조와 그 제조 방법을 제공하는 데 있다.
상기한 바와 같은 목적을 달성하기 위하여 본 발명에 따른 배선 구조는 반도체 기판 상면에 형성되는 게이트 산화막과; 상기 게이트 산화막 상면에 형성되며, 소정 크기의 폭(width)을 가지는 제 1 실리콘막 패턴과; 상기 제 1 실리콘막 패턴 상면에 형성되며, 상기 제 1 실리콘막 패턴의 폭보다 작은 폭을 가짐으로써 상기 제 1 실리콘막 패턴의 소정 영역을 노출시키는 제 1 실리사이드막 패턴으로 이루어지는 워드 라인과; 상기 제 1 실리콘막의 노출된 소정 영역과 접하도록 형성된 비트 라인을 포함하여 이루어지는 것을 특징으로 한다.
또한 본 발명에 따른 배선 구조의 제조 방법은 반도체 기판 상면에 게이트 산화막을 형성하는 단계와; 상기 게이트 산화막 상면에 제 1 실리콘막을 형성하는 단계와; 상기 제 1 실리콘막 상면에 제 1 실리사이드막을 형성하는 단계와; 상기 제 1 실리사이드막과 상기 제 1 실리콘막을 순차로 패터닝하여, 제 1 실리사이드막 패턴과 상기 제 1 실리사이드막 패턴보다 폭이 넓은 제 1 실리콘막 패턴을 형성하는 단계와; 재산화 공정을 실시하는 단계와; 층간 절연막을 형성하는 단계와; 상기 층간 절연막을 패터닝하여, 상기 제 1 실리콘막 패턴과 상기 제 1 실리사이드막 패턴을 노출시키는 컨택 홀을 형성하는 단계와; 상기 층간 절연막 상면과 상기 컨택 홀 내부에 비트 라인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1a ~ 도 1h는 종래의 폴리사이드를 이용한 워드 라인과 비트 라인의 순차적인 제조 공정을 도시한 공정도.
도 2 는 본 발명의 일실시예에 따른 폴리사이드를 이용한 워드 라인과 비트 라인을 도시하는 종단면도.
도 3a ~ 도 3i는 본 발명의 일실시예에 따른 폴리사이드를 이용한 워드 라인과 비트 라인의 순차적인 제조 공정을 도시한 공정도.
**도면의주요부분에대한부호설명**
100 : 반도체 기판 101 : 게이트 산화막
103': 제 1 실리콘막 패턴 104': 제 1 실리사이드막 패턴
105': 실리콘 산화물막 패턴 106': 실리콘 질화물막 패턴
109 : 측벽 스페이서 110 : 층간 절연막
125 : 컨택 홀 112': 제 2 실리콘막 패턴
113': 제 3 실리콘막 패턴 150 : 워드 라인
160 : 비트 라인 200 : 캡핑 절연막
이하, 본 발명의 바람직한 실시예에 따른 집적 회로의 배선 구조 및 그 제조방법을 첨부 도면을 참조하여 상세히 설명한다.
도 2 에는 본 발명의 일실시예에 의한 워드 라인과 비트 라인의 배선 구조를 나타내는 집적 소자의 종단면도가 도시되어 있다.
도시된 바와 같이, 주로 단결정 실리콘으로 이루어지는 반도체 기판(100) 상면에 게이트 산화막(101)이 형성된다. 상기 게이트 산화막(101) 상면의 소정 영역에는 다결정 실리콘 또는 비정질 실리콘으로 이루어지는 도핑된 제 1 실리콘막 패턴(103')이 형성되고, 상기 제 1 실리콘막 패턴(103') 상면의 소정 영역에는 제 1 실리사이드막 패턴(104')이 형성된다. 상기 제 1 실리사이드막 패턴(104')은 코발트 실리사이드(cobalt silicide), 백금 실리사이드(platinum silicide) 몰리브덴 실리사이드(molybdenum silicide), 텅스텐 실리사이드(tungsten silicide) 등의 여러 가지 실리사이드 중 적어도 하나 이상으로 이루어질 수 있지만, 본 실시예에서는 특히 텅스텐 실리사이드로 이루어진다. 상기 제 1 실리사이드막 패턴(104')은 폭이 상기 제 1 실리콘막 패턴(103')의 폭보다 작게 형성되기 때문에, 상기 제 1 실리콘막 패턴(103') 상면 중 일부 영역이 노출된다. 상기 제 1 실리콘막 패턴(103')과 상기 제 1 실리사이드막 패턴(104')은 워드 라인(word line)(150)을 구성한다. 상기 제 1 실리사이드막 패턴(104')에 인접하는 상기 제 1 실리콘막 패턴(103') 내에는 도판트가 공핍된 공핍층(108)이 형성된다. 상기 워드 라인(150) 상면에는 도핑된 제 2 실리콘막 패턴(112')과 제 2 실리사이드막 패턴(113')이 순차로 적층되어 형성된 비트 라인(160)이 형성된다. 상기 제 2 실리콘막 패턴(112' )은 비정질 실리콘 또는 다결정 실리콘으로 이루어지며, 상기 제 2 실리사이드막 패턴(113')은 전술한 여러가지 실리사이드 중 적어도 하나 이상으로 이루어진다. 상기 비트 라인(160)은 상기 워드 라인(150)을 구성하는 상기 제 1 실리콘막 패턴(103')과 상기 제 1 실리사이드막 패턴(104') 모두와 접한다. 상기 비트 라인(160)은 전술한 바와 같이 폴리사이드 구조로 이루어지는 외에, 도핑된 실리콘이나 금속으로 이루어지는 것도 가능하다. 상기 워드 라인(150)과 상기 비트 라인(160) 양측면의 소정 영역에는 절연물질로 이루어지는 측벽 스페이서(109)가 형성된다. 상기 측벽 스페이서(109)는 층간 절연막(110)에 의하여 완전히 덮여진다. 본 발명의 다른 실시예에서는, 상기 제 1 실리콘막 패턴(103')과 상기 제 1 실리사이드막 패턴(104') 사이에, 실리콘 원자의 확산을 방지할 수 있는 확산 방지막(미도시)으로서 텅스텐 질화물(WNX), 티타늄 질화물(TiN), 탄탈륨 질화물(TaN), 텅스텐 규화물(WSiX)막 등을 형성하는 것도 가능하다.
본 발명의 또 다른 실시예에서는, 상기 제 1 실리사이드막 패턴(104')을, 티타늄(Ti), 코발트(Co), 몰리브덴(Mo), 텅스텐(W), 구리(Cu), 탄탈륨(Ta) 등 융점이 800C 이상인 금속막 패턴(미도시)으로 대체하는 것도 가능하다.
도 3a ~ 도 3I에는 본 발명의 일실시예에 의한 워드 라인과 비트 라인의 배선 구조 제조 방법이 순차적으로 도시되어 있다.
먼저 도 3a에 도시된 바와 같이, 불산(HF)을 이용하여, 주로 단결정 실리콘으로 이루어지는 반도체 기판(100) 상면에 형성되어 있는 자연 산화막(native oxide)을 제거한 뒤, 상기 반도체 기판 상면(100)에 게이트 산화막(101)을 형성한다. 상기게이트 산화막(101)은 수소와 산소를 이용하는 습식 산화법(wet oxidation)이나, NO 기체 또는 N2O 기체를 이용하는 NO 산화법을 이용하여 형성한다. 이어서, 상기 게이트 산화막(101) 상면에 저압 화학 기상 증착법(LPCVD)에 의한 DCS(dichlorosilane) 분해법으로 제 1 실리콘막(103)을 증착한다. 상기 제 1 실리콘막(103)은 증착 온도가 550C 이하인 경우에는 비정질 실리콘으로 이루어지고, 증착 온도가 550C 이상인 경우에는 다결정 실리콘으로 이루어진다. 이어서, 상기 제 1 실리콘막(103) 상면에 SiH4(또는 dichlorosilane) 기체와 WF6기체의 혼합 기체를 이용하는 화학 기상 증착법(CVD)에 의해 텅스텐 실리사이드로 이루어지는 제 1 실리사이드막(104)을 증착한다. 상기 제 1 실리사이드막(104)의 증착은 300C ~ 700C 의 고온에서 실시된다. 이어서, 상기 제 1 실리사이드막(104) 상면에 저압 화학 기상 증착법에 의해 실리콘 산화물막(105)과 제 1 실리콘 질화물막(106)을 순차로 증착하여 적층시킨다. 상기 실리콘 산화물막(105)의 증착은 액상의 TEOS(tetra ethyl orthosilicate)를 버블러(bubbler)를 통하여 기체 상태로 만들어서 챔버(chamber) 내로 유입한 뒤, 500C ~ 700C의 고온에서 열분해하여 실시한다. 상기 제 1 실리콘 질화물막(106)의 증착은 저압 화학 기상 증착법으로 DCS(dichlorosilane)와 NH3를 반응시켜 실시한다.
다음으로, 도 3b에 도시된 바와 같이, 상기 제 1 실리콘 질화물막(106) 상면에 감광막(미도시)를 도포한 뒤, 노광(exposure) 및 현상(developing) 공정을 거쳐 제 1 감광막 패턴(107)을 형성한다. 이어서, 상기 제 1 감광막 패턴(107)을마스크(mask)로 이용하여, 상기 제 1 실리콘 질화물막(106)과 상기 실리콘 산화물막(105)을 순차로 패터닝하여 실리콘 질화물막 패턴(106') 실리콘 산화물막 패턴(105')으로 이루어지는 캡핑 절연막(capping insulator film)(200)을 형성한다. 상기 제 1 실리콘 질화물막(106)과 상기 실리콘 산화물막(105)의 패터닝은 반응성 이온 식각(RIE : Reactive Ion Etching) 방법에 의해 발생하는 플라즈마(plasma)를 이용하여, CF4, O2등의 식각 기체(etchant gas)를 분해시킴으로써 극성을 가지는 이온을 형성하고, 상기 극성을 가지는 이온들이 물리적, 화학적으로 작용하여 상기 제 1 실리콘 질화물막(106)과 상기 실리콘 산화물막(105)을 순차로 식각함으로써 실시된다.
다음으로 도 3c에 도시된 바와 같이, 상기 감광막 패턴(107)을 산소 플라즈마나 자외선에 의한 애싱(ashing) 공정으로 제거한 뒤, 상기 실리콘 질화물막 패턴(106')과 실리콘 산화물막 패턴(105')을 하드 마스크(hard mask)로 이용하여, 상기 제 1 실리사이드막(104)과 상기 제 1 실리콘막(103)을 순차로 패터닝하여 제 1 실리사이드막 패턴(104')과 제 1 실리콘막 패턴(103')으로 이루어지는 워드 라인(word line)(150)을 형성한다.
이때, 제 1 실리사이드막(104)의 패터닝은 염소(Cl)를 포함하는 식각 기체를 이용하여 실시된다. 상기 제 1 실리콘막(103)의 패터닝은 염소와 산소를 포함하는 식각 기체를 이용하고, 바이어스 파워(bias powder)를 0 W ~ 80 W 의 범위의 낮은 값으로 하여 실시된다. 전술한 바와 같이 제 1 실리콘막(103)의 패터닝 시 바이어스 파워를 가하지 않거나 작게 가하게 되면, 등방성 식각에서처럼 식각 기체의 직진성이 떨어진다. 그 결과, 식각 기체 중 포함된 염소에 의해, 제 1 실리콘막(103)이 패터닝되는 동시에 상기 제 1 실리사이드막 패턴(104')의 측면도 식각이 된다. 더욱이, 식각 기체 중 포함된 산소는 상기 제 1 실리사이드막 패턴(104')의 표면을 산화시켜 다공성(porous) 구조로 변화시킴으로써, 상기 제 1 실리사이드막 패턴(104')의 측면 식각 속도를 증가시킨다. 그 결과, 도 3c에 도시된 바와 같이 상기 제 1 실리사이드막 패턴(104')의 폭이 상기 제 1 실리콘막 패턴(103')의 폭보다 작아지게 된다. 상기 제 1 실리사이드막(104)의 패터닝 시, 식각 속도를 증가시키기 위하여 산소를 식각 기체에 포함하는 것도 가능하다.
다음으로 도 3d에 도시된 바와 같이, 상기 제 1 실리사이드막(104)과 상기 제 1 실리콘막(103)의 패터닝 시 발생하는, 과식각으로 인한 상기 게이트 산화막(101)의 손상을 복구하기 위하여 재산화 공정을 실시한다. 상기 재산화 공정은 산소 분위기와 800℃ ~ 1000℃ 의 온도 조건에서 약 30 분 정도 실시한다. 상기한 재산화 공정 중에, 종래 기술에서 설명한 바와 같은 이유로, 상기 제 1 실리사이드막 패턴(104')에 인접하는 상기 제 1 실리콘막(103') 내에 도판트가 공핍된 공핍층(108)이 형성된다.
다음으로 도 3e에 도시된 바와 같이, 도 3d에 도시된 전 구조 상면에 저압 화학 기상 증착법에 의해 DCS와 NH3를 반응시켜 제 2 실리콘 질화물막(미도시)을 증착한 후, 이방성 식각(anisotropic etch)을 실시하여 상기 워드 라인(150), 상기 실리콘 산화물막 패턴(105') 및 상기 실리콘 질화물막 패턴(106') 양측면에 측벽 스페이서(109)를 형성한다. 이어서, 상기 측벽 스페이서(109)와 상기 워드 라인(150)을 마스크로 이용하여 상기 반도체 기판(100)에 도판트(dopant)를 주입하여 소스/드레인 영역(미도시)을 형성한다. 이어서, 상기 워드 라인(150), 상기 실리콘 산화물막 패턴(105'), 상기 질화물막 패턴(106') 및 상기 측벽 스페이서(109)를 완전히 덮도록 층간 절연막(110)을 형성한다. 상기 층간 절연막(110)은 BPSG(boron phosporous silicon glass)나 USG(undoped silicon glass)와 같은 실리콘 산화막을 화학 기상 증착법에 의해 증착한 후, 질소 분위기와 700℃ ~ 900℃ 의 온도 조건에서 평탄화를 실시하여 형성된다.
다음으로 도 3f에 도시된 바와 같이, 상기 층간 절연막(110) 상면에 감광막(미도시)을 도포한 뒤, 노광 및 현상 공정을 거쳐 제 2 감광막 패턴(111)을 형성한다.
다음으로 도 3g에 도시된 바와 같이, 상기 제 2 감광막 패턴(111)을 마스크로 이용하여 상기 층간 절연막(110), 상기 실리콘 질화물막 패턴(106')과 상기 실리콘 산화물막 패턴(105')을 순차로 반응성 이온 식각 방법으로 식각하여, 상기 제 1 실리사이드막 패턴(104')의 상면과 측면, 상기 제 1 실리콘막 패턴(103')의 상면 중 일부를 노출시키는 컨택 홀(125)과 층간 절연막 패턴(110')을 형성한다.
다음으로 도 3h에 도시된 바와 같이, 상기 제 2 감광막 패턴(111)을 산소 플라즈마나 자외선을 이용한 애싱 공정으로 제거한 뒤, 상기 층간 절연막 패턴(110') 상면과 상기 컨택 홀(125) 내부에 도핑된 제 2 실리콘막(112)과 제 2 실리사이드막(113)을 순차로 증착하여 적층시킨다. 이때, 상기 제 2 실리콘막(112)은 상기 제 1 실리사이드막 패턴(104') 뿐만 아니라, 상기 제 1 실리콘막패턴(103)과도 접하게 된다.
다음으로 도 3i에 도시된 바와 같이, 상기 제 2 실리사이드막(113)과 상기 제 2 실리콘막(112)을 패터닝하여, 제 2 실리사이드막 패턴(113')과 제 2 실리콘막 패턴(112')으로 이루어지는 비트 라인(bit line)(160)을 형성한다. 상기 비트 라인(160)은 상기 제 1 실리사이드막 패턴(104')과 상기 제 1 실리콘막 패턴(103')과 동시에 접한다.
상기한 바와 같은, 본 발명에 따른 집적 회로의 배선 구조 및 그 제조 방법에서는 비트 라인이 워드 라인을 구성하는 실리콘막 패턴과 실리사이드막 패턴과 모두 접하게 때문에, 재산화 공정 중 형성되는 공핍층의 큰 저항에도 불구하고, 워드 라인과 비트 라인 사이의 컨택 저항을 감소시킬 수 있는 효과가 있다.
또한, 본 발명에서는 배선간의 컨택 저항이 높아지는 문제를 해결하면서, 재산화 공정을 실시할 수 있기 때문에, 과식각으로 인한 게이트 산화막의 손상을 복구할 수 있고, 게이트 산화막의 손상이 초래하는 소자 특성의 열화를 방지할 수 있는 효과가 있다.
본 발명은 상기에 설명되고 도면에 예시된 것에 의해 한정되는 것은 아니며, 다음에 기재되는 청구의 범위 내에서 더 많은 변형 및 변용예가 가능한 것임을 물론이다.

Claims (5)

  1. 제 1 실리콘막 패턴과 상기 제 1 실리콘막 패턴 상면에 형성되는 제 1 실리사이드막 패턴으로 구성되는 워드 라인과;
    상기 워드 라인을 구성하는 상기 제 1 실리콘막 패턴과 상기 제 1 실리사이드막 패턴 모두와 접하는 비트 라인을 포함하여 구성된 것을 특징으로 하는 집적 회로 배선 구조.
  2. 반도체 기판 상면에 형성되는 게이트 산화막과;
    상기 게이트 산화막 상면에 형성되며, 소정 크기의 폭을 가지는 제 1 실리콘막 패턴과, 상기 제 1 실리콘막 패턴 상면에 형성되며, 상기 제 1 실리콘막 패턴의 폭보다 작은 폭을 가짐으로써 상기 제 1 실리콘막 패턴의 소정 영역을 노출시키는 제 1 실리사이드막 패턴으로 이루어지는 워드 라인(word line)과;
    상기 제 1 실리콘막의 노출된 소정 영역과 접하도록 형성된 비트 라인(bit line)을 포함하여 구성된 것을 특징으로 하는 집적 회로 배선 구조.
  3. 반도체 기판 상면에 게이트 산화막을 형성하는 단계와;
    상기 게이트 산화막 상면에 제 1 실리콘막을 형성하는 단계와;
    상기 제 1 실리콘막 상면에 제 1 실리사이드막을 형성하는 단계와;
    상기 제 1 실리사이드막과 상기 제 1 실리콘막을 순차로 패터닝하여, 제 1 실리사이드막 패턴과 상기 제 1 실리사이드막 패턴보다 폭이 넓은 제 1 실리콘막 패턴을 형성하는 단계와;
    재산화 공정을 실시하는 단계와;
    층간 절연막을 형성하는 단계와;
    상기 층간 절연막을 패터닝하여, 상기 제 1 실리콘막 패턴과 상기 제 1 실리사이드막 패턴을 노출시키는 컨택 홀을 형성하는 단계와;
    상기 층간 절연막 상면과 상기 컨택 홀 내부에 비트 라인을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 집적 회로 배선 구조 제조방법.
  4. 제 3 항에 있어서, 상기 제 1 실리콘막과 상기 제 1 실리사이드막의 패터닝은,
    염소를 포함하는 기체를 사용하여 상기 제 1 실리사이드막을 패터닝하는 단계와;
    염소와 산소를 포함하는 기체를 사용하여 상기 제 1 실리콘막을 패터닝하는 단계를 포함하여 이루어지는 것을 특징으로 하는 집적 회로 배선 구조 제조 방법.
  5. 제 4 항에 있어서, 상기 제 1 실리콘막을 패터닝하는 단계 중의 식각 장비의 바이어스 파워를 0 W ~ 80 W 의 범위로 하는 것을 특징으로 하는 집적 회로 배선 구조 제조 방법.
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