KR20010074376A - 커패시터 하부 전극 및 그 제조 방법 - Google Patents

커패시터 하부 전극 및 그 제조 방법 Download PDF

Info

Publication number
KR20010074376A
KR20010074376A KR1020000003417A KR20000003417A KR20010074376A KR 20010074376 A KR20010074376 A KR 20010074376A KR 1020000003417 A KR1020000003417 A KR 1020000003417A KR 20000003417 A KR20000003417 A KR 20000003417A KR 20010074376 A KR20010074376 A KR 20010074376A
Authority
KR
South Korea
Prior art keywords
hsg
region
storage node
insulating layer
area
Prior art date
Application number
KR1020000003417A
Other languages
English (en)
Other versions
KR100379331B1 (ko
Inventor
양성한
Original Assignee
박종섭
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 박종섭, 주식회사 하이닉스반도체 filed Critical 박종섭
Priority to KR10-2000-0003417A priority Critical patent/KR100379331B1/ko
Priority to US09/745,533 priority patent/US20010009284A1/en
Priority to JP2001011553A priority patent/JP2001223343A/ja
Publication of KR20010074376A publication Critical patent/KR20010074376A/ko
Application granted granted Critical
Publication of KR100379331B1 publication Critical patent/KR100379331B1/ko

Links

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/84—Electrodes with an enlarged surface, e.g. formed by texturisation being a rough surface, e.g. using hemispherical grains
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L28/00—Passive two-terminal components without a potential-jump or surface barrier for integrated circuits; Details thereof; Multistep manufacturing processes therefor
    • H01L28/40—Capacitors
    • H01L28/60—Electrodes
    • H01L28/82—Electrodes with an enlarged surface, e.g. formed by texturisation
    • H01L28/90—Electrodes with an enlarged surface, e.g. formed by texturisation having vertical extensions
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/01—Manufacture or treatment
    • H10B12/02—Manufacture or treatment for one transistor one-capacitor [1T-1C] memory cells
    • H10B12/03—Making the capacitor or connections thereto
    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Landscapes

  • Engineering & Computer Science (AREA)
  • Power Engineering (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Semiconductor Memories (AREA)
  • Semiconductor Integrated Circuits (AREA)

Abstract

본 발명은 반도체 소자의 구조 및 제조 방법에 관한 것으로, 특히 유효 표면적을 증가시키면서 스토리지 노드 사이의 단락을 방지하기 위한 커패시터 하부 전극 및 그 제조 방법에 관한 것이다. 본 발명에 의한 커패시터 하부 전극은 불순물 영역을 포함하는 반도체 기판과; 상기 반도체 기판의 불순물 영역과 전기적으로 연결되며, 인으로 도핑된 제 1 영역과 도핑되지 않은 제 2 영역으로 구분되는 스토리지 노드와; 상기 스토리지 노드 상면에 형성된 HSG와; 상기 HSG 사이에 위치하는, 스토리지 노드가 식각되어 형성된 오목한 면을 포함하여 이루어진다. 본 발명에 의한 커패시터 하부 전극을 제조하는 방법은, 반도체 기판의 소정 영역에 불순물 영역을 형성하는 단계와; 상기 반도체 기판 상면에, 상기 불순물 영역을 노출시키는 컨택 개구가 형성된 절연층을 형성하는 단계와; 상기 절연층 상면에, 상기 컨택 개구를 통하여 상기 불순물 영역과 전기적으로 연결되고, 제 1 영역과 제 2 영역으로 구분되도록 형성되는 스토리지 노드를 형성하는 단계와; 상기 스토리지 노드 상면에 HSG를 형성하는 단계와; 상기 HSG 상면에 산화막을 형성하는 단계와; 상기 산화막을 식각하는 단계를 포함하여 이루어진다.

Description

커패시터 하부 전극 및 그 제조 방법{BOTTOM ELECTRODE OF CAPACITOR AND FABRICATING METHOD THEREOF}
본 발명은 반도체 소자의 구조 및 제조 방법에 관한 것으로, 특히 유효 표면적을 증가시키면서 스토리지 노드 사이의 단락을 방지하기 위한 커패시터 하부 전극 및 제조 방법에 관한 것이다.
디램(DRAM:dynamic random access memory)의 메모리 셀(memory cell)은 전계 효과 트랜지스터(filed-effect transistor)와 커패시터(capacitor)의 두 주요 부분으로 구성된다. 메모리 소자의 집적도가 증가함에 따라서 각 셀 내의 커패시터가 차지하는 면적이 감소함으로써 여러 가지 문제점이 발생하는데, 이러한 문제점으로서는 다음과 같은 것을 들 수 있다.
첫째, 소프트 오류(soft error)가 발생한다. 소프트 오류의 발생원인으로는 IC 패키지(package) 내의 방사성 불순물(radioactive impurity)들의 붕괴(decay)로부터 발생한 알파 입자(alpha particle)들이 메모리 소자(memory chip)로 입사(incident)하면서 전자-정공 쌍(electron-hole pair)들을 생성시키고, 상기 전자-정공 쌍들이 p-n 접합(junction)의 공핍 영역(depletion region)에 축적되기 때문이다. 한 비트(bit)의 정보는 커패시터의 퍼텐셜 우물(potential well) 내에 축전된 전하의 유뮤에 의해 DRAM, SRAM 등의 메모리 소자에 저장되기 때문에, 알파 입자에 의해 추가로 생성된 전자-전공 쌍들에 의해 메모리 소자에 저장되는 정보의 교란이 발생하게 된다.
둘째, 각 셀의 축전 용량이 감소함에 따라, 리프레쉬 시간(refresh time)이 짧아지고, 결과적으로 리프레쉬 작동을 위하여 소자의 동작이 자주 중단되는 문제점이 발생한다.
따라서, 메모리 셀의 면적이 감소함에도 불구하고 각 셀의 커패시터의 축전 용량을 충분히 유지하기 위하여 여러 가지 방법에 연구되고 있고, 그 연구 방향은 크게 구조적인 연구와 재료적인 연구로 나눌 수 있다. 구조적인 연구는 유전막의 박막화, 유효 표면적의 증대 등을 시도하고 있고, 재료적인 연구는 기존의 실리콘 산화막 유전막을 탄탈륨 산화막(Ta2O5), BST((Ba,Sr)TiO3)등의 유전율이 높은 유전막으로 대체하려는 시도를 하고 있다.
그러나, 유전막의 박막화는 누설 전류 특성 때문에 그 이용에 한계가 있고, 유전막을 유전율이 높은 유전막으로 대체하려는 시도는 기존의 공정을 다 바꾸어야 하기 때문에 많은 어려움에 봉착하고 있다. 따라서, 현재에는 주로 유효 표면적의 증대를 통해 커패시터의 축전 용량을 충분히 유지하려는 방향으로 연구가 진행되고 있다.
커패시터 유효 표면적의 증대를 통해 축전 용량을 유지하는 방법으로서는 1) 반도체 기판에 트렌치(trench)를 형성한 뒤 상기 트렌치에 커패시터를 형성하는 트렌치 커패시터 방법, 2) 커패시터의 하부 전극이 큰 표면적을 갖도록 적층시키는 적층형 커패시터 방법 등이 사용되고 있다.
이 중 적층형 커패시터를 개량한 커패시터로서, HSG(Hemisherical Grained Silicon)를 이용한 유효 표면적 확대 방법이 최근 연구되고 있다.
상기 HSG를 형성하는 방법으로는 다음의 두 가지가 있다.
첫째, 일정한 온도와 압력하에서 화학 기장 증착법(Chemical Vapor Deposition)으로 증착을 하여, 이상 핵 생성(anomalous nucleation)을 발생시킴으로써 표면에 굴곡을 형성한다.
둘째, 도 1 에 도시된 바와 같이 결정질 실리콘막(1) 위에 비정질의 실리콘막(3)을 증착한 후 진공 열처리 챔버(Vacuum Anneal Chamber)에서 500 ~ 600℃ 온도와 10-7~ 10-8torr 정도의 압력으로 Si2H6또는 SiH4기체를 분해시켜 핵 생성 자리로 실리콘 입자들이 이동해감으로써 볼록한 굴곡(5)을 만드는 방법이 있다.상기의 방법 모두 표면에 굴곡을 형성함으로써 평평한 면에 비하여 훨씬 큰 유효 표면적을 얻을 수 있지만, 진공 열처리를 이용한 방법이 보다 간단하기 때문에 더 많이 사용되고 있다. 이하에서는 진공 열처리를 이용한 방법을 위주로 설명하도록 한다.
도 2 에는 종래의 HSG를 이용한 하부 전극을 포함하는 반도체 소자가 도시되 어 있다. 도시된 바와 같이, 반도체 기판(10) 상면에는 필드 산화층(field oxide layer)(12)이 소정 간격으로 이격되어 형성된다. 상기 필드 산화층(12)을 포함한 반도체 기판 상면에는 소정 간격으로 컨택 개구(contact opening)(18)가 형성되어 있는 절연층(dielectric layer)(14)이 형성된다. 상기의 컨택 개구(18)는 반도체 기판의 소정 영역에 형성된 불순물 영역(미도시)를 노출시킨다. 상기 절연층(14) 상면에는 상기 컨택 개구(18)를 통하여 반도체 기판(10)의 불순물 영역(미도시)과 전기적으로 연결되는, 결정질 실리콘(crystalline silicon)으로 이루어진 스토리지 노드(20)가 형성된다. 상기 스토리지 노드(20) 상면과 측면에는 비정질 실리콘층(amorphous silicon layer)(21)이 형성되고, 상기 비정질 실리콘층 상면에는 HSG(25)가 형성된다.
도 2 에 도시된 바와 같이 비정질 실리콘층(21) 상면에 HSG(25)를 형성할 때, 각각의 스토리지 노드(20)가 전기적으로 단락(short)되는 것을 방지하기 위하여, 각 스토리지 노드(20) 사이의 영역(27)에 위치하는 HSG(25)의 크기를 조절할 필요가 있다. 상기 영역(27)에 위치하는 HSG(25)가 과도하게 커질 경우, 각 스토리지 노드(20) 상의 HSG(25)가 서로 접촉할 위험이 있기 때문이다.
상기한 종래의 진공 열처리를 이용한 HSG 형성 방법에는, HSG의 크기를 조절하기 위해서 Si2H6또는 SiH4기체의 유량을 조절하거나, 열처리 온도를 조절하거나, 열처리 시간을 조절하는 물리적인 방법들을 사용한다. 때문에 각 스토리지 노드(20) 사이의 단락을 방지하기 위해서는 Si2H6또는 SiH4기체의 유량을 낮추거나, 열처리 온도를 낮추거나, 열처리 시간을 줄이는 방법을 사용하여야 한다. 그 결과, 상기의 각 스토리지 노드(20) 사이의 영역(27)을 제외한 나머지 영역에 형성되는 HSG의 크기도 감소하기 때문에, 커패시터의 유효 표면적이 감소하여 축전 용량과 리프레쉬 시간 면에서 손해를 감소하는 수밖에 없다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로서, 스토리지노드 사이의 단락이 발생하진 않도록 하기 위하여 각 스토리지 노드 사이의 영역에 위치하는 HSG의 성장을 억제하면서, 스토리지 노드의 다른 영역 상에 형성된 HSG를 포함한 표면의 굴곡을 증가 시킴으로써 하부 전극의 유효 표면적을 증가 시키는 것을 목적으로 한다.
이를 위하여 본 발명에 따른 커패시터 하부 전극은 불순물 영역을 포함하는 반도체 기판과; 상기 반도체 기판의 불순물 영역과 전기적으로 연결되며, 인으로 도핑된 제 1 영역과 도핑되지 않은 제 2 영역으로 구분되는 스토리지 노드와; 상기 스토리지 노드 상면에 형성된 HSG와; 상기 HSG 사이에 위치하는, 스토리지 노드가 식각되어 형성된 오목한 면을 포함하여 이루어진다.
또한 본 발명에 의한 커패시터 하부 전극을 제조하는 방법은, 반도체 기판의 소정 영역에 불순물 영역을 형성하는 단계와; 상기 반도체 기판 상면에, 상기 불순물 영역을 노출시키는 컨택 개구가 형성된 절연층을 형성하는 단계와; 상기 절연층 상면에, 상기 컨택 개구를 통하여 상기 불순물 영역과 전기적으로 연결되고, 제 1 영역과 제 2 영역으로 구분되도록 형성되는 스토리지 노드를 형성하는 단계와; 상기 스토리지 노드 상면에 HSG를 형성하는 단계와; 상기 HSG 상면에 산화막을 형성하는 단계와; 상기 산화막을 식각하는 단계를 포함하여 이루어진다.
도 1 은 종래의 HSG를 이용하는 커패시터 하부 전극의 횡단면도.
도 2 는 종래의 HSG를 이용하는 커패시터 하부 전극을 포함하는 반도체 소자를 나타내는 횡단면도.
도 3 은 본 발명의 일실시예에 의한 HSG를 이용하는 커패시터 하부 전극을 포함하는 반도체 소자를 나타내는 횡단면도.
도 4 는 도 3 중 `A' 부분을 확대한 확대 단면도.
도 5a ~ 도 5g 는 본 발명의 일실시예에 의한 HSG를 이용하는 커패시터 하부 전극을 제조하는 순차적인 단계를 도시한 순차 공정도.
**도면의주요부분에대한부호설명**
30 : 반도체 기판 32 : 필드 산화층
34 : 제 1 절연층 35 : 제 2 절연층
36 : 컨택 개구 50 :스토리지 노드
50a : 스토리지 노드의 제 1 영역 50b : 스토리지 노드의 제 2영역
60 : HSG 60a : 제 1 영역 상에 형성된 HSG
60b : 제 2 영역 상에 형성된 HSG 70 : 제 3 절연층
72 : 도핑된 비정질 실리콘층 74 : 도핑되지 않은 비정질 실리콘층
76 : 제 4 절연층 80 : 스토리지 노드의 오목한 면
90 : 산화층
이하, 본 발명에 바람직한 일시예에 따른 커패시터 하부 전극 및 그 제조 방법을 첨부 도면을 참조하여 상세히 설명한다.
도 3 에는 본 발명의 일실시예에 의한, 커패시터 하부 전극을 포함하는 반도체 소자가 도시되어 있다.
도시된 바와 같이, 반도체 기판(30) 상면에는 필드 산화층(field oxide layer)(32)이 소정 간격으로 이격되어 형성된다. 상기 필드 산화층(32)을 포함한 반도체 기판 상면에는 소정 간격으로 컨택 개구(contact opening)(36)가 형성되어 있는 제 1 절연층(dielectric layer)(34)이 형성된다. 상기 컨택 개구(36)는 반도체 기판상의 소정 영역에 형성되는 불순물 영역(미도시)을 노출시킨다. 상기 제 1 절연층(34) 상면에는 제 2 절연층(35)이 형성된다. 상기 제 1 절연층(34)은 주로 산화물로 이루어지고, 상기 제 2 절연층(35)은 주로 질화물로 이루어진다. 상기 제 2 절연층(34) 상면에는 상기 컨택 개구(36)를 통하여 반도체 기판(30)의 불순물 영역(미도시)과 전기적으로 연결되는 스토리지 노드(50)가 형성된다. 상기 스토리지 노드(50)는 인(P)으로 도핑(doping)된 제 1 영역(50a)과 도핑되지 않은 제 2 영역(50b)으로 구성되며, 실리콘으로 이루어진다. 본 실시예에서는 특히 비정질 실리콘으로 이루어진다. 본 실시예에서는 특히 비정질 실리콘으로 이루어진다. 상기 스토리지 노드(50) 상면과 측면에는 HSP(60)가 형성된다. 상기 HSP 중 스토리지 노드(50)의 제 1 영역 상에 형성된 HSP(60b)는 큰 크기를 가진다. 따라서, 스토리지 노드의 제 2영역(50b)은 큰 유효 표면적을 가지면서도, 각 스토리지 노드(50) 사이의 영역(150)에서 전기적 단락이 발생할 위험이 제거된다.
도 4 에는 도 3 중 `A' 부분을 확대한 단면도가 도시되어 있다. 도시된 바와 같이, 스토리지 노드(50)의 제 2 영역(50b)상에 형성된 HSG(60b) 사이에, 도핑되지 않은 실리콘층(50b)이 식각되어 오목한 면(80)이 형성된다. 그 결과, 상기HSG(60b)와 상기 오목한 면(80)에 의해, 도 1 에 도시된 종래 기술에 비하여 유효 표면적이 증가하게 된다.
이하, 도 5a ~ 도 5g를 참조하여 본 발명의 일실시예에 따라 커패시터 하부 전극을 형성하는 제조 방법을 상세히 설명하도록 한다.
먼저 도 5a에 도시된 바와 같이, 반도체 기판(30) 상면에 소정 간격으로 이격되도록 필드 산화층(32)을 형성한다. 이어서, 상기 필드 산화층(32)을 포함하는 상기 반도체 기판(30) 상면에 산화물로 이루어진 제 1 절연층(34)과 질화물로 이루어진 제 2 절연층(35)을 순차로 형성한다. 그 다음에 상기 제 2 절연층(35)과 제 1 절연층(34)을 순차로 부분 식각하여, 컨택 개구(contact opening)(36)를 소정 간격 이격되도록 형성한다.
다음으로 도 5b에 도시된 바와 같이, 상기 컨택 개구(36)를 포함한 제 2 절연층(35) 상면에 주로 PE-TEOS(Plasma Enhanced TEOS)로 이루어지는 제 3 절연층(70)을 두껍게 형성한 뒤, 패터닝을 하여 상기 컨택 개구(36)와 소정 영역의 제 2 절연층(35) 상면이 노출되도록 한다.
다음으로 도 5c에 도시된 바와 같이, 상기 제 3 절연층(70) 상면과 측면, 상기 제 2 절연층(35) 상면과 상기 컨택 개구(36) 내에 도핑된 실리콘층(72)을 형성한 뒤, 상기 도핑된 실리콘층(72) 상면과 측면에 도핑되지 않은 실리콘층(74)을 형성한다. 본 실시예에서는 상기 도핑된 실리콘층(72)과 도핑되지 않은 실리콘층(74)이 비정질 실리콘으로 이루어진다. 이어서, 상기 도핑되지 않은 실리콘층(74) 상면에 주로 SOF(Spin On Glass)로 이루어지는 제 4 절연층(76)을 형성한다.
다음으로 도 5d에 도시된 바와 같이, 상기 제 3 절연층(70)의 상면에 노출되도록 상기 제 4 절연층(76), 도핑되지 않은 실리콘층(74)과 도핑된 실리콘층(72)을 화학적 기계적 연마(CMP) 방법으로 연마하거나 식각하여, 도핑되지 않은 실리콘층(74)으로 이루어진 제 1 영역(50a)과 도핑된 실리콘층(72)으로 이루어진 제 2 영역(50b)으로 구성되는 스토리지 노드(50)를 형성한다. 이어서, 각 스토리지 노드(50)의 제 2 영역(50b) 사이의 영역(100)에 위치하는 제 4 절연층(76)을 식각하여 제거한다.
다음으로 도5e에 도시된 바와 같이, 반도체 기판 상에 잔존하는 제 3 절연층(70)을 식각하여 제거한 뒤, 진공 열처리 챔버(Vacuum Anneal Chamber)에서 500 ~ 600℃ 온도와 10-7~ 10-8torr 정도의 압력으로 Si2H6또는 SiH4기체를 분해, 증착하여 실리콘 입자(미도시)를 증착한다. 그 결과 증착된 실리콘 입자들이 상기 스토리지 노드(50) 상면에서 핵 생성 자리(nucleation site)로 작용한다. 이후, 열처리를 하면 스토리지 노드(50)를 형성하는 실리콘들이 핵 생성 자리로 이동하여 HSG(60)를 형성한다. 이 때, HSG의 생성은 인(P) 도핑이 되어 있지 않은 곳에서 활발하게 일어나게 되기 때문에, 결과적으로 스토리지 노드의 제 2 영역에서 HSG(60b)의 인 도핑 농도가 HSG 사이에 위치하는 스토리지 노드(50b)의 안 도핑 농도보다 낮은 값을 가진다. 또한, 스토리지 노드 중 인 도핑이 되어있지 않은 제 2 영역(50b) 상에 형성된 HSG(60b)가 인 도핑이 되어 있는 제 1 영역(50a) 상에 형성된 HSG(50a) 보다 더 크게 형성된다.
본 실시예에서는 핵 생성과 열처리 방법에 의한 HSG 형성 방법에 대해 설명하였지만, 일정한 온도와 압력 하에서 화학 기상 증착법(Chemical Vapor Deposition)으로 증착을 하여, 이상 핵 생성(anomalous nucleation)을 발생시키는 방법을 적용이 가능하다.
다음으로 도 5f에 도시된 바와 같이, 상기 HSG(60)를 포함하는 스토리지 노드(50) 상면에 산화막(90)을 50 ~ 70 Å의 두께로 형성한다. 상기의 산화막(90)은 증착 또는 열산화 방법에 의하여 형성한다. 상기와 같이 산화막을 형성할 때, 스토리지 노드의 제 2 영역(50b)을 도핑하는 인(P)이 산화막의 성장 속도를 증가시키는 역할을 한다. 따라서, 산화막 성장 시 산화막으로 변질되어 손실되는 실리콘의 양이, 도핑 농도가 낮은 HSG(60b)에서보다는 상기 HSG(60b) 사이에 위치하는, 도핑 농도가 높은 스토리지 노드(50b)에서 더 커지게 된다.
마지막으로, 상기 산화막(90)을 식각하여 제거함으로써 본 발명의 일실시예에 따른 커패시터 하부 전극 제조를 완료한다. 상기 식각 방법으로 본 실시예에서는 특히 습식각 방법을 사용한다. 상기 산화막의 식각 시 인(P)이 식각 속도를 증가시키는 역할을 한다. 따라서 HSG(60b)에서보다는 상기 HSG(60b) 사이에 위치하는, 도핑 농도가 높은 스토리지 노드(50b)에서의 식각 속도가 빠르다. 또한 전술한 바와 같이, HSG(60b)에서보다는 상기 HSG(60b) 사이에 위치하는 스토리지 노드(50b)에서 산화막으로 변질되어 손실된 실리콘 양이 많다. 결과적으로 상기 산화막을 식각하여 완전히 제거한 후에, 도 4 에 도시된 바와 같이, 상기 HSG(60b) 사에 도핑되지 않은 실리콘층(50a)이 식각되어 오목한 면(80)이 형성된다.
상기한 바와 같은 본 발명에 따른 커패시터 하부 전극 및 그 제조 방법에서는, 각 스토리지 노드 사이의 영역에 위치하는 HSG의 성장을 억제하기 때문에, 각 스토리지 노드 상의 HSG가 서로 접촉하여 전기적인 단락을 일으킬 위험을 제거하는 효과가 있다.
또한 본 발명에 따른 커패시터 하부 전극 및 그 제조 방법에서는, HSG 사이에 위치하는 스토리지 노드 표면에 오목한 면을 형성함으로써, HSG와 상기의 오목한 면이 하부 전극의 유효 표면적을 증가 시킴으로써 커패시터의 축전 용량을 증대 시키는 효과가 있다.

Claims (5)

  1. 불순물 영역을 포함하는 반도체 기판과;
    상기 반도체 기판의 불순물 영역과 전기적으로 연결되며, 제 1 영역과 제 2 영역으로 구분되는 스토리지 노드와;
    상기 스토리지 노드의 제 2 영역 상에 형성된 HSG를 포함하여 이루어진 것을 특징으로 하는 커패시터 하부 전극.
  2. 제 1 항에 있어서, 상기 제 1 영역과 상기 제 2 영역은 상면에서 HSG가 생성되는 정도가 다른 재질로 이루어진 것을 특징으로 하는 커패시터 하부 전극.
  3. 제 2항에 있어서, 상기 제 1 영역은 도핑이 된 비정질 실리콘으로 이루어지고, 상기 제 2 영역은 도핑이 되지 않은 비정질 실리콘으로 이루어지며, 상기 제 1 영역 상에는 상기 제 2 영역 상에 형성된 HSG보다 작은 크기의 HSG가 형성되는 것을 특징으로 하는 커패시터 하부 전극.
  4. 반도체 기판의 소정 영역에 불순물 영역을 형성하는 단계와;
    상기 반도체 기판 상면에, 상기 불순물 영역을 노출시키는 컨택 개구가 형성된 절연층을 형성하는 단계와;
    상기 절연층 상면에, 상기 컨택 개구를 통하여 상기 불순물 영역과 전기적으로 연결되고, 제 1 영역과 제 2 영역으로 구분되도록 형성하는 스토리지 노드를 형성하는 단계와;
    상기 스토리지 노드 상면에 HSG를 형성하는 단계와;
    상기 HSG 상면에 산화막을 형성하는 단계와;
    상기 산화막을 식각하는 단계를 포함하여 이루어지는 것을 특징으로 하는 커패시터 하부 전극 제조 방법.
  5. 제 4 항에 있어서, 상기 스토리지 노드를 형성하는 단계는,
    질화물로 이루어진 절연층 상면에 제 3 절연층을 증착한 뒤 패터닝하여 컨택 개구를 노출시키는 단계와;
    상기 제 3 절연층 및 상기 컨택 개구를 덮도록 도핑된 비정질 실리콘 층을 형성하는 단계와;
    상기 도핑된 비정질 실리콘층을 덮도록 도핑되지 않은 비정질 실리콘층을 형성하는 단계와;
    상기 도핑되지 않은 비정질 실리콘층을 덮도록 제 4 절연층을 형성하는 단계와;
    상기 제 3 절연층의 상면이 노출되도록 상기 제 4 절연층, 도핑되지 않은 비정질 실리콘층 및 도핑된 비정질 실리콘층을 식각 또는 연마하는 단계와;
    상기 제 4 절연층과 제 3 절연층을 제거하는 단계를 포함하여 형성되는 것을 특징으로 하는 커패시터 하부 전극 제조 방법.
KR10-2000-0003417A 2000-01-25 2000-01-25 커패시터 하부 전극 및 그 제조 방법 KR100379331B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR10-2000-0003417A KR100379331B1 (ko) 2000-01-25 2000-01-25 커패시터 하부 전극 및 그 제조 방법
US09/745,533 US20010009284A1 (en) 2000-01-25 2000-12-26 Bottom electrode of capacitor and fabricating method thereof
JP2001011553A JP2001223343A (ja) 2000-01-25 2001-01-19 キャパシタの下部電極及びその製造方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR10-2000-0003417A KR100379331B1 (ko) 2000-01-25 2000-01-25 커패시터 하부 전극 및 그 제조 방법

Publications (2)

Publication Number Publication Date
KR20010074376A true KR20010074376A (ko) 2001-08-04
KR100379331B1 KR100379331B1 (ko) 2003-04-10

Family

ID=19641196

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0003417A KR100379331B1 (ko) 2000-01-25 2000-01-25 커패시터 하부 전극 및 그 제조 방법

Country Status (3)

Country Link
US (1) US20010009284A1 (ko)
JP (1) JP2001223343A (ko)
KR (1) KR100379331B1 (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100861853B1 (ko) * 2004-08-02 2008-10-07 도쿄엘렉트론가부시키가이샤 성막 방법, 성막 장치 및 기억 매체

Families Citing this family (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100622756B1 (ko) 2002-12-30 2006-09-13 주식회사 하이닉스반도체 반도체소자의 캐패시터 제조방법
US6916723B2 (en) * 2003-04-25 2005-07-12 Micron Technology, Inc. Methods of forming rugged semiconductor-containing surfaces
US7341907B2 (en) * 2005-04-05 2008-03-11 Applied Materials, Inc. Single wafer thermal CVD processes for hemispherical grained silicon and nano-crystalline grain-sized polysilicon
CN100413055C (zh) * 2005-11-30 2008-08-20 中芯国际集成电路制造(上海)有限公司 用于制造集成电路的电容器器件的方法与结构
CN110957317A (zh) * 2018-09-26 2020-04-03 长鑫存储技术有限公司 电容器及其形成方法、半导体器件及其形成方法

Family Cites Families (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100486212B1 (ko) * 1997-09-24 2006-04-28 삼성전자주식회사 반구형실리콘층을이용하는커패시터형성방법
JP3180740B2 (ja) * 1997-11-11 2001-06-25 日本電気株式会社 キャパシタの製造方法
US6143605A (en) * 1998-03-12 2000-11-07 Worldwide Semiconductor Manufacturing Corporation Method for making a DRAM capacitor using a double layer of insitu doped polysilicon and undoped amorphous polysilicon with HSG polysilicon
KR100363083B1 (ko) * 1999-01-20 2002-11-30 삼성전자 주식회사 반구형 그레인 커패시터 및 그 형성방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100861853B1 (ko) * 2004-08-02 2008-10-07 도쿄엘렉트론가부시키가이샤 성막 방법, 성막 장치 및 기억 매체

Also Published As

Publication number Publication date
JP2001223343A (ja) 2001-08-17
KR100379331B1 (ko) 2003-04-10
US20010009284A1 (en) 2001-07-26

Similar Documents

Publication Publication Date Title
JP2915825B2 (ja) 半球形粒子シリコン上での窒化チタン（ＴｉＮ）の気相成長法を用いた蓄積キャパシタ構造（ＳＴＣ構造）の半導体メモリ蓄積装置およびその製造方法
KR100246277B1 (ko) 반도체 장치에 합체되는 캐퍼시터 및 그 제조방법
US5318920A (en) Method for manufacturing a capacitor having a rough electrode surface
KR100560583B1 (ko) 반구형 그레인 폴리실리콘 반도체 캐패시터 구조물 및 방법
GB2314976A (en) Stacked capacitors for DRAMs
US5897352A (en) Method of manufacturing hemispherical grained polysilicon with improved adhesion and reduced capacitance depletion
US5798280A (en) Process for doping hemispherical grain silicon
JPH05315543A (ja) 半導体装置およびその製造方法
US5933742A (en) Multi-crown capacitor for high density DRAMS
US6090679A (en) Method for forming a crown capacitor
US6187659B1 (en) Node process integration technology to improve data retention for logic based embedded dram
KR100379331B1 (ko) 커패시터 하부 전극 및 그 제조 방법
US6238973B1 (en) Method for fabricating capacitors with hemispherical grains
KR100259039B1 (ko) 반도체장치의커패시터제조방법
US6004858A (en) Methods of forming hemispherical grained silicon (HSG-Si) capacitor structures including protective layers
KR100305075B1 (ko) 반도체 소자의 커패시터 제조 방법
KR20010008604A (ko) 고집적 반도체장치의 하부전극 형성방법
KR100379006B1 (ko) 반구체입자상실리콘층을이용하여정전용량이개선된반도체장치의제조방법
KR100384841B1 (ko) 반구형실리콘그레인을 이용한 반도체 소자의 캐패시터형성방법
KR100431739B1 (ko) 반도체소자의 캐패시터 제조방법
KR100232211B1 (ko) 반도체 메모리 장치의 제조방법
KR100363698B1 (ko) 커패시터의 전하저장전극 형성방법
KR100268940B1 (ko) 반도체 소자의 커패시터 및 그 제조방법
KR19980048860A (ko) 반도체 장치의 캐패시터 제조방법
KR20030032653A (ko) 반도체소자의 캐패시터 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20090223

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee