KR20010064962A - 반도체 소자의 제조방법 - Google Patents

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Abstract

본 발명은 게이트 전극을 형성한 후 비트 라인 콘택 플러그 형성까지의 공정을 단순화시키도록 한 반도체 소자의 제조방법에 관한 것으로서, 셀 영역과 페리/코어영역으로 정의된 반도체 기판에 복수개의 게이트 전극 및 게이트 캡 절연막을 형성하는 단계와, 상기 반도체 기판의 셀 영역에 형성된 게이트 전극 양측면에 제 1 측벽 스페이서를 형성하는 단계와, 상기 반도체 기판의 페리/코어 영역에 형성된 게이트 전극 양측면에 제 1 측벽 스페이서 및 제 2 측벽 스페이서를 형성하는 단계와, 상기 반도체 기판의 페리/코어 영역에만 절연막을 형성하는 단계와, 상기 절연막을 마스크로 이용하여 반도체 기판의 셀 영역을 에피택셜 성장시키어 에피택셜층을 형성하는 단계와, 상기 반도체 기판의 전면에 층간 절연막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.

Description

반도체 소자의 제조방법{method for manufacturing of semiconductor device}
본 발명은 반도체 소자의 제조공정에 관한 것으로, 특히 공정을 단순화시키는데 적당한 반도체 소자의 제조방법에 관한 것이다.
이하, 첨부된 도면을 참고하여 종래의 반도체 소자의 제조방법을 설명하면 다음과 같다.
도 1a 내지 도 1e는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 1a에 도시한 바와 같이, 셀(Cell) 영역과 페리(Peri)/코어(Core)영역으로 정의된 반도체 기판(11)의 소정영역에 소자간 격리를 위한 STI(Shallow Trench Isolation)막(12)을 형성한다.
이어, 상기 반도체 기판(11)의 셀 영역과 페리/코어영역에 복수개의 게이트 전극(13) 및 게이트 캡 절연막(14)을 형성한다.
그리고 상기 게이트 캡 절연막(14) 및 게이트 전극(13)을 포함한 반도체 기판(11)의 전면에 제 1 절연막(15)을 형성하고, 상기 제 1 절연막(15)상에 제 1 포토레지스트(16)를 도포한 후, 노광 및 현상공정으로 페리/코어영역에만 남도록 제 1 포토레지스트(16)를 패터닝한다.
이어, 상기 패터닝된 제 1 포토레지스트(16)를 마스크로 이용하여 상기 제 1 절연막(15)의 전면에 에치백(Etch Back) 공정을 실시하여 셀 영역에 형성된 게이트 전극(13) 양측면에 제 1 측벽 스페이서(15a)를 형성한다.
한편, 페리 및 코어영역의 제 1 절연막(15)은 제 1 포토레지스트(16)에 덮혀져 있기 때문에 그대로 잔류한다.
도 1b에 도시한 바와 같이, 상기 제 1 포토레지스트(16)를 제거하고, 상기 게이트 전극(13)을 포함한 반도체 기판(11)의 전면에 ESL(Elevated Silicon Layer)용 제 2 절연막(17)을 형성한다.
이어, 상기 제 2 절연막(17)상에 제 2 포토레지스트(18)를 도포한 후, 노광 및 현상공정으로 페리/코어 영역에만 남도록 제 2 포토레지스트(18)를 패터닝한다.
그리고 상기 패터닝된 제 2 포토레지스트(18)를 마스크로 이용하여 셀 영역에 형성된 상기 제 2 절연막(17)을 선택적으로 제거한다.
도 1c에 도시한 바와 같이, 상기 제 2 포토레지스트(18)를 제거하고, 상기 페리 및 코어영역에 잔류한 제 2 절연막(17)을 마스크로 이용하여 노출된 반도체 기판(11)에 에피택셜 성장공정을 진행하여 셀 영역의 게이트 전극(13)사이에 비트 라인 콘택 플러그용 에피택셜층(19)을 형성한다.
도 1d에 도시한 바와 같이, 상기 반도체 기판(11)의 전면에 제 3 포토레지스트(20)를 도포한 후, 노광 및 현상공정으로 셀 영역에만 남도록 제 3 포토레지스트(20)를 패터닝한다.
이어, 상기 패터닝된 제 3 포토레지스트(20)를 마스크로 이용하여 페리/코어영역에 형성된 제 2 절연막(17)을 제거한다.
그리고 페리/코어영역에 상기 제 1 절연막(15)과 동일한 제 3 절연막(도시되지 않음)을 형성한 후 전면에 에치백 공정을 실시하여 페리/코어영역의 게이트 전극(13) 양측면에 제 1 측벽 스페이서(15a) 및 제 2 측벽 스페이서(21)를 형성한다.
도 1e에 도시한 바와 같이, 상기 제 1 측벽 스페이서(15a) 및 제 2 측벽 스페이서(21)를 포함한 반도체 기판(11)의 전면에 층간 절연막으로 ILD(Inter Layer Deposition)막(22)을 형성한다.
이후 공정은 도면에 도시하지 않았지만 상기 에피택셜층(19)의 표면이 노출되도록 상기 ILD막(22)을 선택적으로 제거하여 콘택홀을 형성하고, 상기 콘택홀을 통해 에피택셜층(19)과 전기적으로 연결되는 비트 라인을 형성한다.
그러나 상기와 같은 종래의 반도체 소자의 제조방법에 있어서 다음과 같은 문제점이 있었다.
즉, 셀 영역의 게이트 전극 양측면에 측벽 스페이서를 형성한 후 ESL용 절연막 및 비트 라인 콘택을 위한 에피택셜 성장공정을 진행하고, 페리 및 코어영역의 게이트 전극 양측면에 측벽 스페이서의 형성공정을 진행함으로서 ESL용 절연막 형성공정에서 공정 스텝(Step)이 복잡하고 포토 공정도 추가된다.
본 발명은 상기와 같은 문제점을 해결하기 안출한 것으로 게이트 전극을 형성한 후 비트 라인 콘택 플러그 형성까지의 공정을 단순화시키도록 한 반도체 소자의 제조방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1e는 종래의 반도체 소자의 제조방법을 나타낸 공정단면도
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도
도면의 주요 부분에 대한 부호의 설명
31 : 반도체 기판 32 : STI막
33 : 게이트 전극 34 : 게이트 캡 절연막
35 : 제 1 절연막 35a : 제 1 측벽 스페이서
36 : 제 1 포토레지스트 37 : 제 2 측벽 스페이서
38 : 제 2 절연믹 39 : 제 2 포토레지스트
40 : 에피택셜층 41 :ILD막
상기와 같은 목적을 달성하기 위한 본 발명에 의한 반도체 소자의 제조방법은 셀 영역과 페리/코어영역으로 정의된 반도체 기판에 복수개의 게이트 전극 및 게이트 캡 절연막을 형성하는 단계와, 상기 반도체 기판의 셀 영역에 형성된 게이트 전극 양측면에 제 1 측벽 스페이서를 형성하는 단계와, 상기 반도체 기판의 페리/코어 영역에 형성된 게이트 전극 양측면에 제 1 측벽 스페이서 및 제 2 측벽 스페이서를 형성하는 단계와, 상기 반도체 기판의 페리/코어 영역에만 절연막을 형성하는 단계와, 상기 절연막을 마스크로 이용하여 반도체 기판의 셀 영역을 에피택셜 성장시키어 에피택셜층을 형성하는 단계와, 상기 반도체 기판의 전면에 층간 절연막을 형성하는 단계를 포함하여 형성함을 특징으로 한다.
이하, 첨부된 도면을 참고하여 본 발명에 의한 반도체 소자의 제조방법을 상세히 설명하면 다음과 같다.
도 2a 내지 도 2e는 본 발명에 의한 반도체 소자의 제조방법을 나타낸 공정단면도이다.
도 2a에 도시한 바와 같이, 셀 영역과 페리/코어영역으로 정의된 반도체 기판(31)의 소정영역에 소자간 격리를 위한 STI(Shallow Trench Isolation)막(32)을 형성한다.
이어, 상기 반도체 기판(31)의 셀 영역과 페리 및 코어영역에 복수개의 게이트 전극(33) 및 게이트 캡 절연막(34)을 형성한다.
그리고 상기 게이트 캡 절연막(34) 및 게이트 전극(33)을 포함한 반도체 기판(31)의 전면에 제 1 절연막(35)을 형성하고, 상기 제 1 절연막(35)상에 제 1 포토레지스트(36)를 도포한 후, 노광 및 현상공정으로 페리 및 코어영역에만 남도록 제 1 포토레지스트(36)를 패터닝한다.
이어, 상기 패터닝된 제 1 포토레지스트(36)를 마스크로 이용하여 상기 제 1 절연막(35)의 전면에 에치백 공정을 실시하여 상기 셀 영역의 게이트 전극(33) 양측면에 제 1 측벽 스페이서(35a)를 형성한다.
도 2b에 도시한 바와 같이, 상기 제 1 포토레지스트(36)를 제거하고, 상기페리 및 코어영역에 잔류한 제 1 절연막(35)상에 제 2 절연막(도시되지 않음)을 형성한 후, 전면에 에치백 공정을 실시하여 게이트 전극(33)의 양측면에 제 1 측벽 스페이서(35a) 및 제 2 측벽 스페이서(37)를 형성한다.
도 2c에 도시한 바와 같이, 상기 게이트 전극(33)을 포함한 반도체 기판(31)의 전면에 ESL(Elevated Silicon Layer)용 제 3 절연막(38)을 형성한다.
이어, 상기 제 3 절연막(38)상에 제 2 포토레지스트(39)를 도포한 후, 노광 및 현상공정으로 페리/코어(Peri/Core)영역에만 남도록 제 2 포토레지스트(39)를 패터닝한다.
그리고 상기 패터닝된 제 2 포토레지스트(39)를 마스크로 이용하여 상기 셀 영역의 제 3 절연막(38)을 선택적으로 제거한다.
도 2d에 도시한 바와 같이, 상기 제 2 포토레지스트(39)를 제거하고, 상기 페리 및 코어영역에 잔류한 제 3 절연막(38)을 마스크로 이용하여 노출된 반도체 기판(31)에 에피택셜 성장공정을 진행하여 셀 영역의 게이트 전극(33)사이에 비트 라인 콘택 플러그용 에피택셜층(40)을 형성한다.
도 2e에 도시한 바와 같이, 페리 및 코어영역에 잔류한 제 2 절연막(38)을 포함한 반도체 기판(31)의 전면에 층간 절연막으로 ILD막(41)을 형성한다.
이후 공정은 도면에 도시하지 않았지만 상기 에피택셜층(40)의 표면이 노출되도록 상기 ILD막(41)을 선택적으로 제거하여 콘택홀을 형성하고, 상기 콘택홀을 통해 에피택셜층(40)과 전기적으로 연결되는 비트 라인을 형성한다.
이상에서 설명한 바와 같이 본 발명에 의한 반도체 소자의 제조방법은 다음과 같은 효과가 있다.
즉, 셀 영역과 페리/코어 영역의 게이트 전극 양측면에 측벽 스페이서를 연속공정으로 형성함으로서 종래와 같이 페리/코어영역에 측벽 스페이서를 형성하기 위해 ESL용 절연막을 제거하기 위한 포토 스텝공정을 생략할 수 있기 때문에 공정을 단순화시킬 수 있다.

Claims (3)

  1. 셀 영역과 페리/코어영역으로 정의된 반도체 기판에 복수개의 게이트 전극 및 게이트 캡 절연막을 형성하는 단계;
    상기 반도체 기판의 셀 영역에 형성된 게이트 전극 양측면에 제 1 측벽 스페이서를 형성하는 단계;
    상기 반도체 기판의 페리/코어 영역에 형성된 게이트 전극 양측면에 제 1 측벽 스페이서 및 제 2 측벽 스페이서를 형성하는 단계;
    상기 반도체 기판의 페리/코어 영역에만 절연막을 형성하는 단계;
    상기 절연막을 마스크로 이용하여 반도체 기판의 셀 영역을 에피택셜 성장시키어 에피택셜층을 형성하는 단계;
    상기 반도체 기판의 전면에 층간 절연막을 형성하는 단계를 포함하여 형성함을 특징으로 하는 반도체 소자의 제조방법.
  2. 제 1 항에 있어서, 상기 절연막은 ESL으로 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
  3. 제 1 항에 있어서, 상기 에피택셜층은 비트 라인 콘택 플러그로 사용하는 것을 특징으로 하는 반도체 소자의 제조방법.
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