KR20010063863A - 반도체소자의 중첩마크 형성방법 - Google Patents

반도체소자의 중첩마크 형성방법 Download PDF

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Abstract

본 발명은 반도체소자의 중첩마크 형성방법에 관한 것으로, 선택적 에피택셜 성장(selective epitaxial growth, 이하 SEG 라 함)방법으로 SEG막을 형성하는 경우 반도체기판의 스크라이브 레인(scribe lane)영역 상에 상기 SEG막의 성장을 방지하는 방법으로, 스크라이브 레인영역 상에 중첩마크 및 중첩을 이용하여 중첩의 정밀도를 측정하는 중첩박스(overlay box)를 반도체공정에 의해 단차로 형성한 다음, 상기 스크라인브 레인영역 상에 SEG막이 성장을 방지하는 박막을 형성하여 SEG막이 형성되어 스크라인브 레인영역 상에 형성되어 있는 중첩박스가 손상되는 것을 방지하여 정렬 또는 그 측정 정확도를 향상시키는 기술이다.

Description

반도체소자의 중첩마크 형성방법{Manufacturing method for overlay mark of semiconductor device}
본 발명은 반도체소자의 중첩마크 형성방법에 관한 것으로서, 특히 스크라이브 레인영역 상에 선택적 에피택셜 성장(selective epitaxial growth, SEG)막이 형성되지 않도록 베리어박막(barrier layer)을 형성하는 방법에 관한 것이다.
일반적으로 고집적 반도체소자는 다수개의 노광 마스크가 중첩 사용되는 복잡한 공정을 거치게 되며, 단계별로 사용되는 노광 마스크들 간의 정렬은 특정 형상의 마크를 기준으로 이루어진다.
상기 마크를 정렬키(alignment key) 혹은 중첩마크라 하며, 다른 마스크들간의 정렬(layer to layer alignment)에 사용된다.
반도체소자의 제조 공정에서 사용되는 노광장비인 스테퍼(steper)나 스캐너(scanner)는 X-Y 방향으로 움직이거나 회전(rotation)하며, 반복적으로 이동 정렬하여 노광하는 장치이다. 상기 스테이지는 중첩마크를 기준으로 자동 또는 수동으로 웨이퍼의 정렬이 이루어지며, 스테이지는 기계적으로 동작되므로 반복되는 공정시 정렬 오차가 발생되고, 정렬오차가 허용 범위를 초과하면 소자의 불량이 방생된다.
상기와 같이 오정렬에 따른 중첩 정확도의 조정범위는 소자의 디자인 룰 (design rule)에 따르며, 통상 디자인 룰의 20∼30% 정도이다.
또한, 반도체기판상에 형성된 각 층들간의 정렬이 정확하게 이루어졌는지를 확인하는 중첩정밀도(overlay accuracy) 측정마크도 정렬마크와 동일한 방법으로 사용된다.
종래 중첩마크 및 중첩정밀도 측정마크는 반도체 웨이퍼에서 칩이 형성되지 않는 부분인 스크라이브 라인(scribe line) 상에 형성되며, 상기 중첩마크를 이용한 오정렬 정도의 측정 방법으로는 버어니어(vernier) 중첩마크를 이용한 시각 점검 방법과, 박스 인 박스(box in box) 나 바아 인 바아(bar in bar) 중첩마크를 이용한 자동 점검 방법에 의해 측정한 후 보상하지만, 소자가 고집적화되어감에 따라칩의 한변이 약 15∼25㎜ 정도의 크기를 가지며, 수십번의 마스크 공정이 진행되므로 스크라이브 라인 상에 형성되는 중첩 측정마크는 수차례의 후속공정이 계속 진행됨에 따라 중첩 측정마크 패턴의 윤곽이 흐려지거나 손상되어 측정시 부정확해질 수 있다. 또한, 많은 수의 노광마스크가 필요한 고집적도 반도체장치에서는 다수 층들간의 중첩 정밀도를 측정할 필요가 있으므로 다수개의 중첩 측정마크를 스크라이브 라인에 형성시켜 이를 측정에 사용한다. 이때 중첩 마크의 크기는 약 70×70㎛2의 크기를 갖고 256M DRAM 의 경우 30개 이상이 필요하다. 따라서 이들이 차지하는 면적이 커져 반도체제조 공정이 필요로하는 여러 가지 마크, 예를 들어 LSA, FIA, EM 등을 스크라이브 라인에 형성할 수 없게 되거나, 중첩 측정마크의 위치가 최외곽 모서리에 놓이지 않게 되어 측정 정밀도를 떨어뜨리거나 공정수율을 감소시킨다.
이하, 첨부된 도면을 참고로 하여 종래기술에 대하여 설명하기로 한다.
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 중첩마크 형성방법을 도시한 단면도로서, 스크라이브 영역에서의 공정을 도시한다.
도 1a 는 스크라이브 레인영역에 형성된 중첩 박스 및 정렬 키(align key)를 도시한다. 이때, 상기 중첩 박스 및 정렬 키는 'A' 부분과 'B' 부분의 단차를 이용한다.
도 1b 는 후속공정에서 SEG막을 형성하는 경우 반도체기판(11) 상에 형성된 단차부분에 SEG막(13)이 형성되어 'A'영역과 'B'영역의 단차구분이 없어진 것을 도시한다.
도 1c 는 후속 마스크공정으로 감광막 패턴(15)을 형성하는 것을 도시한다. 이때, 'A'영역의 단차를 이용하여 중첩도를 읽고 정렬을 해야 하지만, 'A'영역과 'B'영역의 단차구분이 없어져 정확한 중첩도를 얻을 수 없다.
상기한 바와 같이 종래기술에 따른 반도체소자의 중첩마크 형성방법은, 반도체기판의 스크라이브 레인영역에 중첩마크 및 정렬 키를 형성하는 경우 반도체기판에 단차를 형성하고, 상기 단차를 사용하여 중첩도를 읽은 후 정렬하지만, 상기 단차를 형성한 후 후속공정에서 SEG막을 형성하는 경우, 상기 스크라이브 레인영역에도 SEG막이 형성되어 단차가 없어져 정렬 정도를 측정 및 보정하기 어려워 중첩도가 저하되고, 이로 인하여 소자의 전기적인 특성이 저하된다. 또한, 정렬 키의 손상은 노광장비에서 반도체기판 내에 칩(chip)의 위치 파악이 불가능해지고, 그로 인해 정렬 또는 그 정확도 측정을 불가능하게 하고, 정확도에 있어서 신뢰할 수 없게 되는 문제점이 있다.
본 발명은 상기한 종래기술의 문제점을 해결하기 위하여, 스크라이브 레인영역에 단차를 형성하여 중첩마크를 형성한 다음, 상기 스크라이브 레인영역 상에 후속공정에서 SEG막이 상기 스크라이브 레인영역 상에 형성되는 것을 방지하는 베리어박막을 형성하여 상기 중첩마크를 보호하는 반도체소자의 중첩마크 형성방법을 제공하는데 그 목적이 있다.
도 1a 내지 도 1c 는 종래기술에 따른 반도체소자의 중첩마크 형성방법을 도시한 단면도.
도 2a 내지 도 2e 는 본 발명에 따른 반도체소자의 중첩마크 형성방법을 도시한 단면도.
<도면의 주요부분에 대한 부호 설명>
11, 21 : 반도체기판 13 : SEG막
15 : 감광막 패턴 23 : 베리어박막
25 : 제1감광막 패턴 27 : 제2감광막 패턴
이상의 목적을 달성하기 위하여 본 발명에 따른 반도체소자의 중첩마크 형성방법은,
반도체기판의 스크라이브 레인영역에 단차를 형성하여 중첩마크를 형성하는 공정과,
전체표면 상부에 선택적 에피택셜성장막의 성장을 방지하는 박막을 형성하는 공정과,
상기 박막 상부에 상기 스크라이브 레인영역을 보호하는 감광막 패턴을 형성하는 공정과,
상기 감광막 패턴을 식각마스크로 상기 박막을 식각하여 상기 스크라이브 레인영역 상에만 박막 패턴을 형성하는 공정과,
상기 감광막 패턴을 제거하는 공정을 포함하는 것을 특징으로 한다.
이하, 본 발명에 따른 반도체소자의 중첩마크 형성방법에 관하여 첨부 도면을 참조하여 상세히 설명한다.
도 2a 내지 도 2e 는 본 발명에 따른 반도체소자의 중첩마크 형성공정을 도시한 단면도로서, 스크라이브 레이영역에서의 공정 순서를 도시한다.
먼저, 도 2a 및 도 2b 에 도시된 바와 같이 반도체기판(21)의 스크라이브 레인영역에 'B'영역 및 'A'영역을 형성하여 단차를 형성한다.
다음, 전체표면 상부에 베리어박막(23)을 형성한다. 이때, 상기 베리어박막(23)은 후속공정에서 상기 반도체기판(21)의 스크라이브 레인영역에 SEG막이 성장되는 것을 방지하는 박막으로서, Si3N4막 또는 SiOxNy막으로 형성된다. 상기 SiOxNy막에는 Si가 1 ∼ 50% 함량되어 있고, 500 ∼ 2000℃의 온도에서 50 ∼ 500Å 두께로 증착된다. (도 2c 참조)
그 다음, 상기 베리어박막(23) 상부에 상기 스크라이브 레인영역을 보호하는 감광막 패턴(25)을 형성한다. 상기 감광막 패턴(25)은 네가티브 또는 포지티브형을 사용할 수 있으며, 화학증폭형 또는 주쇄절삭형 또는 용해억제형 감광막으로 형성된다. (도 2d 참조)
다음, 상기 감광막 패턴(25)을 식각마스크로 상기 스크라이브 레인영역 이외의 부분에 형성된 베리어박막(23)을 제거하고, 상기 감광막 패턴(25)을 제거한다.
그 후, SEG막이 필요한 부분에 SEG막을 성장시키고 마스크공정을 실시하여 전공정과의 정렬(alignment)정도를 측정하여 제2감광막 패턴(27)을 형성한다. (도 2e 참조)
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 중첩마크 형성방법은, SEG방법으로 SEG막을 형성하는 경우 반도체기판의 스크라이브 레인영역 상에 상기 SEG막의 성장을 방지하는 방법으로, 스크라이브 레인영역 상에 중첩마크 및 중첩을 이용하여 중첩의 정밀도를 측정하는 중첩박스를 반도체공정에 의해 단차로 형성한 다음, 상기 스크라인브 레인영역 상에 SEG막이 성장을 방지하는 박막을 형성하여 SEG막이 형성되어 스크라인브 레인영역 상에 형성되어 있는 중첩박스가 손상되는 것을 방지하여 정렬 또는 그 측정 정확도를 향상시키는 이점이 있다.

Claims (5)

  1. 반도체기판의 스크라이브 레인영역에 단차를 형성하여 중첩마크를 형성하는 공정과,
    전체표면 상부에 선택적 에피택셜성장막의 성장을 방지하는 박막을 형성하는 공정과,
    상기 박막 상부에 상기 스크라이브 레인영역을 보호하는 감광막 패턴을 형성하는 공정과,
    상기 감광막 패턴을 식각마스크로 상기 박막을 식각하여 상기 스크라이브 레인영역 상에만 박막 패턴을 형성하는 공정과,
    상기 감광막 패턴을 제거하는 공정을 포함하는 것을 특징으로 하는 반도체소자의 중첩마크 형성방법.
  2. 제 1 항에 있어서,
    상기 박막은 Si3N4막 또는 SiOxNy막을 이용하여 형성하는 것을 특징으로 하는 반도체소자의 중첩마크 형성방법.
  3. 제 2 항에 있어서,
    상기 SiOxNy막에서 Si는 1 ∼ 50% 함량되는 것을 특징으로 하는 반도체소자의중첩마크 형성방법.
  4. 제 2 항에 있어서,
    상기 SiOxNy막은 500 ∼ 2000℃의 온도에서 50 ∼ 500Å 두께로 증착되는 것을 특징으로 하는 반도체소자의 중첩마크 형성방법.
  5. 제 1 항에 있어서,
    상기 감광막 패턴은 화학증폭형 또는 주쇄절삭형 또는 용해억제형 감광막을 사용하여 형성하는 것을 특징으로 하는 반도체소자의 중첩마크 형성방법.
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