KR100376889B1 - 오버레이버어니어구조및그형성방법 - Google Patents
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Abstract
본 발명은 반도체 장치의 비아 마스크 공정후 오버랩 정도를 판독하기 위해 사용되는 오버레이 버어니어 구조 및 그 형성방법을 개시한다.
개시된 본 발명의 오버레이 버어니어 구조는, 스크라이브 라인 영역과 가드 링 영역이 정의긴 반도체 기판과, 상기 스크라이브 라인 영역을 포함한 상기 반도체 기판의 전면 상에 형성되면서 상기 스크라이브 라인 영역과 가드 링 영역의 경계에는 영역 구분을 위해 소정 폭만큼이 제거된 다층의 다결정 실리콘과, 상기 스크라이브 라인 영역내의 상기 다층의 다결정 실리콘 상에 형성된 외부 박스 패턴과, 상기 외부 박스 패턴을 포함한 상기 반도체 기판의 전면 상에 차례로 형성된 제 1 금속간 산화막, SOG막 및 제 2 금속간 산화막과, 상기 외부 박스 패턴 내부의 상기 제 2 금속간 산화막 상에 형성된 내부 박스 패턴을 포함하는 것을 특징으로 한다.
Description
본 발명은 반도체 소자의 감광막 패턴 검사에 간한 것으로서, 특히, 비아 마스크 공정후 감광막에 인쇄된 패턴의 오버랩 정도를 판독하기 위해 스크라이브 라인에 형성되는 박스 인 박스 버어니어 패턴에 관한 것이다.
반도체 장치를 제조하는 공정에 있어서, 정렬과 노출은 두가지 목적의 공정 스텝이다. 한 가지 목적은 마스크에 웨이퍼를 정확히 얼라인(align)시키는 것이고, 다른 한 가지 목적은 얼라인 후에 마스크를 통해 감광막에 적절한 노광을 하는 것이다.
이 두 스텝의 결과로 마스크의 패턴이 감광막에 옮겨진다. 노출은 감광막에 대해 고분자화되지 않은 부분을 고분자화시키거나 또는 그 역을 행하게 된다.
정렬 및 노출은 마스크의 패턴을 감광막에, 궁극적으로는, 웨이퍼에 행해진다.
상기 정렬공정에서 첫번째 마스크는 결정구조에 얼라인 하기 위한 마스크인데, 이것은 당연히 웨이퍼에 얼라인 할 패턴이 없다. 왜냐하면 첫 번째 마스크는 패턴을 웨이퍼의 결정구조에 얼라인하는데, 결정구조는 보이는 것이 아니고, 웨이퍼의 편평한(flat) 면의 위치로서 그 방향을 표시하기 때문에 웨이퍼의 플랫에 맞춘다. 모든 패턴이 플랫에 직각인 이유가 여기에 있다.
수동정렬 시스템에서 웨이퍼 플랫은 얼라이너 스테이지에 +2° 이내로 놓아야 한다. 자동 얼라이너에서는 자동으로 조절된다.
플랫에 첫 번째 마스크가 얼라인 된 후 웨이퍼는 자동으로 마스크 밑에 놓여지고 노출부분이 동작한다.
첫번째 마스크 이외의 모든 마스크는 웨이퍼의 패턴에 정렬해야 한다. 웨이퍼의 위치가 잡히면, 정렬기의 스플릿 필드 현미경을 통해 웨이퍼와 마스크를 동시에 본다. 이 시스템, 즉, 두 물체를 보는 현미경은 웨이퍼의 한쪽이 다른쪽에 대해 미스얼라인(misalign)되는 것을 보여준다. 웨이퍼와 디스크가 약간 회전 미스얼라인 되는 것은 웨이퍼의 한쪽만 보아서는 알 수 없다. 상기 스플릿 필드 현미경은 미스얼라인을 확실하게 볼 수 있게 해준다.
그런데, 회로패턴이 복잡하기 때문에 패턴에 의한 얼라인먼트는 불가능하다. 따라서 얼라인먼트 마크가 각 마스크에 있어야 한다. 이 마크는 보통 십자형이나 사각형 모양을 갖고 있고 웨이퍼에서 분할되는 칩 면적의 효율을 높이기 위하여 이 패턴은 칩과 칩 사이를 구분하는 스크라이브 라인에 형성되는데, 이러한 마크를 버어니어 패턴이라 하고 보통 마스크의 모서리에 위치한다.
이와 같은 패턴의 정렬 검사에서 오버레이 정확도(overay accuracy)란 장치의 제조를 위한 공정스텝이 진행됨에 따라 전(前) 스텝 및 후(後) 스텝간의 정렬상태를 나타내는 지수로서, 디바이스 고집적화로 인하여 해상력 한계 및 오버레이 정확도가 디바이스 프로세스에 중요한 변수가 되고 있다.
일반적으로 오버레이 정확도 조절범위(overay acrurary control range)는 디바이스의 최소 선폭 크기에 따라 다르지만 보통 최소 선폭 크기의 20 내지 30% 정도를 필요로 한다.
이러한 오버레이를 측정하기 위하여 각 층(layer)의 마스크 제작시 마스크의 스크라이브 라인에 측정용 버어니어 패턴을 형성하여, 노광한 후 이 패턴을 모니터링하므로써 패턴의 미스얼라인먼트 정도를 측정한다. 측정 방법으로 버어니어 패턴을 이용하여 검사자가 현미경으로 직접 미스얼라인을 확인하는 비쥬얼 인스펙션(visual inspection)과 버어니어 패턴을 이용하여 자동으로 미스얼라인을 조절하는 오토 인스펙션(auto-inspection)이 있다.
상기 비쥬얼 인스펙션은 버어니어 패턴에서 가장 잘 일치된 눈금을 읽는 방법인데 이 방법은 엔지니어 및 오퍼레이터마다 약간씩 오차(30-50nm)가 발생하기 쉽다.
KLA-5015를 이용한 오토 인스펙션은 박스 인 박스 패턴의 중심점으로부터의 쉬프트 값을 벡터 처리하여 측정하는 장비인데, 이 측정장비의 오버레이 정확도는 10nm이하로 정확도가 우수하다.
첨부한 도면 제 1 도는 마스크 패턴의 가드 링(guard ring : 10) 사이의 스크라이브 라인에 형성되는 박스 인 박스 버어니어 패턴(40)을 보여주는 평면도로서, 여기서, ℓ은 스크라이브 라인의 폭을 의미한다.
제 2 도는 제 1 도의 A-A' 선을 따라 절단하여 도시한 단면도로서, 여기서는 설명의 편의를 위하여 가드 링(10)과 스크라이브 라인(scribe Line : ℓ)에서 유발되는 토폴로지 차만을 도시하였다.
도시된 바와 길이, 버어니어 패턴은 가드 링(10) 영역에만 4층의 다결정 실리콘(P1,P2,P3,P4)을 형성하고, 스크라이브 라인(ℓ) 영역에는 다결정 실리콘없이바로 금속의 외부 박스(20) 패턴이 형성된다. 상기 외부 박스(20) 패턴의 형성 후, 가드 링(10) 영역을 포함한 스크라이브 라인(ℓ) 영역 상에 제 1 금속간 산화막(1), SOG막(2) 및 제 2 금속간 산화막(3)을 순차적으로 도포하고, 상기 제 2 금속간 산화막(3) 상에 가드 링(10) 영역과의 단차를 줄이기 위하여 두껍게 감광막(4)을 도포하여 상기 외부 박스(20) 내부에 위치하는 내부 박스(30) 패턴을 형성한다.
그러나, 이러한 구조의 버어니어 패턴은 박스 패턴의 형성시 스크라이브 라인(ℓ) 영역과 가드 링(10) 영역간의 단차가 심하여 SOG막 코팅시 충분한 평탄화가 되지 못하여 외부 박스(20)인 금속 패턴의 대칭성이 완전하게 이루어지지 않는다.
또한, 마스크 공정을 위하여 사용되는 감광막 코팅 공정에서 단차가 심한 관계로 감광막의 두께가 상대적으로 높아지기 때문에 외부 박스(20)인 금속과 내부박스(Inner Box : 30)인 감광막간의 간격이 늘어나게 된다.
이러한 감광막 두께의 증가는 박스 인 박스(box in box)에 의한 패턴의 오버레이 판독시, 박스 인 박스의 촛점 불량과 패턴의 정확한 상(image) 형성의 어려움으로 인하여 오버레이 판독 데이타의 정확도가 떨어지고, 데이타의 재현성 확보가 어렵다는 문제점을 가진다.
따라서, 본 발명은 상기와 같은 문제점을 해결하기 위해 안출된 것으로서, 스크라이브 영역내의 다결정 실리콘층을 그대로 남겨 둔채 그 위에 박스 인 박스 버어니어 패턴이 있는 오버레이 버어니어를 형성하므로써, 오버레이 판독시 정확도를 향상시킬 수 있는 오버레이 버어니어 구조 및 그 형성방법을 제공하는 것이 그목적이다.
상기와 같은 목적을 달성하기 위한 본 발명의 오버레이 버어니어 구조는, 스크라이브 라인 영역과 가드 링 영역이 정의된 반도체 기판과, 상기 스크라이브 라인 영역을 포함한 상기 반도체 기판의 전면상에 형성되면서 상기 스크라이브 라인 영역과 가드 링 영역의 경계에는 영역 구분을 위해 소정 폭만큼이 제거된 다층의 다결정 실리콘과, 상기 스크라이브 라인 영역내의 상기 다층의 다결정 실리콘 상에 형성된 외부 박스 패턴과, 상기 외부 박스 패턴을 포함한 상기 반도체 기판의 전면 상에 차례로 형성된 제 1 금속간 산화막, SOG막 및 제 2 금속간 산화막과, 상기 외부 박스 패턴 내부의 상기 제 2 금속간 산화막 상에 형성된 내부 박스 패턴을 포함하는 것을 특징으로 한다.
또한, 상기와 같은 목적을 달성하기 위한 본 발명의 오버레이 버어니어 형성방법은, 스크라이브 라인 영역과 가드 링 영역이 정의된 반도체 기판을 준비하는 단계와, 상기 스크라이브 라인 영역을 포함한 반도체 기판의 전면 상에 다층의 다결정 실리콘을 형성하는 단계와, 상기 스크라이브 라인 영역과 가드 링 영역간이 분리되도록 상기 스크라이브 라인 영역에 접한 상기 가드 링 영역 상의 상기 다층의 다결정 실리콘을 소정 폭만큼 제거하는 단계와, 상기 스크라이브 라인 영역내의 상기 다층의 다결정 실리콘상에 외부 박스 패턴을 형성하는 단계와, 상기 외부 박스 패턴을 포함한 상기 반도체 기판의 전면 상에 제 1 금속간 산화막, SOG막 및 제 2 금속간 산화막을 차례로 형성하는 단계와, 상기 제 2 금속간 산화막 상에 감광막을 성막하여 상기 외부 박스 패턴 내부에 내부 박스 패턴을 형성하는 단계를 포함하는 것을 특징으로 한다.
(실시예)
이하, 첨부한 도면을 참조하여 본 발명의 일실시예를 설명한다.
첨부한 도면 제 3a 도는 본 발명의 박스 인 박스 버어니어 구조와 그형성방법을 설명하기 위한 평면도이고, 제 3b 도는 제 3a 도의 A-A' 선을 따라 절단하여 도시한 단면도이다.
먼저, 가드 링(10) 영역과 스크라이브 라인(ℓ) 영역이 정의된 반도체 기판(도면에 도시하지 않았음)을 준비한 상태에서, 상기 가드 링(10) 영역은 물론 스크라이브 라인(ℓ) 영역을 포함한 반도체 기판의 전면 상에 다층의 다결정 실리콘(P1,P2,P3,P4)을 형성한다.
그런다음, 상기 다층의 다결정 실리콘(P1,P2,P3,P4)이 스크라이브 라인(ℓ)영역 상에 형성된 것과 관련해서, 각 칩에 대한 셀과 주변회로 형성 후의 칩 절단(sawing)시에 상기 스크라이브 라인(ℓ) 영역을 제외한 기판 영역, 특히, 가드 링(10) 영역에 형성된 다층의 다결정 실리콘(P1,P2,P3,P4)에서 균열(crack)이 일어나는 것을 방지하기 위해, 상기 스크라이브 라인(ℓ) 영역과 접한 상기 가드 링(10) 영역에 형성된 다층의 다결정 실리콘(P1,P2,P3,P4)을 소정 폭만큼 제거하여 다층의 다결정 실리콘(P1,P2,P3,P4) 제거영역(m)을 형성한다.
이어서, 상기 스크라이브 라인(ℓ) 영역의 제 4 다결정 실리콘(P4) 위에 외부 박스(20)의 금속 패턴을 형성한다. 그런다음, 상기 외부박스(20)의 금속 패턴을 포함한 스크라이브 라인(ℓ)영역과 가드 링(10) 영역 상에 제 1 금속간 산화막(1)과 SOG막(2) 및 제 2 금속간 산화막(3)을 차례로 형성하고, 상기 제 2 금속간 산화막(3) 상의 외부 박스(20) 패턴 내부에 감광막을 성막하여 내부 박스(30) 패턴을 형성한다.
상기한 방법으로 오버레이 판독을 인한 박스 인 박스 패턴을 형성하면 SCG막(2)의 평탄화가 용이하고, 아울러, 감광막(3)을 두껍게 도포하지 않아도 되므로, 외부 박스(금속)의 대칭성을 좋게 하고, 내부 박스(감광막)의 높이를 완화시킬 수 있다. 따라서, 외부 박스 대 내부 박스의 상 형성의 선명도를 높일 수 있고, 그 결과, 오버레이 판독시 최적의 포커싱을 유지할 수 있기 때문에 오버레이 정확도를 향상시킬 수 있다.
상기한 방법에서는 스크라이브 영역 내의 다결정 실리콘층을 식각하지 않고 그대로 남겨 둔 상태에서 오버레이 패턴을 형성하였지만, 이 외에도 스크라이브 라인 영역내의 다결정 실리콘층을 1층 내지 3층의 범위 내에서 남겨 둔 상태로 오버레이 패턴을 형성하더라도 종래의 구조에 비하여 향상된 효과를 얻을 수가 있다.
제 4 도는 제 3b 도의 오버레이 정도를 판독하기 위한 오버레이 패턴의 평면도로서, 오버레이 패턴의 정확도 측정은 외부 박스(20)와 내부 박스(30) 사이의 정(+)의 x 방향의 간격(x2)에 대한 부(-)의 x방향의 간격(x1)과, 정(+)의 y방향의 간격(y2)에 대한 부(-)의 x방향의 간격(y1)을 측정하여 패턴의 정확도를 판독하게 된다.
이상에서 설명한 바와 같이 본 발명의 박스 인 박스 오버레이 버어니어 구조 및 그 형성방법은 기존의 스크라이브 영역에 다층의 다결정 실리콘층을 남겨 둔 상태로 박스 인 박스 오버레이 패턴을 형성하므로써, 감광막 패턴의 오버레이 판독시 정확도를 향상시키는 효과를 제공한다.
여기에서는 본 발명의 특정 실시예에 대하여 설명하고 도시하였지만 당업자에 의하여 이에 대한 수정과 변형을 할 수 있다. 따라서, 이하, 특허청구의 범위는 본 발명의 진정한 사상과 범위에 속하는 한 모든 수정과 변형을 포함하는 것으로 이해할 수 있다.
제 1 도는 종래 기술에 따른 박스 인 박스 버어니어 패턴을 설명하기 위한 평면도,
제 2 도는 종래 기술에 따른 박스 인 박스 버어니어 형성방법을 설명하기 위해 제 1 도의 A-A' 선을 따라 절단하여 도시한 단면도.
제 3a 도는 본 발명에 따른 박스 인 박스 버어니어 구조와 그 형성방법을 설명하기 위한 평면도.
제 3b 도는 도 3a도의 A-A' 선을 따라 절단하여 도시한 단면도.
제 4 도는 제 3b 도의 스크라이브 라인에 위치한 버어니어 패턴의 평면도.
* 도면의 주요 부분에 대한 부호의 설명 *
P1 ∼ P4 : 다결정 실리콘
1 : 제 1 금속간 산화막 2 : SOG막
3 : 제 2 금속간 산화막 4 : 감광막
10 : 가드 링 20 : 외부 박스
30 : 내부 박스 ℓ : 스크라이브 라인
m : 다층의 다결정 실리콘 제거영역
Claims (5)
- 스크라이브 라인 영역과 가드 링 영억이 정의된 반도체 기판을 준비하는 단계;상기 스크라이브 라인 영역을 포함한 반도체 기판의 전면 상에 다층의 다결정 실리콘을 형성하는 단계;상기 스크라이브 라인 영역과 가드 링 영역간이 분리되도록 상기 스크라이브 라인 영역에 접한 상기 가드 링 영역 상의 상기 다층의 다결정 실리콘을 소정 폭만큼 제거하는 단계;상기 스크라이브 라인 영역내의 상기 다층의 다결정 실리콘 상에 외부 박스 패턴을 형성하는 단계;상기 외부 박스 패턴을 포함한 상기 반도체 기판의 전면 상에 제 1 금속간 산화막, SOG막 및 제 2 금속간 산화막을 차례로 형성하는 단계; 및상기 제 2 금속간 산화막 상에 감광막을 성막하여 상기 외부 박스 패턴 내부에 내부 박스 패턴을 형성하는 단계를 포함하는 것을 특징으로 하는 오버레이 버어니어 형성방법.
- 스크라이브 라인 영역과 가드 링 영역이 정의된 반도체 기판;상기 스크라이브 라인 영역을 포함한 상기 반도체 기판의 전면 상에 형성되면서 상기 스크라이브 라인 영역과 가드 링 영역의 경게에서는 영역 구분을 위해소정 폭만큼이 제거된 다층의 다결정 실리콘;상기 스크라이브 라인 영역내의 상기 다층의 다결정 실리콘 상에 형성된 외부 박스 패턴;상기 외부 박스 패턴을 포함한 상기 반도체 기판의 전면 상에 차례로 형성된 제 1 금속간 산화막, SOG막 및 제 2 금속간 산화막; 및상기 외부 박스 패턴 내부의 상기 제 2 금속간 산화막 상에 형성된 내부 박스 패턴을 포함하는 것을 특징으로 하는 오버레이 버어니어 구조.
- 제 2 항에 있어서, 상기 오버레이 판독은 내부 박스와 외부 박스 사이의 수평거리비와 수직거리비로부터 구하는 것을 특징으로 하는 오버레이 버어니어 구조.
- 제 2 항에 있어서,상기 스크라이브 라인 및 가드링 영역에 형성되는 다층의 다결정 실리콘층은 4층인 것을 특징으로 하는 오버레이 버어니어 구조.
- 제 2 항에 있어서,상기 스크라이브 라인 영역에 형성되는 다층의 다결정 실리콘은 1층 내지 3층인 것을 특징으로 하는 오버레이 버어니어 구조.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950034981A KR100376889B1 (ko) | 1995-10-11 | 1995-10-11 | 오버레이버어니어구조및그형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019950034981A KR100376889B1 (ko) | 1995-10-11 | 1995-10-11 | 오버레이버어니어구조및그형성방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR970023629A KR970023629A (ko) | 1997-05-30 |
| KR100376889B1 true KR100376889B1 (ko) | 2003-06-11 |
Family
ID=37416974
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019950034981A KR100376889B1 (ko) | 1995-10-11 | 1995-10-11 | 오버레이버어니어구조및그형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100376889B1 (ko) |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR100424391B1 (ko) * | 1999-12-30 | 2004-03-24 | 아남반도체 주식회사 | 반도체 제조 공정에 있어서 얼라인 측정 방법 |
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR940010171A (ko) * | 1992-10-30 | 1994-05-24 | 김주용 | 오버래이 버니어 및 그 제조방법 |
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| KR950025905A (ko) * | 1994-02-07 | 1995-09-18 | 김주용 | 포토마스크 제작방법 |
-
1995
- 1995-10-11 KR KR1019950034981A patent/KR100376889B1/ko not_active IP Right Cessation
Patent Citations (4)
| Publication number | Priority date | Publication date | Assignee | Title |
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Also Published As
| Publication number | Publication date |
|---|---|
| KR970023629A (ko) | 1997-05-30 |
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| Date | Code | Title | Description |
|---|---|---|---|
| A201 | Request for examination | ||
| E902 | Notification of reason for refusal | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
| GRNT | Written decision to grant | ||
| FPAY | Annual fee payment |
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