KR20010063609A - 어드레스 천이 검출 회로 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 어드레스 천이 검출 회로에 관한 것으로, ATD의 입력 신호를 지연시켜주는 딜레이 부분이 종래의 회로에서는 라이징과 폴링을 구분하여 각각 존재하던 것을 하나로 합쳐서 구성함으로써, 레이아웃의 면적을 대폭 줄이고 전류소모를 줄일 수 있는 효과가 있다.
이를 위하여, 본 발명의 어드레스 천이 검출 회로는 입력라인으로 부터의 어드레스신호를 입력하여 일정시간 지연된 펄스 신호를 발생하는 지연 수단과, 상기 어드레스신호가 변화하는 것을 감지하여 상기 지연 수단에서 지연된 시간만큼의 제1 논리레벨을 갖는 펄스신호를 발생하는 펄스신호 발생수단을 포함하여 구성하였다.

Description

어드레스 천이 검출 회로{ADDRESS TRANSITION DETECTOR CIRCUIT}
본 발명은 어드레스 천이 검출(Address transition detector ; 'ATD') 회로에 관한 것으로, 특히 ATD의 입력 신호를 지연시켜주는 딜레이 부분이 종래의 회로에서는 라이징(rising)과 폴링(falling)을 구분하여 각각 존재하던 것을 하나로 합쳐서 구성함으로써, 레이아웃의 면적을 대폭 줄이고 전류소모를 줄인 어드레스 천이 검출 회로에 관한 것이다.
본 발명은 디램(DRAM : Dynamic Random Access Memory), 에스램(SRAM : Static Random Access Memory), 마스크 롬(Mask ROM : Read Only Memory) 등의 반도체 기억소자에 적용할 수 있다.
일반적으로, 어드레스 천이 검출회로는 외부로부터 입력되는 어드레스가 천이될 때에 일정한 폭을 갖는 펄스 신호를 출력하는 회로로서, 일정폭을 갖는 펄스 신호를 이용하여 펄스 신호가 인에이블된 시간 동안에만 소자를 동작시켜 불필요한 전력 소비를 줄이는 역할을 한다.
도 1은 인버터 체인을 사용한 종래의 어드레스 천이 검출회로를 나타낸 것으로, 입력라인으로 부터의 어드레스신호(IN)를 입력하여 이 어드레스신호(IN)가 라이징(rising)될 때 일정 구간의 펄스 신호를 발생하는 라이징 에지 검출부(10)와, 상기 입력라인으로 부터의 어드레스신호(IN)를 입력하여 이 어드레스신호(IN)가 폴링(falling)될 때 일정 구간의 펄스 신호를 발생하는 폴링 에지 검출부(20)와, 상기 라이징 에지 검출부(10)로부터 출력된 펄스 신호와 상기 폴링 에지 검출부(20)로부터 출력된 펄스 신호를 논리합하여 출력하는 논리 연산부(30)로 구성된다.
도시한 바와 같이, 상기 라이징 에지 검출부(10)는 입력라인으로 부터의 어드레스신호(IN)를 반전한 신호(Nd2)를 출력하는 인버터(INV1)와, 상기 인버터(INV1)의 출력신호를 다시 반전한 후 일정구간 지연시킨 신호(Nd1)를 출력하는 인버터(INV2) 및 딜레이단(12)과, 상기 딜레이단(12)의 출력신호(Nd1)와 상기 인버터(INV1)의 출력신호를 NOR 연산하여 상기 어드레스신호(IN)의 라이징 구간을검출하는 NOR 게이트(NOR1)로 구성된다.
그리고, 폴링 에지 검출부(20)는 입력라인으로 부터의 어드레스신호(IN)를 반전한 신호(Nd2)를 출력하는 인버터(INV3)와, 상기 인버터(INV3)의 출력신호를 일정구간 지연시킨 신호(Nd4)를 출력하는 딜레이단(22)과, 상기 딜레이단(22)의 출력신호(Nd4)와 상기 어드레스신호(IN)를 NOR 연산하여 상기 어드레스신호(IN)의 폴링 구간을 검출하는 NOR 게이트(NOR2)로 구성된다.
상기 논리 연산부(30)는 상기 라이징 에지 검출부(10)의 출력 펄스 신호(Nd3)와 상기 폴링 에지 검출부(20)의 출력 펄스 신호(Nd5)를 입력하여 NOR 연산하는 NOR 게이트(NOR3)와, 상기 NOR 게이트(NOR3)의 출력 신호를 반전시켜 어드레스천이검출신호(OUT)를 출력하는 인버터(INV4)로 구성된다.
종래의 어드레스 천이 검출 회로는 입력라인으로 부터의 어드레스 신호(IN)를 검출하여 라이징 구간과 폴링 구간에 각각 일정한 폭을 갖는 펄스 신호를 발생하도록 한다. 즉, 출력 신호인 상기 어드레스천이검출신호(OUT)는 상기 어드레스신호(IN)의 라이징에지 및 폴리에지에서 일정한 폭의 하이 논리펄스를 갖는다.
도 2a 및 도 2b는 종래의 어드레스 천이 검출 회로의 동작 타이밍을 나타낸 것이다. 여기서, 도 2b의 (a)와 (b) 펄스 신호는 전원전압이 3V일 때 입력어드레스신호(a)와 어드레스 천이 검출 신호인 출력신호(b)를 각각 나타낸 것이다. 그리고, (c)와 (d) 펄스 신호는 전원전압이 1.5V일 때 입력어드레스신호(c)와 어드레스 천이 검출 신호인 출력신호(d)를 각각 나타낸 것이다.
그런데, 이와 같이 구성된 종래의 어드레스 천이 검출 회로에 있어서는, 입력라인으로 부터의 어드레스 신호가 천이(라이징 및 폴링)되는 것을 검출하기 위한 라이징 에지 검출부(10)와 폴링 에지 검출부(20)가 각각 2개가 필요하였다. 이는 어드레스 핀 갯수 만큼 어드레스 천이 검출 회로가 필요하기 때문에 레이아웃의 면적을 많이 차지하게 되고, 또한 전류의 소모가 많은 문제점이 있었다.
따라서, 본 발명은 상기 문제점을 해결하기 위하여 이루어진 것으로, 본 발명은 입력 신호를 지연시켜주는 딜레이 부분이 종래의 회로에서는 라이징과 폴링을 구분하여 각각 존재하던 것을 하나로 합쳐서 구성함으로써, 레이아웃의 면적을 대폭 줄이고 전류소모를 줄인 어드레스 천이 검출 회로를 제공하는데 그 목적이 있다.
도 1은 종래의 어드레스 천이 검출 회로도
도 2a 및 도 2b는 종래의 어드레스 천이 검출 회로의 동작 타이밍도
도 3은 본 발명의 어드레스 천이 검출 회로도
도 4a 및 도 4b는 본 발명의 어드레스 천이 검출 회로의 동작 타이밍도
* 도면의 주요부분에 대한 부호의 설명 *
10 : 라이징 에지 검출부 12, 22, 112 : 딜레이단
20 : 폴링 에지 검출부 30 : 논리 연산부
100 : 어드레스 천이 검출 회로 110 : 지연 회로부
120 : 펄스신호 발생 회로부
상기 목적을 달성하기 위하여, 본 발명에 의한 어드레스 천이 검출 회로는,
입력라인으로 부터의 어드레스신호를 입력하여 일정시간 지연된 펄스 신호를 발생하는 지연 수단과,
상기 어드레스신호가 변화하는 것을 감지하여 상기 지연 수단에서 지연된 시간만큼의 제1 논리레벨을 갖는 펄스신호를 발생하는 펄스신호 발생수단을 포함하여 이루어진 것을 특징으로 한다.
여기서, 상기 제1 논리레벨은 '로직로우'인 것을 특징으로 한다.
그리고, 상기 지연 수단은, 상기 어드레스신호를 입력하는 입력라인과 일정시간 지연된 펄스 신호를 출력하는 출력노드 사이에 직렬접속된 제1 인버터와 딜레이단 및 제2 인버터로 구성된 것을 특징으로 한다.
상기 펄스신호 발생수단은, 상기 어드레스신호가 천이되는 구간부터 상기 지연 수단에서 출력된 펄스 신호가 천이되는 구간까지 '로우'레벨을 갖는 펄스 신호를 발생하도록 구성된 것을 특징으로 한다.
이하, 본 발명의 실시예에 관하여 첨부도면을 참조하면서 상세히 설명한다.
또, 실시예를 설명하기 위한 모든 도면에서 동일한 기능을 갖는 것은 동일한 부호를 사용하고 그 반복적인 설명은 생략한다.
도 3은 본 발명의 어드레스 천이 검출 회로를 나타낸 것으로, 입력라인으로 부터의 어드레스신호(IN)를 입력하여 일정시간 지연된 펄스 신호를 발생하는 지연 회로부(110)와, 상기 어드레스신호(IN)가 변화하는 것을 감지하여 상기 지연 회로부(110)에서 지연된 시간만큼의 '로우'레벨을 갖는 펄스신호를 발생하는 펄스신호 발생 회로부(120)를 구비한다.
상기 지연 회로부(110)는 어드레스신호(IN)를 입력하는 입력라인과 일정시간 지연된 펄스 신호를 출력하는 출력노드(Nd6) 사이에 직렬접속된 인버터(INV5)와 딜레이단(112) 및 인버터(INV6)로 구성된다.
상기 펄스신호 발생 회로부(120)는 상기 어드레스신호(IN)가 천이되는 구간부터 상기 지연 회로부(110)에서 출력된 펄스 신호가 천이되는 구간까지 '로우'레벨을 갖는 펄스 신호를 발생하도록 구성된다. 도시한 바와 같이, 상기 어드레스신호(IN)에 의해 스위칭되는 PMOS 트랜지스터(P1)와 상기 지연 회로부(110)의 출력신호(Nd6)에 의해 스위칭되는 PMOS 트랜지스터(P3)가 전원전압(Vdd) 및 노드(Nd7)사이에 직렬접속되고, 상기 어드레스신호(IN)의 반전신호에 의해 스위칭되는 PMOS 트랜지스터(P2)와 상기 지연 회로부(110)로부터 출력된 펄스신호(Nd6)의 반전신호에 의해 스위칭되는 PMOS 트랜지스터(P4)가 전원전압(Vdd) 및 노드(Nd7) 사이에 직렬접속되어 있다. 그리고, 상기 어드레스신호(IN)와 상기 지연 회로부(110)에서 출력된 펄스 신호(Nd6)에 의해 각각 스위칭되는 NMOS 트랜지스터(N1)와 NMOS 트랜지스터(N2)가 상기 노드(Nd7) 및 노드(Nd8) 사이에 병렬접속되어 상기 노드(Nd7)의 신호를 노드(Nd8)로 전달한다.
상기 어드레스신호(IN)의 반전신호에 의해 스위칭되는 NMOS 트랜지스터(N4)와 상기 지연 회로부(110)로부터 출력된 펄스신호(Nd6)의 반전신호에 의해 스위칭되는 NMOS 트랜지스터(N3)가 상기 노드(Nd8)와 접지전압(Vss) 사이에 접속되어 상기 노드(Nd8)의 신호를 접지전압(Vss)으로 흘러주게 된다.
그리고, 상기 노드(Nd7)로 출력된 펄스 신호는 인버터(INV9)에 의해 반전되어 최종 출력단자(OUT)로 어드레스 천이 검출 신호를 출력하게 된다.
그러면, 상기 구성을 갖는 본 발명의 어드레스 천이 검출 회로의 동작을 도 4a에 도시한 동작 타이밍도를 참조하여 설명하기로 한다.
먼저, 도 4a에 나타낸 것과 같은 어드레스신호(IN)가 입력되면 지연 회로부(110)에 의해 일정시간 지연된 (b)와 같은 펄스 신호가 노드(Nd6)로 출력된다.
상기 펄스신호 발생 회로부(120)는 어드레스신호(IN)와 상기 지연 회로부(110)로부터 출력된 펄스신호(Nd6)가 모두 '로우'일때는 PMOS트랜지스터(P1 및 P3)가 턴-온되고 NMOS 트랜지스터(N1 및 N2)가 턴-오프되어 노드(Nd7)는 '하이' 전위레벨을 갖게 된다. 그런데, 상기 어드레스신호(IN)가 '로우'에서 '하이'로 전이되면 상기 PMOS 트랜지스터(P1 및 P4)는 턴-오프되고 PMOS 트랜지스터(P2 및 P3)가 턴-온되어 노드(Nd7)로 전원전압(Vdd)을 차단하고, NMOS 트랜지스터(N1 및 N3)가 턴-온되어 접지전압(Vss)으로 커런트 패스(Path)가 형성되어 상기 노드(Nd7)는 '로우' 전위레벨을 갖게 된다. 이때, 상기 NMOS 트랜지스터(N2 및 N4)는 상기 지연 회로부(110)의 출력 신호(Nd6)가 상기 어드레스신호(IN)를 일정 시간동안 지연하여 출력하기 때문에 이 지연된 시간만큼 턴-오프하게 된다. 그후, 상기 지연 회로부(110)의 출력 신호(Nd6)가 '로우'에서 '하이'로 전이되면 PMOS 트랜지스터(P2 및 P4)는 턴-온 상태에 있고 NMOS 트랜지스터(N1 및 N2)가 턴-온 상태에 있지만, NMOS 트랜지스터(N3 및 N4)가 턴-오프된 상태이기 때문에 상기 노드(Nd7)는 '하이'로 바뀌게 된다.
그후, 상기 어드레스신호(IN)가 '하이'에서 '로우'로 전이되면 상기 지연 회로부(110)의 펄스 신호(Nd6)는 일정구간동안 '하이'를 유지하게 되므로 PMOS 트랜지스터(P2 및 P3)가 턴-오프되고 NMOS 트랜지스터(N2 및 N4)가 턴-온되어 상기 노드(Nd7)에서 접지전압(Vss)으로 커런트 패스가 형성되어 상기 노드(Nd7)는 '로우'가 된다. 이후, 얼마의 시간이 경과된 후 상기 지연 회로부(110)의 출력 펄스신호(Nd6)가 '하이'에서 '로우'로 변하면 상기 PMOS 트랜지스터(P1 및 P3)가 턴-온되고 NMOS 트랜지스터(N1 및 N2)가 턴-오프되어 노드(Nd7)는 '하이' 전위레벨을 갖게 된다.
따라서, 본 발명은 종래의 라이징 에지 검출 회로부와 폴링 에지 검출 회로부로 2개의 검출 회로가 필요하던 것을 1개의 회로로 구성하여 입력라인으로부터 입력되는 어드레스의 변화를 동일하게 검출할 수 있다.
도 4b의 (a)와 (b) 펄스 신호는 전원전압이 3V일 때 입력어드레스신호(a)와 어드레스 천이 검출 신호인 출력신호(b)를 각각 나타낸 것이다. 그리고, (c)와 (d) 펄스 신호는 전원전압이 1.5V일 때 입력어드레스신호(c)와 어드레스 천이 검출 신호인 출력신호(d)를 각각 나타낸 것이다.
이상에서 설명한 바와 같이, 본 발명에 의한 어드레스 천이 검출 회로에 있어서는, ATD의 입력 신호를 지연시켜주는 딜레이 부분이 종래의 회로에서는 라이징(rising)과 폴링(falling)을 구분하여 각각 존재하던 것을 하나로 합쳐서 구성하여 레이아웃의 면적을 대폭 줄이고 전류소모를 줄일 수 있는 효과가 있다.
아울러 본 발명의 바람직한 실시예들은 예시의 목적을 위해 개시된 것이며, 당업자라면 본 발명의 사상과 범위 안에서 다양한 수정, 변경, 부가등이 가능할 것이며, 이러한 수정 변경등은 이하의 특허청구범위에 속하는 것으로 보아야 할 것이다.

Claims (4)

  1. 어드레스 천이 검출 회로에 있어서,
    입력라인과,
    상기 입력라인으로 부터의 어드레스신호를 입력하여 일정시간 지연된 펄스 신호를 발생하는 지연 수단과,
    상기 입력라인과 지연수단을 통해 입력되는 신호들에 의해 구동되고, 상기 어드레스신호가 변화하는 것을 감지하여 상기 지연 수단에서 지연된 시간만큼의 제1 논리레벨을 갖는 펄스신호를 발생하는 펄스신호 발생수단을 포함하여 이루어진 것을 특징으로 하는 어드레스 천이 검출 회로.
  2. 제 1 항에 있어서,
    상기 제1 논리레벨은 '로직로우'인 것을 특징으로 하는 어드레스 천이 검출 회로.
  3. 제 1 항에 있어서, 상기 지연 수단은,
    상기 어드레스신호를 입력하는 입력라인과 일정시간 지연된 펄스 신호를 출력하는 출력노드 사이에 직렬접속된 제1 인버터와 딜레이단 및 제2 인버터로 구성된 것을 특징으로 하는 어드레스 천이 검출 회로.
  4. 제 1 항에 있어서, 상기 펄스신호 발생수단은,
    상기 어드레스신호가 천이되는 구간부터 상기 지연 수단에서 출력된 펄스 신호가 천이되는 구간까지 '로우'레벨을 갖는 펄스 신호를 발생하도록 구성된 것을 특징으로 하는 어드레스 천이 검출 회로.
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