KR20010060556A - 플래쉬 메모리 소자의 바이어스 레벨 생성회로 - Google Patents
플래쉬 메모리 소자의 바이어스 레벨 생성회로 Download PDFInfo
- Publication number
- KR20010060556A KR20010060556A KR1019990062953A KR19990062953A KR20010060556A KR 20010060556 A KR20010060556 A KR 20010060556A KR 1019990062953 A KR1019990062953 A KR 1019990062953A KR 19990062953 A KR19990062953 A KR 19990062953A KR 20010060556 A KR20010060556 A KR 20010060556A
- Authority
- KR
- South Korea
- Prior art keywords
- signal
- voltage
- program
- switching element
- bias level
- Prior art date
Links
Classifications
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
-
- G—PHYSICS
- G11—INFORMATION STORAGE
- G11C—STATIC STORES
- G11C16/00—Erasable programmable read-only memories
- G11C16/02—Erasable programmable read-only memories electrically programmable
- G11C16/06—Auxiliary circuits, e.g. for writing into memory
- G11C16/30—Power supply circuits
Landscapes
- Read Only Memory (AREA)
Abstract
Description
Claims (6)
- 인에이블 신호를 반전시키는 제 1 인버터,상기 제 1 인버터의 출력신호에 따라 스위칭되는 제 1 스위칭 소자,상기 제 1 스위칭 소자를 통해 전달된 전원전압 및 상기 인에이블 신호에 따라 바이어스 레벨을 만들 때 필요한 펌프 아웃전압을 생성하는 챠지 펌프,상기 프로그램 신호에 따라 셀의 프로그램 및 검증에 적당한 바이어스 레벨로 만들기 위한 상기 펌프 아웃전압의 오실레이션을 방지해 주는 바이어스 스위치 회로 및상기 프로그램 신호에 따라 특정 전류패스를 설정하여 상기 바이어스 스위치 회로에서 생성된 전압을 상기 셀의 프로그램 및 검증에 적당한 바이어스 레벨로 만들어 주는 레귤레이터로 이루어진 것을 특징으로 하는 플래쉬 메모리 소자의 바이어스 레벨 생성회로.
- 제 1 항에 있어서,상기 바이어스 스위치 회로는 상기 프로그램 신호를 반전시키는 제 2 및 제 3 인버터,상기 펌프 아웃전압 및 상기 프로그램 신호에 따라 셀의 프로그램시 필요한 바이어스 레벨을 만들기 위한 제 1 출력신호를 생성하는 제 1 고전압 래치 회로,상기 펌프 아웃전압 및 상기 제 2 인버터의 출력신호에 따라 셀의 프로그램 검증시 필요한 바이어스 레벨을 만들기 위한 제 2 출력신호를 생성하는 제 2 고전압 래치 회로,상기 제 3 인버터의 출력신호에 따라 상기 제 1 출력신호를 출력단자로 전달하는 제 2 스위칭 소자,상기 제 2 고전압 래치 회로의 출력단 및 접지전압 단자간에 접속되어 상기 제 2 출력신호의 갑작스러운 고전류 발생에 의한 오실레이션을 방지하는 제 1 커패시터, 및상기 프로그램 신호에 따라 상기 제 2 출력신호를 출력단자로 전달하는 제 3 스위칭 소자로 이루어진 것을 특징으로 하는 플래쉬 메모리 소자의 바이어스 레벨 생성회로.
- 제 2 항에 있어서,상기 고전압 래치 회로는 제 1 입력단자로 인가되는 입력신호를 반전시키는 제 4 인버터,제 1 노드 및 접지전원간에 직렬로 접속되며 상기 제 1 입력단자로 인가되는 입력신호에 따라 스위칭되는 제 4 스위칭 소자 및 전원전압에 의해 항상 온상태인 제 5 스위칭 소자,제 2 노드 및 접지전원간에 직렬로 접속되며 상기 제 4 인버터의 출력신호에따라 스위칭되는 제 6 스위칭 소자 및 전압전원에 의해 항상 온상태인 제 7 스위칭 소자,제 2 입력단자 및 상기 제 1 노드간에 접속되며 상기 제 2 노드의 전위에 따라 스위칭 되는 제 8 스위칭 소자,제 2 입력단자 및 상기 제 2 노드간에 접속되며 상기 제 1 노드의 전위에 상기 제 2 입력단자의 신호를 출력단으로 전달하는 제 9 스위칭 소자로 이루어진 것을 특징으로 하는 플래쉬 메모리 소자의 바이어스 레벨 생성회로.
- 제 1 항에 있어서,상기 레귤레이터는 상기 프로그램 신호를 반전시키는 제 5 인버터상기 바이어스 스위치 회로의 출력신호를 직렬로 연결된 다수의 다이오드로 전압분배하는 전압 분배부,상기 인에이블 신호(EN)에 따라 상기 전압 분배부에 의해 전압강하된 신호를 센싱하는 레귤레이션 센스앰프,상기 바이어스 스위치 회로의 출력신호를 셀의 프로그램용 바이어스 레벨 및 프로그램 검증용 바이어스 레벨중 어느 하나의 레벨을 만들기 위해 다수의 전류패스를 형성하는 전류 패스부 및상기 프로그램 신호 및 상기 제 5 인버터에 따라 상기 레귤레이션 센스앰프의 출력신호를 프로그램용 및 프로그램 검증용중 어느 하나를 선택하여 상기 전류패스부로 전달하는 제 1 및 제 2 전송 게이트(T1 및 T2)로 이루어진 것을 특징으로 하는 플래쉬 메모리 소자의 바이어스 레벨 생성회로.
- 제 4 항에 있어서,상기 전류 패스부는 상기 제 1 전송 게이트에 따라 스위칭 되는 제 10 스위칭 소자,상기 제 10 스위치 소자 및 접지전압 단자간에 접속되는 제 1 저항,상기 제 2 전송 게이트에 따라 스위칭 되는 제 11 스위칭 소자,상기 제 11 스위치 소자 및 접지전압 단자간에 접속되는 제 2 저항으로 이루어진 것을 특징으로 하는 플래쉬 메모리 소자의 바이어스 레벨 생성회로.
- 제 5 항에 있어서,상기 제 10 스위칭 소자는 상기 제 11 스위칭 소자보다 셀의 사이즈를 크게하여 서로 셀의 사이즈를 다르게 하는 것을 특징을 하는 플래쉬 메모리 소자의 바이어스 레벨 생성회로.
Priority Applications (4)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990062953A KR100332114B1 (ko) | 1999-12-27 | 1999-12-27 | 플래쉬 메모리 소자의 바이어스 레벨 생성회로 |
US09/722,107 US6356488B1 (en) | 1999-12-27 | 2000-11-27 | Bias level generating circuit in a flash memory device |
JP2000380385A JP4375898B2 (ja) | 1999-12-27 | 2000-12-14 | フラッシュメモリ素子のバイアスレベル生成回路 |
TW089127158A TW594763B (en) | 1999-12-27 | 2000-12-19 | Bias level generating circuit in a flash memory device |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
KR1019990062953A KR100332114B1 (ko) | 1999-12-27 | 1999-12-27 | 플래쉬 메모리 소자의 바이어스 레벨 생성회로 |
Publications (2)
Publication Number | Publication Date |
---|---|
KR20010060556A true KR20010060556A (ko) | 2001-07-07 |
KR100332114B1 KR100332114B1 (ko) | 2002-04-10 |
Family
ID=19630339
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
KR1019990062953A KR100332114B1 (ko) | 1999-12-27 | 1999-12-27 | 플래쉬 메모리 소자의 바이어스 레벨 생성회로 |
Country Status (4)
Country | Link |
---|---|
US (1) | US6356488B1 (ko) |
JP (1) | JP4375898B2 (ko) |
KR (1) | KR100332114B1 (ko) |
TW (1) | TW594763B (ko) |
Families Citing this family (9)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP4149637B2 (ja) * | 2000-05-25 | 2008-09-10 | 株式会社東芝 | 半導体装置 |
US6891426B2 (en) * | 2001-10-19 | 2005-05-10 | Intel Corporation | Circuit for providing multiple voltage signals |
JP4159454B2 (ja) * | 2003-11-27 | 2008-10-01 | エルピーダメモリ株式会社 | 半導体装置 |
KR100660638B1 (ko) * | 2005-10-26 | 2006-12-21 | 삼성전자주식회사 | 고전압 발생 회로 및 이를 구비하는 반도체 장치 |
US7279961B2 (en) * | 2005-11-21 | 2007-10-09 | Atmel Corporation | Charge pump for intermediate voltage |
US8330530B2 (en) * | 2010-06-07 | 2012-12-11 | Skyworks Solutions, Inc. | Apparatus and method for disabling well bias |
KR102471413B1 (ko) * | 2016-07-28 | 2022-11-29 | 에스케이하이닉스 주식회사 | 반도체 장치 |
US10528099B2 (en) * | 2016-10-10 | 2020-01-07 | Micron Technology, Inc. | Configuration update for a memory device based on a temperature of the memory device |
US11791804B2 (en) * | 2022-03-11 | 2023-10-17 | Changxin Memory Technologies, Inc. | Circuit for generating bias signal and clock input circuit |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
FR2681180B1 (fr) * | 1991-09-05 | 1996-10-25 | Gemplus Card Int | Circuit de regulation de tension de programmation, pour memoires programmables. |
US5291446A (en) * | 1992-10-22 | 1994-03-01 | Advanced Micro Devices, Inc. | VPP power supply having a regulator circuit for controlling a regulated positive potential |
US5511026A (en) * | 1993-12-01 | 1996-04-23 | Advanced Micro Devices, Inc. | Boosted and regulated gate power supply with reference tracking for multi-density and low voltage supply memories |
EP0782149B1 (en) * | 1995-12-29 | 2003-05-28 | STMicroelectronics S.r.l. | Device for generating and regulating a gate voltage in a non-volatile memory |
US6002630A (en) * | 1997-11-21 | 1999-12-14 | Macronix International Co., Ltd. | On chip voltage generation for low power integrated circuits |
ITTO980077A1 (it) * | 1998-01-30 | 1999-07-30 | Sgs Thomson Microelectronics | Architettura di pompe ad alta tensione per dispositivi elettronici integrati |
-
1999
- 1999-12-27 KR KR1019990062953A patent/KR100332114B1/ko not_active IP Right Cessation
-
2000
- 2000-11-27 US US09/722,107 patent/US6356488B1/en not_active Expired - Lifetime
- 2000-12-14 JP JP2000380385A patent/JP4375898B2/ja not_active Expired - Fee Related
- 2000-12-19 TW TW089127158A patent/TW594763B/zh not_active IP Right Cessation
Also Published As
Publication number | Publication date |
---|---|
KR100332114B1 (ko) | 2002-04-10 |
JP2001216793A (ja) | 2001-08-10 |
US6356488B1 (en) | 2002-03-12 |
TW594763B (en) | 2004-06-21 |
JP4375898B2 (ja) | 2009-12-02 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
US9165666B2 (en) | Charge pump apparatus, a memory integrated circuit and methods of power supply | |
US8064260B2 (en) | Power supplies in flash memory devices and systems | |
US6144237A (en) | Power on reset circuit | |
KR100287545B1 (ko) | 불 휘발성 반도체 메모리 장치 | |
KR100456597B1 (ko) | 외부 전압 레벨에 따라 내부 전압을 선택적으로 발생하는반도체 메모리 장치 및 그 내부 전압 발생 회로 | |
KR100332114B1 (ko) | 플래쉬 메모리 소자의 바이어스 레벨 생성회로 | |
KR100368307B1 (ko) | 안티퓨즈 프로그램 회로 | |
JP4062395B2 (ja) | 電圧制御回路 | |
US7053689B2 (en) | High voltage switch circuit | |
KR100338337B1 (ko) | 모드 설정 확정 신호 발생 회로 | |
US5815464A (en) | Address transition detection circuit | |
US6650152B2 (en) | Intermediate voltage control circuit having reduced power consumption | |
KR100553715B1 (ko) | 멀티 레벨 고전압 레귤레이터 | |
KR100282728B1 (ko) | 플래쉬메모리장치 | |
KR100650726B1 (ko) | 메모리 장치용 내부전압 공급장치 | |
KR100418719B1 (ko) | 플래쉬 메모리 장치의 펌핑 회로 | |
KR100908536B1 (ko) | 고전압 발생기의 전류 소모 방지 장치 | |
KR100215761B1 (ko) | 반도체 메모리장치의 레벨 쉬프트회로 | |
KR0182949B1 (ko) | 파워-업 구동회로의 안정적인 파워-업 구동방법 | |
KR20130047224A (ko) | 반도체 장치 | |
KR20070067486A (ko) | 반도체 소자의 오실레이터 회로 | |
KR19980076327A (ko) | 구동력을 높이기 위한 전압 분배회로 | |
KR20100009334A (ko) | 기준전압 발생회로 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A201 | Request for examination | ||
E701 | Decision to grant or registration of patent right | ||
GRNT | Written decision to grant | ||
FPAY | Annual fee payment |
Payment date: 20130225 Year of fee payment: 12 |
|
FPAY | Annual fee payment |
Payment date: 20140221 Year of fee payment: 13 |
|
FPAY | Annual fee payment |
Payment date: 20150223 Year of fee payment: 14 |
|
FPAY | Annual fee payment |
Payment date: 20160223 Year of fee payment: 15 |
|
FPAY | Annual fee payment |
Payment date: 20170223 Year of fee payment: 16 |
|
FPAY | Annual fee payment |
Payment date: 20180223 Year of fee payment: 17 |
|
LAPS | Lapse due to unpaid annual fee |