KR20010057207A - 반도체 더블 칩 패키지 - Google Patents

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Abstract

본 발명 반도체 더블 칩 패키지는 서로 뒷면에 부착된 상,하부 반도체 칩(22')(22)을 서브스트레이트(21)의 상부에 배치하되 하부 반도체 칩(22)은 범프(23)로 전기적인 연결을 하고, 상부 반도체 칩(22')은 금속와이어(25)로 전기적인 연결을 하여, 칩의 크기에 관계없이 간단히 적층할 수 있다.

Description

반도체 더블 칩 패키지{SEMICONDUCTOR DOUBLE CHIP PACKAGE}
본 발명은 반도체 더블 칩 패키지에 관한 것으로, 특히 칩을 적층구성하여 고집적화를 실현함과 동시에 외부단자의 다핀화를 실현할 수 있도록 하는데 적합한 반도체 더블 칩 패키지에 관한 것이다.
일반적으로 알려진 단일칩 패키지의 한 형태가 도 1에 도시되어 있는 바, 이를 간단히 설명하면 다음과 같다.
도 1은 종래 컨벤셔널 패키지의 구성을 보인 종단면도로서, 도시된 바와 같이, 리드 프레임(1)의 패들(1a) 상면에 접착제로 반도체 칩(2)이 고정부착되어 있고, 그 칩(2)의 주변에는 다수개의 인너리드(1b)들이 나열설치되어 있으며, 그 인너리드(1b)들과 칩(2)은 금속와이어(3)로 전기적인 연결이 이루어져 있으며, 그 칩(2), 금속와이어(3), 인너리드(1b)의 일정부분을 감싸도록 봉지제(4)가 몰딩되어 있고, 상기 인너리드(1b)들에 각각 연결되도록 봉지제(4)의 외측으로 아웃리드(1c)들이 포밍되어 돌출형성되어 있다.
상기와 같이 구성된 단일칩 패키지는 고기능화되어 가는 칩의 추세에 따라 규정된 칩 사이즈내에서 고집적화 하는것이 한계가 있는 문제점이 있었다.
상기와 같은 문제점을 감안하여 제작된 패키지가 더블칩 패키지로서, 이러한 더블칩 패키지의 한 형태가 도 2에 도시되어 있는 바, 이를 간단히 설명하면 다음과 같다.
도시된 바와 같이, 하부 반도체 칩(11)의 상면에 상부 반도체 칩(11')이 적층된 상태로 리드프레임(12)의 패들(12a)에 부착되어 있고, 그 패들(12a)의 주변에는 다수개의 인너리드(12b)들이 나열설치되어 있으며, 그 인너리드(12b)들과 상기 상,하부 칩(11')(11)들은 각각 금속와이어(13)로 전기적인 연결이 이루어져 있고, 상기 상,하부 칩(11')(11), 금속와이어(13), 인너리드(12b)의 일정부분을 감싸도록 봉지제(14)가 몰딩되어 있으며, 상기 인너리드(12b)에 연결됨과 아울러 봉지제(14)의 외측으로 아웃리드(12c)들이 돌출형성되어 있다.
그러나, 상기와 같은 구조를 가지고 있는 더블칩 형태의 패키지도 여러가지 문제점을 가지고 있는 것이었다.
첫번째, 상부 칩(11')의 크기가 하부 칩(11)의 크기 보다 반드시 작아야 하므로 칩(11)(11')의 크기를 설계하는데 있어서 제약이 있는 문제점이 있었다.
두번째, 칩(11)(11')들은 적층되어 고집적화가 어느정도 이루어져 있음에도 불구하고, 칩(11)(11')의 전기적인 신호를 외부로 전달하기 위한 아웃리드(12c)들의 배치가 한정되어 있어서, 다핀화가 불가능한 문제점을 가지고 있었다.
상기와 같은 문제점을 감안하여 안출한 본 발명의 목적은 적층되는 칩의 크기에 제약을 받지 않으면서도 다핀화를 실현할 수 있도록 하는데 적합한 반도체 더블 칩 패키지를 제공함에 있다.
도 1은 종래 컨벤셔널 패키지의 구성을 보인 종단면도.
도 2는 종래 더블 칩 패키지의 구성을 보인 종단면도.
도 3은 본 발명 반도체 더블 칩 패키지의 구성을 보인 종단면도.
도 4는 도 3의 변형예를 보인 종단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
21 : 서브스트레이트 22',22 : 상,하부 반도체 칩
23 : 범프 24 : 에폭시
25 : 금속와이어 26 : 봉지제
27 : 단자볼 28 : 필러
상기와 같은 본 발명의 목적을 달성하기 위하여 다수개의 회로선들이 패터닝되어 있는 다층기판인 서브스트레이트와, 그 서브스트레이트의 상면에 뒤집어서 부착되는 하부 반도체 칩과, 그 하부 반도체 칩의 칩패드와 서브스트레이트의 회로선을 전기적으로 연결하는 복수개의 범프와, 상기 하부 반도체 칩의 상면에 에폭시로 뒷면이 부착되는 상부 반도체 칩과, 그 상부 반도체 칩의 칩패드와 서브스트레이트의 회로선을 전기적으로 연결하는 복수개의 금속와이어와, 상기 상,하부 반도체 칩, 금속와이어를 감싸도록 서브스크레이트의 상면에 몰딩되는 봉지제와, 상기 서브스트레이트의 하면에 부착됨과 아울러 회로선들에 각각 연결되어 있는 복수개의 단자볼들을 구비하여서 구성되는 것을 특징으로 하는 반도체 더블 칩 패키지가 제공된다.
이하, 상기와 같이 구성되는 본 발명 반도체 더블 칩 패키지를 첨부된 도면의 실시예를 참고하여 보다 상세히 설명하면 다음과 같다.
도 3은 본 발명 반도체 더블 칩 패키지의 구성을 보인 종단면도로서, 도시된 바와 같이, 본 발명 반도체 더블 칩 패키지는 다수개의 회로선(미도시)들이 패터닝되어 있는 다층기판인 서브스트레이트(21)의 상면에 하부 반도체 칩(22)이 뒤집어서 배치되어 있고, 그와 같이 배치되어 있는 하부 반도체 칩(22)의 하면양측에 형성되어 있는 칩패드(미도시)들에는 각각 범프(23)가 형성되어 있어서 서브스트레이트(21)의 회로선(미도시)에 연결되도록 부착되어 있다.
상기 하부 반도체 칩(22)의 상측에는 동일크기의 상부 반도체 칩(22')이 에폭시(24)로 부착되어 있고, 그와 같이 부착된 상부 반도체 칩(22')의 칩패드(미도시)들은 각각 금속와이어(25)에 의하여 서브스트레이트(21)의 회로선에 와이어링되어 있다.
상기 상,하부 반도체 칩(22')(22)과 금속와이어(25)들을 감싸도록 서브스트레이트(21)의 상면에 봉지제(26)가 몰딩되어 있고, 상기 서브스트레이트(21)의 하면에는 외부단자인 금속성의 단자볼(27)들이 회로선에 연결되도록 부착되어 있다.
도면중 미설명 부호(28)은 필러(FILLER)이다.
상기와 같이 구성되어 있는 본 발명 반도체 더블 칩 패키지는 상,하부 반도체 칩(22')(22)을 에폭시(24)를 이용하여 부착하고, 그와 같이 부착된 하부 반도체 칩(22)을 범프(23)를 이용하여 서브스트레이트(21)의 상면에 부착한다.
상기와 같은 상태에서 상부 반도체 칩(22')의 칩패드와 서브스트레이트(21)의 회로선을 금속와이어(25)로 와이어링하는 와이어본딩을 실시하고, 서브스트레이트(21)의 상면에 상,하부 반도체 칩(22')(22)과 금속와이어(25)들을 감싸도록 에폭시와 같은 봉지제(26)를 몰딩한 다음, 서브스트레이트(21)의 하면에 다수개의 단자볼(27)을 부착하여 패키지를 완성한다.
도 4는 도 3의 변형예를 보인 것으로, 상기 도 3과 같이 더블링(DOUBLING)된 칩(22)(22')들을 패턴 테이프(28)를 이용하여 2셋트 적층한 구조로서, 이와 같은 방법을 보인 것으로, 이와 같은 방법을 이용하면 여러개의 칩(22)을 적층하여 고집적화하는 것이 가능하다.
이상에서 상세히 설명한 바와 같이, 본 발명 반도체 더블 칩 패키지는 서로 뒷면에 부착된 상,하부 반도체 칩을 서브스트레이트의 상부에 배치하되 하부 반도체 칩은 범프로 전기적인 연결을 하고, 상부 반도체 칩은 금속와이어로 전기적인 연결을 하여, 칩의 크기에 관계없이 간단히 적층할 수 있고, 서브스트레이트의 하면에 패턴에 다수개의 단자볼들을 부착함으로써 다핀화를 실현할 수 있는 효과가 있다.

Claims (3)

  1. 다수개의 회로선들이 패터닝되어 있는 다층기판인 서브스트레이트와, 그 서브스트레이트의 상면에 뒤집어서 부착되는 하부 반도체 칩과, 그 하부 반도체 칩의 칩패드와 서브스트레이트의 회로선을 전기적으로 연결하는 복수개의 범프와, 상기 하부 반도체 칩의 상면에 에폭시로 뒷면이 부착되는 상부 반도체 칩과, 그 상부 반도체 칩의 칩패드와 서브스트레이트의 회로선을 전기적으로 연결하는 복수개의 금속와이어와, 상기 상,하부 반도체 칩, 금속와이어를 감싸도록 서브스트레이트의 상면에 몰딩되는 봉지제와, 상기 서브스트레이트의 하면에 부착됨과 아울러 회로선들에 각각 연결되어 있는 복수개의 단자볼들을 구비하여서 구성되는 것을 특징으로 하는 반도체 더블 칩 패키지.
  2. 제 1항에 있어서, 상기 상,하부 반도체 칩은 크기가 동일한 것을 특징으로 하는 반도체 더블 칩 패키지.
  3. 제 1항에 있어서, 상기 서브스트레이트와 하부 반도체 칩의 사이에는 필러가 충진되는 것을 특징으로 하는 반도체 더블 칩 패키지.
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