KR20010048940A - 프로세서의 디바이스 제어 시스템 - Google Patents

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Abstract

본 발명에 따른 프로세서(processor)의 디바이스(device) 제어 시스템 (system)은, 프로세서가 복수의 디바이스를 제어하는 데 있어서, 프로세서와 디바이스 사이에 마련된 스위칭 디바이스(switching device)와, 스위칭 디바이스와 디바이스 사이에 경로별로 구분되어 마련된 복수의 데이터 라인(data line)을 구비하여, 프로세서에서 전송되는 디바이스 제어신호를 스위칭 디바이스가 해당 디바이스로 경로 스위칭하여 전송함으로써, 디바이스를 제어한다.
특히, 스위칭 디바이스가 프로세서에서 제어하려는 디바이스를 판단하는 ID(identity) 비교기와, 프로세서에서 전송된 제어신호를 해당 디바이스로 경로 스위칭하여 전송하는 스위칭부 및 디바이스에서 전송되는 RDY(ready signal)를 프로세서로 전송하는 RDY 전송부를 구비하고, 디바이스가 제어신호를 전송받아 처리하는 내부 데이터 처리부와, 프로세서에서 전송되는 시리얼(serial) 데이터를 패러랠 (parallel) 데이터로 변환시키는 S/P부와, 내부 데이터 처리부에서 전송하는 패러랠 데이터를 시리얼 데이터로 변환시키는 P/S부 및 제어신호를 수신할 준비가 되었음을 알리는 신호를 발생시키는 RDY 생성부를 구비한다.
이와 같은 본 발명에 의하면, 복수의 디바이스를 개별적인 데이터 라인으로 연결하여 제어함으로써, 불량 발생시 불량 발생원을 쉽게 검출할 수 있다.

Description

프로세서의 디바이스 제어 시스템{System for controlling device by a processor}
본 발명은 프로세서(processor)의 디바이스(device) 제어에 관한 것으로서, 특히 복수의 디바이스를 개별적인 데이터 라인(data line)으로 연결하여 제어함으로써, 불량 발생시 불량 발생원을 쉽게 검출할 수 있는 프로세서의 디바이스 제어 시스템(system)에 관한 것이다.
일반적으로, 한 개의 프로세서가 복수의 디바이스를 제어하는 데 있어서는, 프로세서와 디바이스 간의 데이터 라인은 모든 디바이스가 공통으로 연결된 시리얼 데이터(serial data) 형태로서 송/수신한다. 이때, 패러랠(parallel) 데이터 형태로 송/수신할 수도 있으나, 데이터 라인의 수를 줄이기 위하여 일반적으로 데이지 체인(Daisy Chain) 방식의 시리얼 데이터 형태를 사용한다.
도 1은 종래의 데이지 체인 방식을 이용한 프로세서의 디바이스 제어 시스템의 구성을 나타낸 블록도이고, 도 2는 프로세서의 디바이스 제어시에 일반적으로 사용되는 타이밍도의 예이다.
도 1을 참조하면, 프로세서의 디바이스 제어 시스템은 프로세서(100)와 복수의 디바이스(110_1, 110_2, 110_3,..., 110_N)로 구성된다. 상기 프로세서(100)는 제어 데이터 생성부(101)와, 내부 데이터 처리부(102) 및 입/출력 버스 인터페이스 (I/O Bus Interface)부(103)를 구비하며, 디바이스_1(110_1)은 ID(Identity) 비교기(111)와, S/P(Serial to Parallel)부(112)와, P/S(Parallel to Serial)부(113)와, RDY(Ready signal) 생성부(114) 및 내부 데이터 처리부(115)를 구비한다. 여기서, 복수의 디바이스는 디바이스_1(110_1), 디바이스_2(110_2), 디바이스_3(110_3) ,..., 디바이스_N(110_N)으로 표시되었으며, 각각의 디바이스는 디바이스_1과 같은 구성요소를 구비한다.
상기 프로세서(100)는 상기 제어 데이터 생성부(101)에서 디바이스를 제어하는 데이터를 발생시킨 후, 상기 입/출력 버스 인터페이스부(103)를 통하여 디바이스에 데이터를 전송한다. 또한, 상기 내부 데이터 처리부(102)는 디바이스로부터 전달된 데이터를 상기 입/출력 버스 인터페이스부(103)를 통하여 입력 받아, 데이터를 처리한다.
한편, 상기 프로세서(100)의 입/출력 버스 인터페이스부(103)를 통하여 전송되는 데이터의 구성은 도 2와 같다. 상기 프로세서(100)와 상기 디바이스 간의 데이터 구성은 클럭(CLK), 동기신호(FS), RDY, 모드(MODE), 어드레스(ADDRESS), 데이터(DATA) 신호 등으로 이루어져 있으며, 이 연결된 라인(line)을 일반적으로 버스(Bus)라고 한다. 여기서 CLK는 프로세서가 디바이스로 전송하는 클럭이며, FS(Frame Sync)에 의해 동기를 맞춘다. 한편, 도 2는 4개의 데이터 라인을 이용하여 전송하는 경우를 나타낸 것으로서, MAD0, MAD1, MAD2 및 MAD3는 각 데이터 라인의 mode(Mx), address(Axx), data(Dx)의 신호를 포함한다.
여기서, 이 버스의 데이터에는 특정 디바이스의 ID를 알려주는 어드레스 정보가 있어서, 상기 디바이스_1(110_1)의 ID 비교기(111)가 어드레스 정보에 들어있는 ID정보를 파악하여, 상기 디바이스_1(110_1)로 오는 데이터이면 수신을 하고, 아닌 경우에는 상기 디바이스_2(110_2)로 데이터를 전송한다. 한편 상기 디바이스_ 2(110_2)는 상기 디바이스_1(110_1)로부터 전송받은 버스에서, 어드레스 정보를 확인하여 데이터의 수신여부를 판단하며, 어드레스가 틀릴 경우에는 상기 디바이스_3 (110_3)으로 데이터를 전송한다. 한편, 상기 디바이스_3(110_3)이하의 디바이스는 동일한 방법으로 버스속의 어드레스 정보를 파악하여 데이터의 수신여부를 판단한다.
이때, 상기 디바이스_1(110_1)의 ID 비교기(111)가 버스속의 어드레스 정보에 들어있는 ID정보를 파악하여, 상기 디바이스_1(110_1)로 전송되는 데이터로 판단되면, 상기 RDY 생성부(114)가 데이터를 수신할 준비가 되었다는 신호를 상기 프로세서(100)로 전송한다. 한편, 상기 S/P부(112)는 버스를 통해 입력되는 시리얼 데이터를 상기 내부 데이터 처리부(115)가 동작할 수 있는 패러랠 데이터 형태로 변환시키며, 상기 P/S부(113)는 내부 데이터 처리부(115)가 상기 프로세서(100)로 전송하고자 하는 패러랠 데이터를 시리얼 데이터로 변환시킨다. 이때, 각 모드 (mode)별로 디바이스의 내부 데이터 처리부에서는 설계시 정의된 고유의 기능을 수행하면서 프로세서와 데이터를 송/수신한다.
그런데, 이상과 같은 종래의 데이지 체인 방식을 이용한 프로세서의 디바이스 제어 시스템은, 프로세서와 디바이스 간의 데이터 라인이 공통 패턴으로 연결되어 있음으로써, 한 개 이상의 디바이스 또는 패턴 불량이 전체 디바이스의 제어에 불량을 유발시킨다. 따라서, 불량 발생시 불량 발생원을 검출하기 어렵다는 문제점이 있다.
본 발명은 상기와 같은 문제점을 감안하여 창출된 것으로서, 복수의 디바이스를 개별적인 데이터 라인으로 연결하여 제어함으로써, 불량 발생시 불량 발생원을 쉽게 검출할 수 있는 프로세서의 디바이스 제어 시스템(system)을 제공함에 그 목적이 있다.
도 1은 종래의 데이지 체인 방식을 이용한 프로세서의 디바이스 제어 시스템의 구성을 나타낸 블록도.
도 2는 프로세서의 디바이스 제어시에 일반적으로 사용되는 타이밍도의 예.
도 3은 본 발명에 따른 프로세서의 디바이스 제어 시스템의 구성을 나타낸 블록도.
〈도면의 주요 부분에 대한 부호의 설명〉
100, 300... 프로세서 101, 301... 제어 데이터 생성부
102, 302... 내부 데이터 처리부 103, 303...입/출력 버스인터페이스부
110_1, 310_1... 디바이스_1 110_2, 310_2... 디바이스_2
110_3, 310_3... 디바이스_3 110_N, 310_N... 디바이스_N
111, 321... ID 비교기 112, 311... S/P부
113, 312... P/S부 114, 313... RDY 생성부
115, 314... 내부 데이터 처리부 320... 스위칭 디바이스
322... 스위칭부 323... RDY 전송부
상기의 목적을 달성하기 위하여 본 발명에 따른 프로세서(processor)의 디바이스(device) 제어 시스템(system)은, 프로세서가 복수의 디바이스를 제어하는 데 있어서, 상기 프로세서와 상기 디바이스 사이에 마련된 스위칭 디바이스(switching device)와, 상기 스위칭 디바이스와 상기 디바이스 사이에 경로별로 구분되어 마련된 복수의 데이터 라인(data line)을 구비하여, 프로세서에서 전송되는 디바이스 제어신호를 상기 스위칭 디바이스가 해당 디바이스로 경로 스위칭하여 전송함으로써, 상기 디바이스를 제어하는 점에 그 특징이 있다.
특히, 상기 스위칭 디바이스가, 상기 프로세서에서 제어하려는 디바이스를 판단하는 ID(identity) 비교기와, 상기 프로세서에서 전송된 제어신호를 해당 디바이스로 경로 스위칭하여 전송하는 스위칭부 및 상기 디바이스에서 전송되는 RDY(ready signal)를 상기 프로세서로 전송하는 RDY 전송부를 구비하고, 상기 디바이스가, 제어신호를 전송받아 처리하는 내부 데이터 처리부와, 상기 프로세서에서 전송되는 시리얼(serial) 데이터를 패러랠(parallel) 데이터로 변환시키는 S/P부와, 상기 내부 데이터 처리부에서 전송하는 패러랠 데이터를 시리얼 데이터로 변환시키는 P/S부 및 제어신호를 수신할 준비가 되었음을 알리는 신호를 발생시키는 RDY 생성부를 구비하는 점에 그 특징이 있다.
이와 같은 본 발명에 의하면, 복수의 디바이스를 개별적인 데이터 라인으로 연결하여 제어함으로써, 불량 발생시 불량 발생원을 쉽게 검출할 수 있다.
이하 첨부된 도면을 참조하면서 본 발명의 실시 예를 상세히 설명한다.
도 3은 본 발명에 따른 프로세서의 디바이스 제어 시스템의 구성을 나타낸 블록도이다.
도 3을 참조하면, 프로세서의 디바이스 제어 시스템은 프로세서(300)와, 스위칭 디바이스(320) 및 복수의 디바이스(310_1, 310_2, 310_3,..., 310_N)로 구성된다.
상기 프로세서(300)는 제어 데이터 생성부(301)와, 내부 데이터 처리부(302) 및 입/출력 버스 인터페이스부(303)를 구비하고, 상기 스위칭 디바이스(302)는 ID 비교기(321)와, 스위칭부(322) 및 RDY 전송부(323)를 구비하며, 상기 디바이스_1 (310_1)은 S/P부(311)와, P/S부(312)와, RDY 생성부(312) 및 내부 데이터 처리부 (314)를 구비한다. 여기서 복수의 디바이스는 디바이스_1(310_1), 디바이스_2 (310_2), 디바이스_3(310_3),..., 디바이스_N(310_N)으로 표시되었으며, 각각의 디바이스는 상기 디바이스_1(310_1)과 같은 구성요소를 구비한다.
상기 프로세서(300)는 상기 제어 데이터 생성부(301)에서 디바이스를 제어하는 데이터를 발생시킨 후, 상기 입/출력 버스 인터페이스부(303)를 통하여 상기 스위칭 디바이스(320)에 데이터를 전송한다.
또한, 상기 프로세서(300)의 내부 데이터 처리부(302)는, 상기 스위칭 디바이스(320)로부터 전송된 데이터를 상기 입/출력 버스 인터페이스부(303)를 통하여 입력 받아 데이터를 처리한다.
여기서, 상기 프로세서 (300)의 입/출력 버스 인터페이스부(303)를 통하여 전송되는 데이터의 구성 및 타이밍도의 형태는 종래기술에서 설명된 일반적인 경우와 같다.
한편, 상기 프로세서(300)에서 전송된 버스에는 특정 디바이스의 ID를 알려주는 어드레스 정보가 들어 있어서, 상기 스위칭 디바이스(320)의 ID 비교기(321)는 상기 프로세서(300)가 제어하고자 하는 특정 디바이스를 파악할 수 있다.
이에 따라, 상기 스위칭 디바이스(320)의 스위칭부(322)는 특정 디바이스로 경로 스위칭하여, 상기 프로세서(300)로부터 전송된 데이터를 구분된 데이터 라인을 통하여 전송한다.
이때, 특정 디바이스가 상기 디바이스_1(310_1)이면, 상기 디바이스_1 (310_1)은 상기 스위칭 디바이스(320)로부터 데이터를 전송받고, 제어 데이터를 수신할 준비가 되었다는 신호를 상기 RDY 생성부(313)에서 발생시킨다. 그러면, 이 발생된 신호는 상기 스위칭 디바이스(320)로 전송되고, 상기 스위칭 디바이스(320)의 RDY 전송부(323)에서 상기 프로세서(300)로 전송된다. 이에 따라, 상기 프로세서(300)는 디바이스 제어 데이터를 전송한다.
한편, 상기 디바이스_1(310_1)의 S/P부(311)는 데이터 라인을 통해 입력되는 시리얼 데이터를 상기 내부 데이터 처리부(314)가 동작할 수 있는 패러랠 데이터 형태로 변환시키며, 상기 P/S부(312)는 상기 내부 데이터 처리부(314)가 상기 프로세서(300)로 전송하고자 하는 패러랠 데이터를 시리얼 데이터로 변환시킨다.
이때, 각 모드(mode)별로 상기 디바이스_1(310_1)의 내부 데이터 처리부 (314)에서는 설계시 정의된 고유의 기능을 수행하면서 상기 프로세서(300)와 데이터를 송/수신한다.
한편, 상기 디바이스_2(310_2) 이하의 디바이스는 동일한 방법으로 상기 프로세서(300)와 데이터를 송/수신한다.
이상의 설명에서와 같이, 본 발명에 따른 프로세서의 디바이스 제어 시스템에서는 복수의 디바이스를 개별적인 데이터 라인으로 연결하여 제어함으로써, 불량 발생시 불량 발생원을 쉽게 검출할 수 있는 장점이 있다.

Claims (3)

  1. 프로세서(processor)가 복수의 디바이스(device)를 제어하는 데 있어서,
    상기 프로세서와 상기 디바이스 사이에 마련된 스위칭 디바이스(switching device)와, 상기 스위칭 디바이스와 상기 디바이스 사이에 경로별로 구분되어 마련된 복수의 데이터 라인(data line)을 구비하여,
    프로세서에서 전송되는 디바이스 제어신호를 상기 스위칭 디바이스가 해당 디바이스로 경로 스위칭하여 전송함으로써, 상기 디바이스를 제어하는 것을 특징으로 하는 프로세서의 디바이스 제어 시스템.
  2. 제 1항에 있어서,
    상기 스위칭 디바이스가, 상기 프로세서에서 제어하려는 디바이스를 판단하는 ID(identity) 비교기와, 상기 프로세서에서 전송된 제어신호를 해당 디바이스로 경로 스위칭하여 전송하는 스위칭부 및 상기 디바이스에서 전송되는 RDY(ready signal)를 상기 프로세서로 전송하는 RDY 전송부를 구비하는 것을 특징으로 하는 프로세서의 디바이스 제어 시스템.
  3. 제 1항에 있어서,
    상기 디바이스가, 제어신호를 전송받아 처리하는 내부 데이터 처리부와, 상기 프로세서에서 전송되는 시리얼(serial) 데이터를 패러랠(parallel) 데이터로 변환시키는 S/P부와, 상기 내부 데이터 처리부에서 전송하는 패러랠 데이터를 시리얼 데이터로 변환시키는 P/S부 및 제어신호를 수신할 준비가 되었음을 알리는 신호를 발생시키는 RDY 생성부를 구비하는 것을 특징으로 하는 프로세서의 디바이스 제어 시스템.
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