KR20010047583A

KR20010047583A - 파이프라인 메모리를 사용하는 디지털 신호 처리프로세서의 구동 방법

Info

Publication number: KR20010047583A
Application number: KR1019990051876A
Authority: KR
Inventors: 권혁진
Original assignee: 윤종용; 삼성전자 주식회사
Priority date: 1999-11-22
Filing date: 1999-11-22
Publication date: 2001-06-15

Abstract

본 발명은 파이프라인 메모리를 사용하는 디지털 신호 처리 프로세서의 구동 방법에 관한 것으로서, 파이프라인 메모리와 연결된 디지털 신호 처리 프로세서의 구동 방법에 있어서, 외부로부터 상기 디지털 신호 처리 프로세서로 클럭 신호를 입력하는 단계, 및 상기 클럭 신호에 동기되어 상기 디지털 신호 처리 프로세서가 상기 파이프라인 메모리로 프로그램 어드레스를 출력하며 이 때 상기 디지털 신호 처리 프로세서는 상기 프로그램 어드레스를 정상 동작시보다 상기 클럭 신호의 한 사이클만큼 빨리 상기 파이프라인 메모리로 출력하는 단계를 포함함으로써 디지털 신호 처리 프로세서의 프로그램 어드레스와 파이프라인 메모리로부터 출력되는 데이터를 일치시킬 수가 있다.

Description

파이프라인 메모리를 사용하는 디지털 신호 처리 프로세서의 구동 방법{Method for driving a digital signal processor using pipelined memory}

본 발명은 디지털 신호 처리 프로세서에 관한 것으로서, 특히 파이프라인 메모리를 사용하는 디지털 신호 처리 프로세서에 관한 것이다.

디지털 신호 처리 프로세서의 최대 동작 속도를 결정하는 것으로는 여러 가지가 있으며 그 중에서도 디지털 신호 처리 프로세서의 내부 속도, 예를 들면 내부 곱셈기(multiplier)가 몇 나노초(nano second)로 동작하느냐 하는 것 등이 영향을 미칠 수 있다. 또한, 외부적 요인인 프로그램 메모리(program memory)의 독출(read)/기입(write) 속도가 디지털 신호 처리 프로세서의 동작 속도를 좌우하기도 한다. 즉, 아무리 디지털 신호 처리 프로세서의 내부 동작 속도가 빠르다 할지라도 메모리 인터페이스의 동작 속도가 느리면 결국 디지털 신호 처리 프로세서의 동작 속도는 제한될 수밖에 없다.

프로그램 메모리를 디지털 신호 처리 프로세서 칩(chip) 밖으로 빼어내서 외부 메모리를 사용할 때 선택할 수 있는 메모리 종류로는 비동기 에스램(Asynchronous SRAM), 동기식 에스램(Synchronous SRAM) 등이 있다. 동기식 에스램은 파이프라인과 넌파이프라인(non-pipeline)으로 구분된다. 파이프라인 동기식 에스램이 다른 종류의 메모리보다 독출/기입 사이클 타임(cycle time)이 훨씬 빠르다. 하지만 파이프라인 메모리의 동작 특성은 어드레스(address)를 래치(latch)한 뒤 다음 클럭(clock)에서 데이터가 나오게 되어 있으며, 이것은 1 사이클에 디지털 신호처리 프로세서의 어드레스 출력, 메모리의 어드레스 입력, 메모리의 데이터 출력 및 디지털 신호 처리 프로세서의 데이터 입력이라는 일련의 동작이 이루어져야 하는 디지털 신호 처리 프로세서의 동작 성격과 맞지 않게 된다.

본 발명이 이루고자하는 기술적 과제는 파이프라인 메모리를 사용하는 디지털 신호 처리 프로세서에 있어서 디지털 신호 처리 프로세서의 프로그램 어드레스와 파이프라인 메모리의 데이터는 서로 일치하도록 하는 디지털 신호 처리 프로세서의 구동 방법을 제공하는 것이다.

본 발명의 상세한 설명에서 인용되는 도면을 보다 충분히 이해하기 위하여 각 도면의 간단한 설명이 제공된다.

도 1은 본 발명의 파이프라인 메모리(pipeline memory)를 사용하는 디지털 신호 처리 프로세서(Digital Signal Processor)의 프로그램 어드레스 및 데이터의 동작 타이밍도.

상기 기술적 과제를 이루기 위하여 본 발명은,

파이프라인 메모리와 연결된 디지털 신호 처리 프로세서의 구동 방법에 있어서, 외부로부터 상기 디지털 신호 처리 프로세서로 클럭 신호를 입력하는 단계, 및 상기 클럭 신호에 동기되어 상기 디지털 신호 처리 프로세서가 상기 파이프라인 메모리로 프로그램 어드레스를 출력하며 이 때 상기 디지털 신호 처리 프로세서는 상기 프로그램 어드레스를 정상 동작시보다 상기 클럭 신호의 한 사이클만큼 빨리 상기 파이프라인 메모리로 출력하는 단계를 포함하는 것을 특징으로 하는 디지털 신호 처리 프로세서의 구동 방법을 제공한다.

상기 본 발명에 의하여 디지털 신호 처리 프로세서의 프로그램 어드레스와 파이프라인 메모리로부터 출력되는 데이터는 서로 일치한다.

본 발명과 본 발명의 동작상의 이점 및 본 발명의 실시에 의하여 달성되는 목적을 충분히 이해하기 위해서는 본 발명의 바람직한 실시예를 예시하는 첨부 도면 및 첨부 도면에 기재된 내용을 참조하여야만 한다.

이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 설명함으로써, 본 발명을 상세히 설명한다. 각 도면에 제시된 동일한 참조부호는 동일한 부재를 나타낸다.

디지털 신호 처리 프로세서의 프로그램 어드레스는 점프(jump)를 수행하지 않을 경우에는 외부로부터 디지털 신호 처리 프로세서로 입력되는 클럭 신호(CLK)에 동기되어 순차적으로 1씩 증가하게 되어 있다. 상기 클럭 신호(CLK)는 디지털 신호 처리 프로세서 내부에서 발생될 수도 있다. 이러한 특성을 이용하여 디지털 신호 처리 프로세서는 정상 동작시보다 클럭 신호(CLK)의 한 사이클만큼 빨리 프로그램 어드레스(ADD_mem)를 파이프라인 메모리에 인가해줌으로써 파이프라인 메모리로부터 한 사이클 후에 나올 데이터(DOUT)가 실제 지금 디지털 신호 처리프로세서에서 출력되고 있는 프로그램 어드레스(ADD_out)에 대한 데이터가 될 수 있게 한다. 이러한 동작은 디지털 신호 처리 프로세서와 파이프라인 메모리 사이에 적절한 로직(logic)을 삽입함으로써 구현 가능하다.

도 1은 본 발명의 파이프라인 메모리를 사용하는 디지털 신호 처리 프로세서의 프로그램 어드레스 및 데이터의 동작 타이밍도이다. 도 1에 도시된 바와 같이 디지털 신호 처리 프로세서가 프로그램을 수행하는 도중에 점프를 만나서 프로그램 어드레스(ADD_out)가 순차적인 증가가 아닌 랜덤 어드레스로 바뀌게 될 경우에는 클럭 신호(CLK)의 소정 사이클(105), 예컨대 1∼2 사이클동안 디지털 신호 처리를 멈춘 다음 파이프라인 메모리에 인가될 프로그램 어드레스(ADD_mem)를 새로 생성시킨 다음 동작을 계속할 수 있게 한다. 즉, 디지털 신호 처리 프로세서의 프로그램 어드레스(ADD_out)가 n, n+1, n+2와 같이 증가할 때 프로그램 어드레스(ADD_out)보다 1이 더 큰 어드레스(n+1, n+2, n+3)(ADD_mem)를 파이프라인 메모리에 미리 인가함으로써 디지털 신호 처리 프로세서의 프로그램 어드레스(ADD_out)에 해당하는 데이터(DOUT)가 디지털 신호 처리 프로세서에 읽혀질 수 있게 된다. 디지털 신호 처리 프로세서의 프로그램 어드레스(ADD_out)가 순차적으로 증가하지 않을 경우에 점프, 콜(call) 등의 명령이 검출될 때는(이것은 이전 어드레스와 현재 어드레스를 비교함으로써 쉽게 검출될 수 있다) 디지털 신호 처리 프로세서로 인가되는 클럭 신호(CLK)를 소정 시간 동안 멈추어서 디지털 신호 처리 프로세서가 동작하지 않도록 한 다음 새로운 어드레스에 해당하는 메모리 어드레스(ADD_mem)를 생성한 뒤 디지털 신호처리 프로세서를 다시 동작시킴으로써 정상 동작시와 동일하게 디지털 신호 처리 프로세서의 프로그램 어드레스(ADD_out)와 파이프라인 메모리로부터 출력되는 데이터(DOUT)를 일치시킬 수가 있다.

도면과 명세서에서 최적 실시예들이 개시되었다. 여기서 특정한 용어들이 사용되었으나, 이는 단지 본 발명을 설명하기 위한 목적에서 사용된 것이지 의미한정이나 특허청구범위에 기재된 본 발명의 범위를 제한하기 위하여 사용된 것은 아니다. 그러므로 본 기술 분야의 통상의 지식을 가진 자라면 이로부터 다양한 변형 및 균등한 타 실시예가 가능하다는 점을 이해할 것이다. 따라서, 본 발명의 진정한 기술적 보호 범위는 첨부된 특허청구범위의 기술적 사상에 의해 정해져야 할 것이다.

상술한 바와 같이 본 발명에 따르면, 파이프라인 메모리와 디지털 신호 처리 프로세서가 서로 연결되어 동작할 때 디지털 신호 처리 프로세서의 프로그램 어드레스(ADD_out)와 파이프라인 메모리로부터 출력되는 데이터(DOUT)는 서로 일치하게 된다.

Claims

파이프라인 메모리와 연결된 디지털 신호 처리 프로세서의 구동 방법에 있어서,

외부로부터 상기 디지털 신호 처리 프로세서로 클럭 신호를 입력하는 단계; 및

상기 클럭 신호에 동기되어 상기 디지털 신호 처리 프로세서가 상기 파이프라인 메모리로 프로그램 어드레스를 출력하며 이 때 상기 디지털 신호 처리 프로세서는 상기 프로그램 어드레스를 정상 동작시보다 상기 클럭 신호의 한 사이클만큼 빨리 상기 파이프라인 메모리로 출력하는 단계를 포함하는 것을 특징으로 하는 디지털 신호 처리 프로세서의 구동 방법.