KR20010034242A - 금속의 화학 증착에서 모서리 효과를 제거하기 위한 방법 - Google Patents

금속의 화학 증착에서 모서리 효과를 제거하기 위한 방법 Download PDF

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Abstract

본 발명은 반도체 기판(22) 표면(26a, 26b)에 대한 구리 등의 금속의 화학 증착에서 모서리 효과를 제거하기 위한 방법에 관한 것이다. 반응 챔버(46) 속에서 서셉터(20)가 플라즈마에 노출된다. 서셉터 위에 지지되며 화학 증착에 의해 가공되는 기판(22)은 모서리(44)와 모서리가 아닌 표면(28)에서 균일한 금속층을 갖는다. 다수의 기판(22)이 가공된 다음 서셉터(20)를 플라즈마에 재노출시킬 수 있다.

Description

금속의 화학 증착에서 모서리 효과를 제거하기 위한 방법{Method of eliminating edge effect in chemical vapor deposition of a metal}
집적 회로(IC)의 형성시, 흔히 금속 및 메탈로이드 성분을 함유하는 박막을 반도체 기판 또는 웨이퍼의 표면에 증착시킨다. 박막은 회로 내에서와 IC의 각종 장치 사이에서 전도성 접촉 및 저항성 접촉을 제공한다. 예를 들면, 목적하는 금속의 박막을 반도체 기판에서의 노출된 접속면 또는 바이아 홀(via hole)에 도포할 수 있으며, 도포된 박막은 기판의 인컬퍼티브 층(inculpative layer)을 통과함으로써 절연층을 가로지르는 접속부를 만들기 위한 전도성 재료로 된 플러그를 제공한다.
금속 박막을 증착시키기 위한 널리 공지된 방법 중의 하나는, 기판 표면에서의 각종 증착물들 또는 반응성 기체들 사이의 화학반응을 이용하여 박막을 증착시키는 화학 증착법(CVD)이다. CVD에서, 반응성 기체는 진공 반응 챔버 내부의 기판에 인전하여 도입되며, 도입된 기체는 후속적으로 기판 표면과 반응하여 노출된 기판 표면 위에 막을 형성하는 하나 이상의 생성물을 생성시킨다.
구리가 CVD에 의해 기판에 증착된 금속막인 경우, 질화티탄(TiN)은 높은 확산 차단 강도로 인해 표면 기저층으로서 통상적으로 사용된다. 티탄 성분, 즉 티탄이 풍부한 TiN 표면층이 천연 금속 형태인 경우, 구리막은 CVD에 의해 기판 표면에 급속도로 증착되는데, 그 이유는 티탄 금속이 전자이동반응에 필요한 자유 전자를 제공하기 때문이다. TiN의 티탄 성분이 산화되는 경우 또는 기판 표면에 질소가 풍부한 경우에는, 구리금속 전구체의 핵형성막이 기판 표면에 형성될 때까지는 구리막이 증착되지 않는다. 핵 형성층이 형성되는 대기 시간[인큐베이션시간(incubation time)이라고도 함]은, 핵형성층이 형성될 때까지는 산화 기판 표면에 구리가 증착되지 않기 때문에 비생산적이다.
구리 전구체 분자가 기판 표면 상의 증착될 안정한 위치를 발견할 확률을 "고착 계수"라고 한다. 구리 고착 계수는 기판 표면이 TiN인 경우 약 1%에 불과한 반면, 기판 표면이 새로운 구리 필름으로 피복되는 경우에는 약 100%로 증가한다.
CVD에 의한 기판 상에의 구리 증착시 공통적인 문제점은 소위 "모서리 효과"이다. 모서리 효과는 기판에서 모서리 이외의 영역에 비해 기판의 모서리에 구리가 덜 증착되거나 전혀 증착되지 않는 현상을 정의하는 것이다. 모서리 효과는, 주로 이전 증착물과 상이한 재료인 새로운 구리가 증착됨에 따르는 서셉터 상의 재료 차이로 유발되거나 주로 금속 층의 산화 형태인 기판 자체로 유발된다. 반응성 전구체의 고착 계수는 서셉터 상에서는 100%이며, 기판 상에서는 이에 훨씬 못미친다. 그러므로, 서셉터는 기판에 비해 반응성 전구체를 더 많이 소비하므로, 기판 모서리 주변에 반응성 전구체가 고갈된 영역을 형성한다. 전구체의 부족 뿐만 아니라 낮은 고착 계수로 인해, 기판의 모서리는 보다 긴 인큐베이션(incubation) 시간을 지내야 한다. 인큐베이션 시간이 길어지면 웨이퍼 또는 기판의 내부보다 모서리 주변에 금속이 덜 증착된다.
새로운 산화 서셉터 상에서 가공되는 제1 기판은 모서리 효과를 나타내지 않는 것으로 관찰된다. 이러한 결과는 구리가 증착될 때마다 새로운 산화 서셉터를 상습적으로 사용하도록 한다. 그러나, 이러한 실시를 반복하는 것은 상업적 반도체 생산에 있어서 비효율적이고 비용도 많이 소요된다. 모서리 효과를 해결하려면 금속막을 기판 표면 모서리에 증착시키는 속도를 증가시켜야 하며, 이에 따라 모서리에서의 인큐베이션 시간이 감소된다. 그 결과, 반도체 기판 생산 효율이 증대될 것이다. 따라서, 반도체 기판 생산시 모서리 효과를 해결하기 위한 상업적으로 이용 가능한 방법이 요구된다.
발명의 요약
결국, 본 발명의 원리에 따르면, 본 발명의 목적은 반도체 기판 상의 금속 CVD 수행시 모서리 효과를 제거하기 위한 방법을 제공하는 것이다.
본 발명의 추가의 목적은 증착시킬 때마다 새로운 서셉터를 사용하지 않으면서 반도체 기판 상의 금속 CVD 수행시 모서리 효과를 해결하는 방법을 제공하는 것이다.
본 발명의 추가의 목적은 기판의 전체 표면에 사실상 균일한 두께로 금속막이 피복되어 있는 반도체 기판을 제공하는 것이다.
본 발명의 또 다른 목적은 증착시킬 때마다 새로운 서셉터를 사용하지 않으면서 반도체 기판 상의 구리 CVD 수행시 모서리 효과를 해결하여 기판의 전체 표면에 사실상 균일한 두께로 구리막이 피복되어 있는 반도체 기판을 제공하는 방법을 제공하는 것이다.
특정하게는, 본 발명은 반도체 기판 표면 상의 모서리 효과를 해결하는 방법에 관한 것이다. 보다 특정하게는, 본 발명은 화학 증착 도중 반도체 기판의 모서리 주변에 금속 또는 메탈로이드 성분의 박막이 불충분하게 증착되는 현상을 제거하기 위한 방법에 관한 것이다.
본 발명의 원리에 따라서, 기판에 균일한 금속막을 증착시키는 방법이 제공된다. 당해 방법은 화학 증착에 의해 금속막을 증착시키기 전에 서셉터를 플라즈마에 노출시키는 단계를 포함한다.
본 발명의 특정 양태에 따라, 기판이 금속 증착을 위해 서셉터 위에 놓이기 전에 서셉터를 플라즈마에 노출시킨다. 본 발명의 다른 양태에서, 기판을 지지하고 있는 서셉터를 플라즈마에 노출시킨 다음, 화학 증착법에 의해 막을 증착시킨다.
본 발명의 추가의 양태에 따라, 다수의 기판의 연속적인 배치와 금속막 피복 전에 서셉터를 플라즈마에 노출시킨다. 다수의 기판을 처리한 후, 바람직하게는 서셉터를 플라즈마에 다시 노출시킨 다음, 다른 다수의 기판을 서셉터에 연속적으로 배치하고 피복시킨다. 서셉터 처리에 대한 연속적인 기판 처리의 비는 처리된 서셉터 1개에 대해 3개 이상의 처리된 기판이 바람직하다.
본 발명의 또 다른 양태에 따르면, 서셉터 단독 또는 기판을 지지하고 있는 서셉터가 압력이 약 0.1 내지 25torr이고 동력이 약 50 내지 1500W이며 주파수가 약 250 내지 500KHz이고 수소 유속이 약 10 내지 5000sccm이며 아르곤 유속이 약 10 내지 1500sccm인 조건하에 진공 반응 챔버 속에서 약 2 내지 240초 동안 약 120 내지 700℃의 온도에서 수소/아르곤 플라즈마에 노출되며, 이때 수소/아르곤 플라즈마는 반응 챔버 내의 샤워헤드에 부착된 고주파 발생기에 의해 개시된다. 기판을 구리 CVD 또는 임의의 기타 금속 CVD용 서셉터 위에 지지시키기 전이나 기판을 서셉터에 지지시킨 후에 플라즈마 노출을 수행한다.
전술한 바에 의해, 서셉터 또는 기판을 지지하고 있는 서셉터를 플라즈마에 노출시킴으로써 금속 CVD 수행시 가판에서의 모서리 효과를 제거하는 방법이 제공된다. 바람직하게는, 서셉터 또는 기판을 지지하고 있는 서셉터를 수소/아르곤 플라즈마에 노출시킴으로써 구리 CVD 수행시 기판에서의 모서리 효과를 제거하는 방법이 제공된다. 본 발명의 이러한 목적 및 이점과 기타 목적 및 이점이 첨부된 도면과 이에 대한 설명으로부터 명백해질 것이다.
본 발명은 광의로는 반도체 기판에 대한 금속막의 화학 증착(CVD)에 관한 것이며, 보다 특정하게는 기판 표면의 모서리에서 구리와 같은 재료가 불충분하게 얇게 증착되는 것을 방지하기 위한 방법에 관한 것이다.
도 1은 서셉터와 기판의 도식도이고,
도 2는 구리 CVD용 반응 챔버의 도식적 단면도이고,
도 3은 본 발명의 방법에 의해 구리 증착을 수행한 후 기판을 지지하고 있는 서셉터의 도식도이다.
도면의 상세한 설명
도 1을 참고로 하면, 반도체 기판(22)을 지지하기 위한 서셉터(20)와, 구리 CVD 도중 지지될 기판(22)이 도시되어 있다. 전형적인 서셉터(20)는 상부(26a)와 측면(26b) 표면 위에 천연 산화물 층(24)을 갖는다. 기판(22)은 상부 표면(28)으로서 두께가 약 10 내지 약 20Å인 천연 산화물 층(30)을 갖는다. 이러한 상부층(30)은 두께가 약 500Å인 TiN 층(32)의 상부에 위치하고, TiN 층(32)은 실리콘 하부층(34)의 상부에 위치한다.
기판(22)는 구리 또는 기타 금속의 후속적인 CVD 도중 반응성 물질이 고갈되는 모서리 부근의 기판(22) 영역으로서 한정되는 모서리 영역(44)을 갖는다. 모서리 영역(44)을 포함하지 않는 기판(22) 영역으로 한정되는 기판(22)의 나머지 영역은 구리 또는 기타 금속의 후속적인 CVD 도중 반응성 물질이 고갈되지 않는다.
도 2를 참고로 하면, CVD에 의한 반도체 기판(22)의 표면(28)에 대한 구리 증착에 사용되는 반응기(45)가 도시되어 있다. 반응기(45)는 가공 공간(48)을 내장하는 반응 챔버(46)를 포함한다. 서셉터(20) 위에 기판(22)을 함유하는 것으로 도시되어 있는 반응 챔버(46)에서, CVD용 반응성 기체를 가공 공간(48)으로 전달한다. 본 발명의 양수인에게 양도되었으며 발명의 명칭이 "CVD 및 PECVD 반응의 저온 증착 방법 및 장치(Method and apparatus for low temperature deposition of CVD and PECVD reaction)"이며 참고로 전체적으로 본원에 특정하게 인용되어 있는 미국 특허 제5,628,829호에 기재되어 있는 시스템과 같은 기체 전달 시스템은 CVD 방법에서 기체를 적절하게 유동시키고 배급한다. 일반적으로, 기체 전달 시스템은 반응 챔버(46) 내에 플랫 샤워헤드(50)와 같은 기체 분배 소자를 포함한다. 샤워헤드(50)는 반응 챔버(46)의 가공 공간(48) 둘레에 도입되는 반응성 기체를 분무하여 서셉터(20)와 기판(22) 주변에 기체의 균일 배급 및 유동을 보장한다. 균일한 기체 배급 및 유동은 균일하고 효율적인 증착 공정, 조밀한 플라즈마 및 균일하게 증착된 막을 위해 바람직하다.
본 발명의 한 양태에 따르면, 반응기(45)는 가공을 위해 서셉터(20) 위에 기판(22)을 배치하기 전 또는 후에 서셉터(20)를 수소/아르곤 플라즈마에 노출시키기 위한 플라즈마 생성 장치(51)를 구비한다. 서셉터(20)를 수소/아르곤 플라즈마에 노출시키기 위한 장치(51)는 본 발명의 양수인에게 양도되었으며 발명의 명칭이 "질화티탄 기판 표면에 텅스텐을 화학 증착시키는 방법(Method for chemical vapor deposition for tungsten onto a titanium nitride substrate surface)"이며 참고로 전체적으로 본원에 특정하게 인용되어 있는 공동 계류 중인 미국 특허원 제08/797,397호에 기재되어 있는 유형일 수 있다. 당해 장치(51)는 샤워헤드(50)에 부착된 450KHz를 발생할 수 있는 고주파(RF) 발생기(52)를 포함하는 것이 바람직하다.
도 3은 본 발명의 방법을 사용하여 CVD에 의해 구리막을 증착시킨 후의 서셉터(20) 및 기판(22)을 도시한 것이다. 구리막 증착용으로, 구리 전구체, 구리I헥사플루오로아세틸아세토네이트 트리메틸비닐실란(CuI(hfac)(tmvs))이 사용된다. tmvs 리간드는 증기화 단계 도중 전구체를 안정화시키며, hfac 리간드는 기판 표면에서 보다 높은 금속화율로 전구체를 활성화시킨다. 다음 반응식 1에서와 같이, CuI(hfac)(tmvs)의 두 분자가 반응하여 구리 금속(Cu°)과 부산물을 생성한다.
2CuI(hfac) (tmvs) → Cu° + CuII(hfac)2+ 2(tmvs)
구리 CVD를 위한 진공 반응 챔버(46)에서의 전형적인 조건은 다음과 같다: 기판(22) 온도 - 약 120 내지 280℃, 반응 압력 - 약 0.5 내지 약 2.0torr, 전구체 유속 - 액체 약 0.2 내지 약 1.0ml/min(증기 약 16 내지 80sccm에 상응함), 희석제 유속 - 약 100sccm.
인큐베이션 시간이 지난 후, 연속식 핵 형성층이 서셉터(20)의 산화물 금속의 각 표면(26a, 26b)에 형성되는 동안, 구리가 서셉터(20)에 일정한 속도로 증착된다. 그 결과 서셉터(20)의 천연 산화물 표면(24) 위에 새로운 구리 금속 표면(42)이 형성된다. 서셉터(20) 위에 후속적으로 지지되는 기판(22) 상의 구리 증착시, 서셉터(20)의 새로운 구리 표면(42) 위에 바로 증착이 시작된다.
그러나, 구리 증착은 핵 형성 층이 형성될 때까지 시작될 수 없다. 기판(22)의 최외곽 표면(28)의 천연 산화물 층(30) 상의 구리 전구체의 고착 계수는 1% 정도인 반면, 서셉터(20) 상의 새로운 구리막(42) 상의 구리 전구체에 대한 고착 계수는 거의 100%이다. 모서리 영역(44) 주변에서 기판(22) 위에 흡착되는 구리 전구체는 고착 기회가 단지 1%인 반면, 영역(43)에서 서셉터(20)에 흡착되는 구리 전구체는 고착 기회가 100%이고, 반응물의 소비가 많은 영역이다. 고착 계수의 차이는 기판 모서리 영역(44) 근처에서 구리 전구체의 고갈을 유도하는 모서리 효과의 원인으로서 통상적으로 인정된다. 핵 형성층을 형성하기 위한 기판 모서리 영역(44) 근처에 구리 전구체가 더 적기 때문에 모서리 영역(44) 근처의 인큐베이션 시간은 연장된다.
본 발명의 방법에서, 다수의 표면(26a, 26b) 상에 구리막(42)을 함유하는 서셉터(20)를 수소/아르곤 플라즈마에 노출시킴으로써 구리 박막이 기판(44)의 모서리 영역에 불충분하게 형성되는 현상을 제거하여 균일한 구리막(42)을 기판(22) 위에 형성시킨다. 추가로, 본 발명의 방법에서, 다수의 표면(26a, 26b) 상에 구리막(42)을 함유하는 서셉터(20)를 수소/아르곤 플라즈마에 1회 노출시키면 후속적으로 가공되는 다수의 기판(22)의 모서리 영역(44)에서 구리 박막이 불충분하게 형성되는 현상이 제거되어 균일한 구리막(42)이 다수의 기판(22) 위에 형성된다. 구리막(42)을 함유하는 서셉터(20)를 플라즈마 리컨디션(recnditon)에 노출시키되, 구리막(42)을 제거하지는 않는다. 그러므로, 구리막(42)이 표면에 그대로 남아 있으므로 서셉터(20)가 플라즈마 노출에 의해 세정되지는 않는다.
또한, 본 발명의 방법에서, 기판(22)을 지지하고 있는 서셉터(20)를 수소/아르곤 플라즈마에 노출시켜 기판(22)의 모서리 영역에서 구리 또는 기타 금속 박막이 불충분하게 형성되는 현상을 제거한다. 기판(22)의 TiN 표면을 수소/아르곤 플라즈마에 노출시키면 기판(22)의 표면이 개질되므로 질소가 풍부하다기 보다는 Ti가 풍부하게 되는 것으로 사료된다. 금속 Ti 성분이 풍부한 표면은 비금속 N 성분이 풍분한 표면에 비해 천연 금속 표면과 보다 유사한 거동을 보이며 전자 전달 구리 또는 기타 금속 CVD 반응에 필요한 자유 전자를 충분하게 제공한다.
사용시, 서셉터(20)는 다음과 같은 바람직한 반응 챔버(46) 조건 하에 수소/아르곤 플라즈마에 노출된다: 압력 - 약 0.1 내지 약 25torr, 동력 - 약 50 내지 1500W, 주파수 - 약 250 내지 500KHz, 수소 유속 - 약 10 내지 5000scm, 아르곤 유속 - 10 내지 1500sccm, 서셉터 온도 - 약 120 내지 700℃, 및 시간 - 2 내지 240초.
기판(22)을 수소/아르곤 플라즈마로 처리하는 경우, 구리가 증착된 처음 몇개의 기판(22)은 모서리 효과를 나타내지 않는다. 이러한 처음 몇개의 기판(22)은 기판 모서리 영역(44)까지 연장되는 균일한 두께의 구리 피복물을 갖게 된다. 이러한 관찰결과는 두가지의 가능한 메카니즘으로 설명할 수 있다. 첫번째는, 수소/아르곤 플라즈마가 서셉터(20)의 구리 표면(42) 상의 구리 전구체 분자에 대한 고착 계수를 다소 낮출 수 있다는 것이다. 이는 상부 기판 표면(28)에 대한 천연 산화물 층(30)과 서셉터(20)의 수소/아르곤 처리된 구리 표면(42)이 동일한 넌-제로(non-zero) 인큐베이션 시간을 갖도록 한다. 두번째는, 서셉터(20) 상의 구리 표면(42)에 고착하여 후속 기판(22)의 모서리 영역(44) 둘레의 증착을 방해하는 일부 반응 부산물에 의해 모서리 효과가 유발될 수 있다. 이 경우, 수소/아르곤 플라즈마가 부산물을 화학적으로 감소시켜 증착 방해작용을 제거할 수 있다. 예를 들면, CuII(hfac)는 중간 반응 부산물과 매우 유사하다. 이는 활성이 매우 높은 분자이며, 표면에 쉽게 고착하여 잠정적 핵 형성 위치를 차단한다. 수소/아르곤 플라즈마는 다음 반응식 2의 메카니즘에 의해 상기 분자를 감소시킨다.
H + CuII(hfac) → Cu° + H (hfac)
이들이 모서리 효과를 해결하기 위한 두가지 가능한 메카니즘의 예이기는 하지만, 기타 메카니즘 또는 여러 메카니즘의 조합도 가능하다. 본 발명은 본원에 기재된 두가지 가능한 메카니즘에 한정되지는 않는다.
본 발명이 양태들을 기술함으로써 설명되었고 예시된 양태들이 상당히 상세하게 기술되었지만, 본 발명자들은 첨부된 청구범위를 이러한 상세한 양태로 한정하려는 의도가 전혀 없다. 추가의 이점 및 변형이 당 분야의 숙련가에게 명백할 것이다. 예를 들면, 서셉터가 플라즈마에 노출되는 특정 조건은 증착되는 금속 필름에 따라 가변적일 수 있다. 또 다른 예로서, 여러 층의 금속 막이 증착되어 표면이 매끄럽고 저항이 낮은 균일한 두께의 막을 제공한다. 또 다른 예로서, 구리 이외의 금속 막과 수소/아르곤 이외의 플라즈마를 사용하여 상술한 방법으로 증착을 수행할 수 있다. 그러므로, 보다 넓은 범위로 본 발명은 특정한 양태, 대표적인 장치 및 방법, 도시되고 기술된 예시 예들에 한정되지 않는다. 따라서, 출원인이 의도한 일반적인 발명의 개념의 요지 또는 범주 내에서 본원에 기술된 상세한 양태로부터 변형이 이루어질 수 있다.

Claims (31)

  1. 금속을 반도체 기판에 화학 증착시키기 전에, 기판을 지지하고 있는 서셉터(susceptor)를 플라즈마에 노출시키는 단계를 포함하는, 반도체 기판 표면에 대한 금속의 화학 증착에서 모서리 효과를 제거하는 방법.
  2. 제1항에 있어서, 노출 단계가, 천연 산화물 층을 하나 이상의 표면에 갖는 서셉터를 플라즈마에 노출시키는 단계를 포함하는 방법.
  3. 제2항에 있어서, 노출 단계가, 두께가 약 10 내지 약 20Å인 천연 산화물 층을 갖는 서셉터를 플라즈마에 노출시키는 단계를 포함하는 방법.
  4. 제1항에 있어서, 노출 단계가, 구리를 기판에 화학 증착시키기 전에 서셉터를 수소/아르곤 플라즈마에 노출시키는 단계를 포함하는 방법.
  5. 제4항에 있어서, 노출 단계가, 압력 범위가 약 0.1 내지 25torr, 바람직하게는 약 1torr인 반응 챔버에서 수행되는 방법.
  6. 제4항에 있어서, 노출 단계가, 동력 범위가 약 50 내지 1500W, 바람직하게는 약 750W인 반응 챔버에서 수행되는 방법.
  7. 제4항에 있어서, 노출 단계가, 주파수 범위가 약 250 내지 500KHz, 바람직하게는 약 450KHz인 반응 챔버에서 수행되는 방법.
  8. 제4항에 있어서, 노출 단계가, 수소 유속 범위가 약 50 내지 5000sccm, 바람직하게는 약 200sccm인 반응 챔버에서 수행되는 방법.
  9. 제4항에 있어서, 노출 단계가, 아르곤 유속 범위가 약 10 내지 1500sccm, 바람직하게는 약 50sccm인 반응 챔버에서 수행되는 방법.
  10. 제4항에 있어서, 노출 단계가, 서셉터 온도 범위가 약 120 내지 700℃, 바람직하게는 약 180℃인 반응 챔버에서 수행되는 방법.
  11. 제4항에 있어서, 노출 단계가 약 2 내지 240초, 바람직하게는 약 20초 동안 반응 챔버에서 수행되는 방법.
  12. 제1항에 있어서, 노출 단계가, 실리콘 하부층, TiN 중간층 및 천연 산화물 상부층을 갖는 기판을 기지하고 있는 서셉터를 수소/아르곤 플라즈마에 노출시키는 단계를 포함하는 방법.
  13. 제12항에 있어서, 노출 단계가, 실리콘 하부층, 두께가 약 500Å인 TiN 중간층 및 천연 산화물 상부층을 갖는 기판을 수소/아르곤 플라즈마에 노출시키는 단계를 포함하는 방법.
  14. 제12항에 있어서, 노출 단계가, 실리콘 하부층, TiN 중간층 및 두께가 약 10 내지 약 20Å인 천연 산화물 상부층을 갖는 기판을 수소/아르곤 플라즈마에 노출시키는 단계를 포함하는 방법.
  15. 제12항에 있어서, 노출 단계가, 실리콘 하부층, TiN 중간층 및 천연 산화물 상부층을 갖는 기판을 수소/아르곤 플라즈마에 노출시키는 단계를 포함하며, 플라즈마가 수소와 아르곤을 기판에 배급하는 데 사용되는 샤워헤드(showerhead)에 부착된 고주파 발생기에 의해 개시되는 방법.
  16. 서셉터를 플라즈마에 노출시키는 단계(a),
    기판을 서셉터 위에 로딩하는 단계(b),
    금속막을 서셉터 위에 지지되어 있는 기판 위에 화학 증착법으로 증착시키는 단계(c),
    단계(b)와 단계(c)를 여러 번 반복한 후에 서셉터를 플라즈마에 재노출시키는 단계(d) 및
    목적하는 개수의 기판이 가공될 때까지 단계(a) 내지 단계(d)를 반복하여 사실상 균일한 금속막을 함유하는 목적하는 개수의 기판을 수득하는 단계(e)를 포함하는, 반도체의 제조방법.
  17. 제16항에 있어서, 하나 이상, 바람직하게는 두 개 이상의 기판에서 증착 단계를 수행한 후에 서셉터를 플라즈마에 재노출시키는 방법.
  18. 제16항에 있어서, 노출 단계가 서셉터를 수소/아르곤 플라즈마에 노출시키는 단계를 포함하고, 증착 단계가 구리막을 기판에 증착시키는 단계를 포함하는 방법.
  19. 구리를 화학 증착시키기 위해 기판을 서셉터 위에 로딩하기 전에, 압력이 약 1torr이고 동력이 약 750W이며 주파수가 약 450KHz이고 수소 유속이 약 200sccm이며 아르곤 유속이 약 50sccm이고 서셉터 온도가 약 180℃인 조건하에 진공 반응 챔버 속에서 서셉터를 약 20초 동안 노출시키는 단계를 포함하는, 구리의 화학 증착에서 반도체 기판 표면에서의 모서리 효과를 제거하는 방법.
  20. 제19항에 있어서, 노출 단계가 기판을 지지하고 있는 서셉터에 수행되는 방법.
  21. 서셉터를 플라즈마에 노출시키는 단계 및
    다수의 기판(당해 기판은 서셉터에 대한 노출 단계를 다시 수행하기 전에 피복된다)을 화학 증착으로 사실상 균일한 금속막으로 피복하는 단계를 포함하는, 반도체의 제조방법.
  22. 제21항에 있어서, 노출 단계가 기판을 지지하고 있는 서셉터에 수행되는 방법.
  23. 제21항에 있어서, 노출 단계가 서셉터를 수소/아르곤 플라즈마에 노출시키는 단계를 포함하고, 피복 단계가 화학 증착으로 사실상 균일한 구리막을 피복하는 단계를 포함하는 방법.
  24. 서셉터 표면 조성에서 금속 함량을 증가시키는 단계(a),
    서셉터를 플라즈마에 노출시키는 단계(b),
    기판을 서셉터 위에 로딩하는 단계(c) 및
    금속막을 화학 증착으로 기판 위에 증착시켜 모서리와 모서리 이외의 표면에 사실상 균일한 금속막이 증착되어 있는 기판을 수득하는 단계(d)를 포함하는, 반도체의 제조방법.
  25. 제24항에 있어서, 노출 단계가 기판을 지지하고 있는 서셉터에 수행되는 방법.
  26. 제24항에 있어서, 노출 단계가 서셉터를 수소/아르곤 플라즈마에 노출시키는 단계를 포함하고, 증착 단계가 구리막을 화학 증착으로 기판 위에 증착시키는 단계를 포함하는 방법.
  27. 기판의 모서리 표면과 모서리가 아닌 표면에서의 막 두께가 사실상 동일한, 제1항에 따르는 방법의 생성물.
  28. 기판의 모서리 표면과 모서리가 아닌 표면에서의 막 두께가 사실상 동일한, 제16항에 따르는 방법의 생성물.
  29. 기판의 모서리 표면과 모서리가 아닌 표면에서의 막 두께가 사실상 동일한, 제19항에 따르는 방법의 생성물.
  30. 기판의 모서리 표면과 모서리가 아닌 표면에서의 막 두께가 사실상 동일한, 제21항에 따르는 방법의 생성물.
  31. 기판의 모서리 표면과 모서리가 아닌 표면에서의 막 두께가 사실상 동일한, 제24항에 따르는 방법의 생성물.
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Families Citing this family (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6440494B1 (en) * 2000-04-05 2002-08-27 Tokyo Electron Limited In-situ source synthesis for metal CVD
US6576292B2 (en) * 2001-08-13 2003-06-10 Sharp Laboratories Of America, Inc. Method of forming highly adhesive copper thin films on metal nitride substrates via CVD
US7604841B2 (en) * 2004-03-31 2009-10-20 Tokyo Electron Limited Method for extending time between chamber cleaning processes
CN102099894B (zh) * 2008-08-27 2014-04-16 S.O.I.Tec绝缘体上硅技术公司 制造半导体结构或使用具有选择或受控晶格参数的半导体材料层的器件的方法
WO2011061580A1 (en) 2009-11-18 2011-05-26 S.O.I.Tec Silicon On Insulator Technologies Methods of fabricating semiconductor structures and devices using glass bonding layers, and semiconductor structures and devices formed by such methods
US8486192B2 (en) 2010-09-30 2013-07-16 Soitec Thermalizing gas injectors for generating increased precursor gas, material deposition systems including such injectors, and related methods
US8133806B1 (en) 2010-09-30 2012-03-13 S.O.I.Tec Silicon On Insulator Technologies Systems and methods for forming semiconductor materials by atomic layer deposition
FR2968830B1 (fr) 2010-12-08 2014-03-21 Soitec Silicon On Insulator Couches matricielles ameliorees pour le depot heteroepitaxial de materiaux semiconducteurs de nitrure iii en utilisant des procedes hvpe
US9023721B2 (en) 2010-11-23 2015-05-05 Soitec Methods of forming bulk III-nitride materials on metal-nitride growth template layers, and structures formed by such methods
FR2968678B1 (fr) 2010-12-08 2015-11-20 Soitec Silicon On Insulator Procédés pour former des matériaux a base de nitrure du groupe iii et structures formées par ces procédés
JP7230679B2 (ja) * 2019-05-15 2023-03-01 住友電気工業株式会社 半導体素子の製造方法
CN112497022B (zh) * 2020-11-28 2022-05-17 厦门理工学院 用于边缘效应控制的抛光辅助支撑装置

Family Cites Families (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5023206A (en) * 1987-12-16 1991-06-11 Texas Instruments Incorporated Semiconductor device with adjacent non-oxide layers and the fabrication thereof
JP3004696B2 (ja) * 1989-08-25 2000-01-31 アプライド マテリアルズ インコーポレーテッド 化学的蒸着装置の洗浄方法
US5043299B1 (en) * 1989-12-01 1997-02-25 Applied Materials Inc Process for selective deposition of tungsten on semiconductor wafer
US5273775A (en) * 1990-09-12 1993-12-28 Air Products And Chemicals, Inc. Process for selectively depositing copper aluminum alloy onto a substrate
US5380566A (en) * 1993-06-21 1995-01-10 Applied Materials, Inc. Method of limiting sticking of body to susceptor in a deposition treatment
US5482749A (en) * 1993-06-28 1996-01-09 Applied Materials, Inc. Pretreatment process for treating aluminum-bearing surfaces of deposition chamber prior to deposition of tungsten silicide coating on substrate therein
JPH07176484A (ja) * 1993-06-28 1995-07-14 Applied Materials Inc 窒化アルミニューム面を有するサセプタをサセプタの浄化後珪化タングステンで処理することによって半導体ウエハ上に珪化タングステンを一様に堆積する方法
DE69421465T2 (de) * 1993-07-30 2000-02-10 Applied Materials Inc Verfahren zur Ablagerung von Silzium-Nitrid auf Siliziumoberflächen
JP3223661B2 (ja) * 1993-08-31 2001-10-29 ソニー株式会社 プラズマ堆積方法
DE69531880T2 (de) * 1994-04-28 2004-09-09 Applied Materials, Inc., Santa Clara Verfahren zum Betreiben eines CVD-Reaktors hoher Plasma-Dichte mit kombinierter induktiver und kapazitiver Einkopplung
US5628829A (en) * 1994-06-03 1997-05-13 Materials Research Corporation Method and apparatus for low temperature deposition of CVD and PECVD films
US5806980A (en) * 1996-09-11 1998-09-15 Novellus Systems, Inc. Methods and apparatus for measuring temperatures at high potential
US5906866A (en) * 1997-02-10 1999-05-25 Tokyo Electron Limited Process for chemical vapor deposition of tungsten onto a titanium nitride substrate surface

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