KR20010032766A

KR20010032766A - 가변 비트 레이트 클록 복구를 위한 방법 및 장치

Info

Publication number: KR20010032766A
Application number: KR1020007006060A
Authority: KR
Inventors: 토마스 씨. 벤웰; 님 케이. 청
Original assignee: 엔, 마이클 그로브; 텔코디아 테크놀로지스, 인코포레이티드
Priority date: 1997-12-05
Filing date: 1998-12-02
Publication date: 2001-04-25
Also published as: CN1290443A; EP1389382A2; KR100385005B1; CA2312491A1; ID26836A; AU1618099A; WO1999030457A2; TW494662B; JP2003526225A; EP1389382B1; WO1999030457A3; CN1134948C; EP1389382A4; DE69832214T2; JP3615148B2; DE69832214D1; US6285722B1; CA2312491C; AU744341B2

Abstract

본 발명에 따른 방법 및 장치는 데이터 신호로부터 클록 신호를 추출하기 위하여 시간 도매인에서 데이터 신호의 비트 레이트를 평가하고, 평가된 가변 비트 레이트를 기초로 협대역 필터의 중심 주파수를 결정함으로써 가변 비트 레이트 데이터 신호로부터 클록 신호를 복구한다. 본 발명의 클록 복구 회로는 데이터 신호의 전이 사이의 최소 시간 구간을 평가하고 데이터 신호의 전이에 대응하는 다수의 펄스를 발생시키고, 평가된 최소 시간 구간을 기초로 각각의 펄스의 주기를 조절하고 조절된 펄스를 협대역 필터에 입력하고, 평가된 최소 시간 구간을 기초로 협대역 필터의 중심 주파수를 결정하고 그리고 협대역 필터에서 조절될 펄스로부터 클록 신호를 추출함으로써 가변 비트 레이트 데이터 신호로부터 클록 신호를 추출한다.

Description

가변 비트 레이트 클록 복구를 위한 방법 및 장치 {METHOD AND APPARATUS FOR VARIABLE BIT RATE CLOCK RECOVERY}

여러 소스로부터의 여러 종류의 트래픽을 처리하는 높은 신뢰성의 네트워크는 시간 도매인에서 디지털 전송 품질을 모니터링하고 관리한다. 전송 결함의 검출 및 보정의 실패는 허용불가능한 링크 에러 레이트 및 예기치 않은 네트워크 고장을 야기한다. 따라서, 네트워크는 전송 데이터 스트림으로부터 클록 신호를 추출하여 부득이한 전송 결함을 측정하고 보정하여야 한다.

추출된 클록 신호는 아이 패턴 오프닝 및 타이밍 지터와 같은 시간 도매인 측정을 수행하는데 필요하다. 추출된 클록 신호는 또한 디멀티플렉싱, 프로토콜 변환, 패킷 스위칭 및 비트 에러 레이트(BER) 측정과 같은 추가의 처리 전에 전송된 데이터 스트림에서 개별 데이터 비트를 구별하는데 필요하다.

클록 복구는 통상적으로 레이트 특정 프로세스로서 간주되며, 그 결과 통상적인 포인트 투 포인트 전송 시스템은 단지 하나 또는 두 개의 라인 레이트만을 이용한다. 그러나, 최근 네트워크 기술, 예를 들어 광학 스위칭 및 파장 분할 멀티플렉싱(WDM)은, 링크가 예를 들어 인터넷 프로토콜(IP), 비동기 전송 모드(ATM), 광섬유채널, 동시 광네트워크(SONET) 및 기가바이트 이더넷과 같은 여러 형태의 트래픽을 운반하는 경우 복잡한 광학 네트워크 형태를 가능하게 한다. 따라서, 이들 최근 네트워크는 전송된 데이터의 가변 레이트에 적응하는 클록 복구를 이용하여야 한다.

위상 동기 루프는 입력 데이터 신호로부터 클록 신호를 추출하기 위한 클록 복구 회로에 자주 사용되는 트래킹 필터중 한 종류이다. 도 1은 종래 클록 복구 회로(100)의 주요 부품을 도시하며, 클록 복구 회로(100)는 위상 동기 루프를 포함한다. 위상 동기 루프는 위상 비교기(120), 저역 필터(130), 안정형 전압 제어 발진기(VCO)(150) 및 피드백 루프(165)를 포함한다.

도시된 바와 같이, 이중 트리거 원 쇼트인 전이 검출기(110)는 비영 복귀(NRZ) 입력 신호(155)를 수신하고 입력 신호(155)의 각각의 전이 동안 주기τ_ED의 단 펄스를 발생시킨다. 입력 신호(155)의 비트 레이트 주파수f_bit의 중심에 있는 통과대역 주파수f_c를 가지는 위상 동기 루프는 전이 검출기(110)에 의하여 발생된 펄스 스트림으로부터 클록 신호를 추출한다. 위상 비교기(120)는 위상 동기 루프의 출력 신호 위상과 펄스 스트림을 비교하고 위상차 신호를 발생시킨다. 저역 필터(130)는 위상차 신호를 필터링하고 증폭하여 VCO(150)의 위상을 조정하기 위한 보정 신호를 발생시키도록 한다.

가변 비트 레이트 NRZ 입력 신호에 대하여, 두 개의 레이트 종속 파라미터가 관련 클록 신호(160)를 복구하기 위하여 클록 복구 회로(100)에서 조절되어야 한다. 레이트 종속 파라미터중 하나는 전이 검출기(110)에 의하여 발생된 펄스의 폭τ_ED이다. 입력 신호(155)는 일반적으로 그의 비트 레이트 주파수f_bit에서 에너지를 포함하지 안하지만, 전이 검출기(110)에 의하여 발생된 일련의 펄스는 비트 레이트 주파수f_bit에서 에너지를 포함한다. 비트 레이트 주파수f_bit에서의 에너지 크기는 발생된 펄스의 폭τ_ED이 1/(2f_bit)일 때 최대이다.

VCO(150)의 중심 주파수는 두 번째 레이트 종속 파라미터이며, 이는 입력 신호(155)로부터 클록 신호(160)를 복구하기 위하여 적당히 설정되어야 한다. 액티브 또는 패시브 안정화 신호(170)는 초기에 위상 비교기(120)로부터 신호가 없을 때 VCO(150)의 중심 주파수를 값f_c로 설정한다. 피드백 루프(165)는 VCO(150)의 중심 주파수가 초기 주파수 f_c에서 입력 신호(155)의 비트 레이트 주파수f_bit로 이동되도록 한다. VCO(150)는 비트 레이트 주파수f_bit로 동기화되며, 이때 중심 주파수는 비트 레이트 주파수f_bit에 인접하게 된다. VCO(150)의 중심 주파수가 비트 레이트 주파수f_bit와 정확하게 동일할 경우, VCO(150)는 입력 신호(155)의 전이와 위상 동기화된다.

위상 동기 루프이외에, 클록 복구 회로 역시 VCO(150)의 중심 주파수f_c를 비트 레이트 주파수f_bit로 동조시키는 주파수 동기 루프를 포함할 수 있다. 도 2는 클록 복구 회로(200)의 기본 부품을 도시하며, 이는 전이 검출기(210), 위상 비교기(220), 주파수 비교기(260), 저역 필터(230) 및 VCO(250)를 포함한다. 주파수 비교기(220)는 전이 검출기(210)에 의하여 발생된 펄스 스트림과 VCO(250)의 출력을 비교하여 VCO(250)의 중심 주파수와 비트 레이트 주파수f_bit사이의 차를 나타내는 록킹 신호를 발생시킨다. 가산기(270)는 록킹 신호와 위상 비교기(220)의 출력을 합산한다. 피드백 루프(265)는 VCO(250)의 중심 주파수가 초기 f_c값에서 비트 레이트 주파수f_bit로 이동되게 하여, 록킹 신호가 제로로 전이되도록 한다. 이 때, 위상 비교기(120)는 VCO(250)의 중심 주파수와 위상을 계속 제어한다.

전이 검출기(210)에 의하여 발생된 펄스 스트림은 다수의 비트 레이트 주파수f_bit를 포함하며, 상기 비트 레이트 주파수의 상대 진폭은 τ_ED가 감소함에 따라 증가한다. 그 결과, 블록 코딩된 입력 신호의 패턴은 비트 레이트 주파수f_bit의 고조파 및 서브고조파를 생성할 수 있다. 따라서, 현재 클록 복구 회로는 VCO(250)의 중심 주파수가 다수의 비트 레이트 주파수f_bit로 부적절하게 설정될 경우 입력 데이터 신호에 고조파 또는 서브고조파를 발생시킬 수 있다. 따라서, 클록 복구 회로가 고조파사이의 VCO(250)의 중심 주파수를 스위핑함으로써 비트 레이트 주파수f_bit를 탐색할 경우 거짓 록킹이 발생할 수 있다. 또한 공통 블록 코딩 입력 데이터 신호의 순환 패턴은 서브고조파에 대한 클록 복구 회로의 민감성을 증가시킨다.

비트 레이트 주파수f_bit을 결정하기 위하여 VCO(250)의 중심 주파수를 스위핑하기 위한 여러 가지 기술이 공지되었지만, 이들 기술은 너무 느리고 그리고/또는 가변 비트 레이트 적용에 있어 정확성이 떨어진다. 가변 비트 레이트 적용예는 파장 분할 멀티플렉싱(WDM)이며, 여기서 입력 데이터 신호는 넓은 범위의 비트 레이트를 가질 수 있다. 또한, 현재 기술은 클록 복구 회로가 비트 레이트 주파수f_bit의 고조파 및 서브고조파에 쉽게 록킹되도록 한다.

따라서, 전술한 종래 기술의 클록 복구 회로의 단점을 가지지 않고 가변 비트 레이트 입력 데이터 신호로부터 클록 신호를 복구하는 방법 및 장치가 요구된다.

본 발명은 통신 네트워크에서 신호의 타이밍 클록을 복구하는 것에 관한 것이며, 특히 통신 네트워크에서 가변 비트 레이트 신호의 타이밍 클록을 복구하기 위한 방법 및 장치에 관한 것이다.

도 1은 위상 동기 루프를 포함하는 종래 클록 복구 회로의 블록도이다.

도 2는 주파수 동기 루프 및 위상 동기 루프를 포함하는 종래 클록 복구 회로의 블록도이다.

도 3은 본 발명의 실시예에 따른 가변 비트 레이트 클록 복구 회로의 블록도이다.

도 4는 본 발명의 실시예에 따른 교정 수단을 포함하는 가변 비트 레이트 메모리 회로의 블록도이다.

도 5는 본 발명의 실시예에 따른 이산 구간 펄스폭 자동 보정을 수행하는 순방향 레이트 검출기의 회로도이다.

도 6a, 6b, 6c, 6d 및 6e는 입력 신호의 타이밍도를 도시하는데, 상기 입력 신호는 본 발명의 실시예에 따른 지연 세그먼트 세트를 통하여 전파된다.

도 7은 본 발명의 실시예에 따른 지연 세그먼트의 회로도이다.

도 8은 본 발명의 실시예에 따른 연속 펄스폭 자동 보정을 수행하는 순방향 레이트 검출기의 블록도이다.

도 9a, 9b, 9c 및 9d는 본 발명에 따른 입력 신호, 시간 구간 발생기의 출력 및 에지 전이 비교기의 출력에 대한 타이밍도를 도시한다.

도 10은 본 발명의 실시예에 따른 최소 구간 상관기의 회로도이다.

도 11은 본 발명의 실시예에 따른 단극성 최소 구간 상관기의 에미터 결합 로직(ECL)의 구현예를 도시한다.

도 12a, 12b, 12c 및 12d는 본 발명에 따른 순방향 레이트 검출기에서 피드백 회로 및 관련 신호의 아날로그 구현예를 도시한다.

도 13a, 13b, 13c, 13d 및 13e는 본 발명에 따른 순방향 레이트 검출기에서 피드백 회로 및 관련 신호의 디지털 구현예를 도시한다.

도 14a 및 14b는 본 발명에 따른 레이트 선택기의 블록도를 도시한다.

본 발명의 방법 및 장치는 데이터 신호의 번이 사이의 최소 시간 구간을 평가하고, 평가된 최소 시간 구간을 기초로 데이터 신호로부터의 클록 신호를 추출하는 협대역 필터의 중심 주파수를 결정함으로써 가변 비트 레이트 데이터 신호의 클록 신호를 복구한다. 예를 들어, 본 발명의 클록 복구 회로는 데이터 신호의 전이 사이의 최소 시간 구간을 평가함으로써 가변 비트 레이트 데이터 신호로부터 클록 신호를 추출한다. 클록 복구 회로는 데이터 신호의 전이에 대응하는 다수의 펄스를 발생시키고 평가된 최소 시간 구간을 기초로 각각의 펄스의 주기를 조절한다. 클록 복구 회로는 협대역 필터에 조절된 펄스를 입력하고 평가된 최소 시간 구간을 기초로 협대역 필터의 중심 주파수를 결정하고 협대역 필터에서 조절된 펄스로부터 클록 신호를 추출한다.

본 발명의 방법 및 장치는 일차 위상 동기 루프 및 주파수 동기 루프와 독립적으로 데이터 신호의 비트 레이트를 평가한다. 상기와 같은 방법 및 장치는 데이터 신호의 전이 사이의 최소 시간 구간을 직접 평가하고 따라서 종래 클록 복구 회로를 가변 비트 레이트에 적용할 때 고조파 및 서브고조파 록킹 문제를 제거한다.

본 발명의 가장 바람직한 실시예 수행하기 위한 본 발명의 설명 및 다음의 설명은 본 발명을 제한하지 않는다. 이는 본 발명을 용이하게 이해하도록 할뿐이다. 본 발명의 최적의 실시예를 구현하는 설명에 기초가 되는 도면은 본 발명의 몇 개의 실시예를 도시하며 상세한 설명과 함께 본 발명의 원리를 설명한다.

이하 첨부된 도면을 참조로 본 발명을 설명한다.

가변 비트 레이트 클록 복구

도 3은 본 발명의 실시예에 따른 가변 비트 레이트 클록 복구 회로(300)의 블록도이다. 클록 복구 회로(300)는 순방향 레이트 검출기(301), 레이트 선택기(310), 전이 검출기(320) 및 협대역 필터(330)를 포함한다. 클록 복구 회로(300)는 프로그램가능 클록 추출 경로 및 레이트 선택 경로를 포함한다. 클록 추출 경로는 전이 검출기(320) 및 협대역 필터(330)를 포함한다. 레이트 선택 경로는 순방향 레이트 검출기(301) 및 레이트 선택기(310)를 포함한다.

전이 검출기(320) 및 순방향 레이트 검출기(301)는 가변 비트 레이트 입력 데이터 신호(155)를 수신한다. 입력 신호(155)로부터, 전이 검출기(320)는 입력 신호(155)의 각각의 전이에 응답하는 펄스를 발생시킨다. 유사하게, 순방향 레이트 검출기(301)는 입력 신호(155)의 전이 사이의 최소 시간 구간을 평가하고 레이트 평가 신호(RE)를 발생시킨다. 레이트 선택기(310)는 레이트 평가 신호(RE)를 제어 신호(RS₁, RS₂)로 변환시키고, 상기 제어 신호는 전이 검출기(320) 및 협대역 필터(330)의 중심 주파수f_c에 의하여 발생된 펄스폭τ_ED를 설정한다. 레이트 선택기(310)는 τ_ED및 f_c를 예를 들어 1/(2f_bit) 및 f_bit로 설정한다. 레이트 선택기(310)가 적당한 f_c및 τ_ED를 설정하면, 협대역 필터(330)는 펄스 스트림으로부터 클록 신호(160)를 추출한다.

레이트 평가 신호(RE)는 다음과 같이 표시된다.

여기서, f_bit는 입력 신호(155)의 비트 레이트 주파수이며 K_frd는 상수 또는 f_bit의 저속 가변 함수이다. 전이 검출기(320)로부터의 펄스폭τ_ED는 다음과 같이 표시된다.

여기서, K_ED는 제어 신호(RS₁)의 단조함수이다. 협대역 필터(330)의 중심 주파수f_c는 다음과 같이 표시된다.

여기서 K_fc는 제어 신호(RS₂)의 단조함수이다. 일 실시예에서, 레이트 선택기(310)는 다음과 같이 τ_ED및 f_c의 소정 값에 대한 레이트 평가 신호(RE)의 일대일 맵핑을 수행한다.

여기서 G₁은 레이트 평가 신호(RE)의 단조함수이고 다음 식을 만족한다.

여기서 G₂는 레이트 평가 신호(RE)의 단조함수이고 다음 식을 만족한다.

일 실시예에서, K_ED및 K_tc는 레이트 평가 신호(RE)에 대하여 거의 선형으로 종속하며, K_frd는 거의 일정하다. 이 실시예에서, 식(5) 및 식(7)에 대한 답은 다음과 같이 표시된다.

여기서, g₁₁, g₁₂, g₂₁및 g₂₂는 파라미터이며, 이는 온도 또는 레이트 평가 신호(RE)의 구간에 의존한다. 유사하게, 함수ε₁(RE) 및 ε₂(RE)는 레이트 평가 신호(RE) 및 온도의 저속 가변 함수일 수 있다. g₁₁, g₁₂, g₂₁, g₂₂, ε₁및 ε₂는 예를 들어 식(5) 및 (7)을 만족하도록 선택될 수 있다. 선택적으로 ε₁및 ε₂는 영으로 설정될 수 있다.

도 4는 가변 비트 레이트 클록 복구 회로(400)의 블록도이며, 이는 본 발명에 따른 교정 수단을 포함한다. 클록 복구 회로(400)는 순방향 레이트 검출기(301), 레이트 선택기(410), 전이 검출기(320), 협대역 필터(330), 선택기(420), 프로그램가능 교정 소스(430) 및 응답 모니터(450)를 포함한다. 프로그램가능 교정 소스(430)는 예를 들어 (1/m)×2488MHz의 소정 비트 레이트f_ret를 가진 "1010"신호 패턴을 발생시키는데, 여기서 m은 1 내지 32사이의 프로그램가능한 정수이며, 1과 32가 포함된다. 응답 모니터(450)는 출력(454)에서 제 1제어 신호를 발생시키며, 상기 제어 신호는 프로그램가능 교정 소스(430)로부터 주파수f_ref의 특정 값을 제어한다.

선택기(420)는 교정 인에이블 라인(421)에 의하여 제어되며, 입력 포트(422, 424)에 입력 신호(155) 및 프로그램가능 교정 소스(430)를 수신한다. 레이트 선택기(410)는 순방향 레이트 검출기(301)로부터 레이트 평가 신호(RE)를 수신하고 전이 검출기(320)를 제어하기 위한 제어 신호(RS₁) 및 협대역 필터(330)를 제어하기 위한 제어 신호(RS₂)를 출력시킨다. 교정 인에이블 라인(421)은 교정 모드를 활성화시키고, 교정 모드에서 레이트 선택기(410)의 출력(416, 418)은 그들의 전류값으로 록킹된다. 이는 클록 추출 경로에서 순간적인 변화를 나타내는데, 상기 클록 추출 경로는 전이 검출기(320) 및 협대역 필터(330)를 포함한다.

응답 모니터(450)는 입력(452)에서 순방향 레이트 검출기(301)의 출력(303)으로부터 레이트 평가 신호(RE)를 수신한다. 자동 교정 모드에서, 응답 모니터(450)는 레이트 평가 신호(RE)와 각각의 소정 비트 레이트f_ref를 비교한다. 응답 모니터(450)는 출력(456)에서 제 2제어 신호(RM)를 발생시키는데, 상기 제어 신호는 레이트 평가 신호(RE)와 소정 비트 레이트f_ref사이의 차에 상응한다. 레이트 선택기(410)는 파라미터 업데이트 입력(412)에서 제어 신호(RM)를 수신하고 제어 신호(RM)를 기초로 예를 들어 제어 신호(RS₁, RS₂)를 설정하기 위한 룩업 테이블의 레이트 선택 알고리듬 또는 엔트리를 조절한다. 예를 들어, 레이트 선택기(410)는 파라미터 g₁₁, g₁₂, g₂₁, g₂₂, 및/또는 함수 ε₁과 ε₂를 이용하여 식(8) 및 (9)의 G₁및 G₂의 맵핑을 조정하도록 한다.

이산 순방향 레이트 검출기

입력 신호(155)의 전이 사이의 시간 구간은 Δt=nτ_bit로 표시될 수 있으며, 여기서 n은 1과 같거나 이보다 큰 정수이며 τ_bit는 입력 신호(155)의 비트 주기이다. 다시 말해, τ_bit는 입력 신호(155)의 비트 레이트 주파수f_bit의 역수와 동일하다. 순방향 레이트 검출기(301)는 입력 신호(155)의 다수의 연속 전이로부터 입력 신호(155)의 비트 레이트를 평가할 수 있으며, 이는 실행 길이n에 대한 값 세트{n}을 나타낸다. 이러한 전이 세트로부터, 순방향 레이트 검출기(301)는 전이사이의 최소 검출 구간τ_min을 결정할 수 있으며, 이는 다음과 같이 표시될 수 있다.

또한, τ_min은 비트 레이트τ_bit의 공정한 평가를 다음과 같이 표시할 수 있다.

입력 신호(155)와 같은 디지털 신호는 무작위 비트 패턴을 가지거나 또는 블록 코딩에 의하여 제한된 미리 설정된 비트 패턴을 가질 수 있다. 비트의 무작위 시퀀스에 대하여, 실행 길이 n에 대한 이산 확률 밀도는 P(n)=2^-n이다. 블록 코딩을 이용하여 인코딩된 신호에 대한 실행 길이 분포는 예를 들어 n〈5의 작은 값의 n에 대하여 약 2^-n일 수 있다. 이는 n=1인 단일 비트 구간이 이런 종류의 디지털 신호로 자주(예를 들어 시간의 약 50%) 발생함을 나타낸다. 입력 신호(155)에서 높은 발생률의 신호 비트 구간을 기초로, 순방향 레이트 검출기(301)는 τ_min측정치로부터 빠르고 신뢰성 있게 f_bit를 평가할 수 있다. 또한, 입력 신호(155)에 의하여 표시되는 패킷의 프리엠블은 "1010"을 포함할 수 있으며, 이는 입력 신호(155)의 레이트를 거의 순간적으로 검출할 수 있도록 한다.

도 5는 순방향 레이트 검출기(301)의 회로도를 도시하며, 상기 순방향 레이트 검출기(301)는 본 발명의 실시예에 따라 이산 구간 펄스폭 자동 교정을 수행한다. 도시된 바와 같이, 순방향 레이트 검출기(301)는 N 게이팅 지연 세그먼트(S₁내지 S_N), 상승 에지 트리거링 D-타입 플립플롭(503₁내지 530_N), R-S 래치(550₁내지 550_N), 버퍼(560, 570), 카운터(540) 및 N-라인 우선순위 인코더(590)를 포함하며, 여기서 N은 일보다 큰 정수이다.

지연 세그먼트(S₁내지 S_N)는 서로 직렬로 연결되며, 각각의 지연 세그먼트(S₁내지 S_N)는 입력 신호(155)에 의하여 하강 에지가 시작되는 시간τ_i(1≤i≤N)에 의해 연속적으로 지연된다. 실시예에서, τ_i의 특정값은 지연 세그먼트(S₁내지 S_N)사이의 차이다. 도 5에 도시된 바와 같이, 지연 세그먼트(S₁내지 S₃)는 리셋가능한 하강 에지 트리거링 지연 엘리먼트(510₁-510₃) 및 OR/NOR 게이트(520₁-520₃)를 포함한다. 에지 트리거링 지연 엘리먼트(510₁-510₃) 각각의 출력은 OR/NOR 게이트(520₁-520₃)의 제 1입력(524₁-524₃)에 연결된다. 그러나, 최종 지연 세그먼트(S_N)는 OR/NOR 게이트대신 지연 엘리먼트(514_N) 및 인버터(580)를 포함한다.

입력 신호(155)를 수신하는 버퍼(560)는 지연 세그먼트(S₁)를 구동시킨다. 지연 세그먼트(S₁)는 지연 엘리먼트(510₁)를 포함하며, 상기 지연 엘리먼트의 출력(514₁)은 OR/NOR 게이트(520₁)에 의하여 감지되며, 상기 OR/NOR 게이트(520₁)는 상보 출력(526₁) 및 출력(528₁)을 포함한다. OR/NOR 게이트(520₁)의 출력(528₁)은 다음 지연 세그먼트(S₂)를 구동시킨다. 따라서, 입력 신호(155)의 하강 에지 전이는 각각의 지연 세그먼트(S₁내지 S₃)를 연속적으로 통과한다. 예를 들어, 지연 엘리먼트(510₁)는 지연 세그먼트(S₁)의 출력(528₁)을 τ₁만큼 지연시키고, 지연 엘리먼트(510₁및 510₂)는 지연 세그먼트(S₂)의 출력(528₂)을 τ₁+τ₂만큼 지연시킨다. 따라서, k개의 지연 세그먼트를 통한 전체 지연은이다.

지연 세그먼트(S₁내지 S₃)를 통하여 입력 전이가 전파하기 때문에, 연속 출력(528₁-528₃)은 하이 상태에서 로우 상태로 전이될 수 있으며, 대응하는 상보 출력(526₁-526₃, 584)은 로우 상태에서 하이 상태로 전이할 수 있다. 입력 신호(155)에서 각각의 하강 에지 전이는 일련의 펄스를 발생시키며, 상기 일련의 펄스는 입력 신호(155)의 다음 상승 전이의 도착시 비교된다. D-타입 플립플롭(503₁내지 530_N)은 입력 신호(155)의 다음 상승 전이시 지연된 출력(526₁-526_N, 584)의 상태를 래칭함으로써 비교를 수행한다.

R-S 래치(550₁내지 550_N)는 "SET" 입력(522₁-522_N)을 통하여 D-타입 플립플롭 출력(536₁-536_N)의 상태를 수신하고 저장한다. R-S 래치(550₁내지 550_N)의 출력(556₁-556_N)은 N-라인 우선순위 인코더(590)의 입력(595₁-595_N)에 연결되며, 상기 N-라인 우선순위 인코더(590)는 액티브 출력(536₁-536_N)의 수와 등가의 이진수를 출력(598)에서 발생시킨다.

카운터(540)의 클록 입력(542)은 입력 신호(155)에 연결된다. 카운터(540)는 예를 들어 입력 신호(155)에서의 전이 수를 프리세트한 후에 출력(544)에서 R-S 래치(550₁내지 550_N)를 리세트하는 펄스를 발생시킨다.

고속동작은 순시간 지연을 작은 구간τ₁-τ_N으로 분할하고 동시에 버퍼(570)의 공통 제어 라인(574)을 통하여 각각의 지연 엘리먼트(510₁-510_N)를 리세팅시킴으로써 달성된다. 버퍼(570)는 동시 리세트 신호를 지연시켜 D-타입 플립플롭(503₁내지 530_N)의 최소 유지 시간 요구조건을 만족시키도록 한다.

순방향 레이트 검출기(301)의 동작은 입력 신호(155)의 하강 에지 전이 시에 그리고 입력 신호(155)의 상승 에지 전이 시에 시작될 수 있다. 순방향 레이트 검출기(301)는 예를 들어 복제 회로를 포함하는데, 상기 복제 회로는 반전된 복제 입력 신호(155)에 의하여 구동되며, 입력 신호(155)의 상승 전이 후에 입력 신호(155)의 각각의 펄스 길이를 감지한다.

도 6a-e는 본 발명의 실시예에 따라 지연 세그먼트(S₁내지 S_N)를 통하여 입력 신호(155)가 전파될 때 입력 신호(155)의 타이밍도를 도시한다. 도 6a-c는 지연 세그먼트(S₁내지 S_N)를 통하여 입력 신호(155)가 전파할 때 입력 신호(155)의 하강 에지 전이를 도시한다. 입력 신호(155)의 펄스 단부에서, 지연된 에지는 모든 또는 일부 지연 세그먼트(S₁내지 S_N)를 통과할 수 있다. 입력 신호(155)에서 짧은 주기를 가진 펄스는 몇 개의 지연 세그먼트(S₁내지 S_N)를 통과하기 때문에, k번째 지연 세그먼트(S_k)의 출력(528_k)은 지연 시간τ₁의 합산이를 만족할 때 하이 상태이며, 여기서 τ_bit는 입력 신호(155)의 비트 레이트 주파수f_bit의 역수와 동일하다.

도 6b-e에 도시된 바와 같이, 지연 세그먼트(S₁, S₂)의 출력(528₁, 528₂)은 입력 신호(155)의 nτ_bit주기 내에서 활성화되고, 지연 세그먼트(S₃, S_N)의 출력(528₃, 528_N)은 입력 신호(155)의 상기 주기 내에서 활성화되지 않는다. 도 6d-e의 점선에 의하여 표시된 파형은 긴 주기의 입력 펄스에 대한 출력(528₃, 584)의 상태를 나타낸다. 작은 수의 전이 입력 신호(155) 후에, 실행 길이 분포P(n) 후에, 펄스폭n=1은 입력 신호(155)에 나타나며, 그 후에 출력(556₁-556_N)은 τ_bit상의 상부 경계 및 하부 경계를 나타낸다. 출력(556₁-556_N)의 상태가 τ_bit의 증가 및 감소를 나타내는데, 이 때 카운터(540)의 펄스는 예를 들어 R-S 래치(550₁내지 550_N)를 리세트를 리세트시킨다. 우선순위 인코더(590)는 출력(598)에서 출력(556₁-556_N)의 상태로부터 τ_bit의 이진 표현을 유도한다. 이 τ_bit의 이진 표현은 τ_bit에 의하여 결정되는 레이트 평가 신호(RE) 및 τ₁-τ_N의 특정값이다. τ_bit의 평가의 방법은 τ₁-τ_N의 값의 차 결합에 의하여 다중 스캔을 수행함으로써 개선된다.

테이블1은 입력 신호(155)의 공통 라인 레이트 및 라인 레이트사이를 구별하기 위하여 이용되는 세그먼트 지연τ₁을 리스트한다. 첫 번째 두 개의 칼럼 라인은 입력 신호(155)에 대한 공통 라인 레이트f_bit및 대응하는 비트 구간τ_bit를 리스트한다. 세 번째 칼럼 라인은 연속 레이트사이를 구별하기 위한 순 지연을 리스트하는데, 이는 두 개의 연속 레이트에 대한 τ_bit의 평균이다. k 지연 세그먼트를 통한 순 지연은로서 표시되기 때문에, 세그먼트 지연τ₁은 세 번째 칼럼에 리스트된 순 지연사이의 차를 나타낸다. 세그먼트 지연은 제 4컬럼에 리스트되고 용이하게 얻을 수 있으며 광범위한 라인 레이트를 통하여 동작하기 위하여 이산 레이트 검출기(301)의 가능성을 시험한다.

지연 세그먼트

도 7은 본 발명의 실시예에 따른 지연 세그먼트(S₂)(도 5에 도시됨)의 회로도이다. 도 7이 지연 세그먼트(S₂)의 회로도를 도시하지만, 지연 세그먼트(S₁및 S₃-S_N)의 일반화가 용이하게 나타난다. 고속 성능은 게이팅 차동 증폭기를 이용하는 OR/NOR 게이트(520₂)와 지연 회로(510₂)에서 발견되는 임계 기능을 통합함으로써 최적화될 수 있다. 지연 세그먼트(S₂)의 입력(512₂)은 트랜지스터(Q₇₀₂)의 베이스로부터 유도되며, 상기 트랜지스터는 전압 플로워 역할을 한다. 트랜지스터의 에미터 및 프로그램가능 전류 소스(I₇₀₈)는 입력(514₂)에서 저항(R₇₀₆)을 통하여 캐패시터(C₇₀₄)에 연결된다. 트랜지스터의 에미터로부터의 전류는 캐패시터를 빠르게 프리세트 값으로 충전시키지만, 전류 소스로부터의 전류는 제어된 속도에서 캐패시터를 방전시킨다. 출력(514₂)에서의 전압은 게이팅 차동 증폭기에 의하여 감지되며, 상기 차동 증폭기는 트랜지스터(Q₇₂₀, Q₇₂₂)를 포함한다. 트랜지스터(Q₇₂₀, Q₇₂₂)의 베이스는 출력(514₂) 및 기준 전압(V₇₄₀)에 연결된다. 트랜지스터(Q₇₂₀, Q₇₂₂)의 에미터는 고정 전류 소스(I₇₃₀)에 연결된다.

게이팅 트랜지스터(Q₇₂₄)의 베이스는 제 2입력(522₂)을 통하여 공통 제어 라인(574)에 연결된다. 트랜지스터(Q₇₂₄)의 콜렉터 및 에미터는 출력(526₂) 및 노드(730)에 연결된다. 증폭기는 출력(526₂, 528₂)에서 반전 및 비반전 출력을 가진다. 출력(528₂)은 트랜지스터(Q₇₂₂)에 연결되며 저항(R₇₂₈)사이의 전압 강하로부터 얻어진다. 출력(526₂)은 트랜지스터(Q₇₂₀, Q₇₂₄)에 연결되며 저항(R₇₂₆)사이의 전압 강하로부터 얻어진다. 기준 전압(V₇₄₀)값은 제어 노드(742)를 통하여 포지티브 피드백에 의하여 변경될 수 있으며, 상기 노드는 출력(526₂)에 연결되어 임계 레벨 히스테리시스를 제공한다. 출력(514₂) 또는 공통 제어 라인(574)에서 기준 전압(V₇₄₀)에 의하여 설정된 것보다 높은 전압은 출력(526₂)이 로우 상태가 되고 출력(528₂)이 하이 상태가 되도록 한다. 최종 지연 세그먼트(S_N)에서, 게이팅 트랜지스터(Q₇₂₄)는 생략될 수 있다.

초기 순시 상태에서, 입력(512₂) 및 공통 제 어 라인(574)은 하이 상태일 수 있으며, 출력(526₂)은 로우 상태일 수 있다. 이 경우, 입력(512₂)상의 하이 신호는 트랜지스터(Q₇₀₂)를 제어하여 캐패시터(C₇₀₄)사이의 전압을 프리세트시킨다. 공통 제어 라인(574)의 하이 신호는 트랜지스터(Q₇₂₄)를 활성화시키고, 캐패시터(C₇₀₄)상의 전압이 프리세트 값에 도달하기 전이라도 출력(528₂)이 다음 지연 세그먼트(S₃)를 구동시키도록 한다. 입력 신호(155)가 하이 상태에서 로우 상태로 전이하면, 공통 제어 라인(574)은 로우가 되어 트랜지스터(Q₇₂₄)를 오프시킨다. 초기 상태는 캐패시터(C₇₀₄)사이의 프리세트 전압에 의하여 유지되는데, 상기 캐패시터는 트랜지스터(Q₇₂₀)를 제어한다. 이전 지연 세그먼트(S₁)의 시간 상수 및 로우 상태의 주기에 의존하여, 입력(512₂)의 전압은 입력 신호(155)가 하이 상태에서 로우 상태로 지난 후에 로우 상태로 전이될 수 있다. 이는 트랜지스터(Q₇₀₂)를 턴오프시키고 I₇₀₈의 전류에 의하여 캐패시터(C₇₀₄)가 방전되도록 한다. 로우 상태의 주기가 충분하면, 출력(514₂)의 전압은 V₇₄₀에 의하여 설정되는 기준 전압보다 낮아지며 출력(526₂)이 하이 상태로 전이되도록 하고 출력(528₂)이 로우 상태로 전이되도록 한다. 출력(528₂)에서의 로우 상태는 다음 지연 세그먼트(S₃)의 지연 엘리먼트(510₃)를 활성화시킨다.

임계 검출 다음의 응답 시간은 출력(526₂)으로부터의 포지티브 피드백에 의하여 개선되어 V₇₄₀을 약간 변화시키도록 한다. 지연 세그먼트(S₂)와 관련된 시간 지연τ₂는 출력(514₂)에서 전하 보존에 의하여 조절된다. 시간 지연τ₂의 값은 캐패시터(C₇₀₄)사이의 프리세트 전압V_PRESET, 제어(742)가 로우 상태에 일 때의 기준 전압(V₇₄₀)의 값 V^th ₇₄₀, 스위칭 임계치에서 차동 증폭기 오프셋 전압 V^th _OS, 캐패시터(C₇₀₄)의 값, 출력(514₂)과 관련된 표류 캐패시턴스C_s, 전류I₇₀₈, 트랜지스터(Q₇₂₀)의 베이스 전류I_b및 트랜지스터(Q₇₀₂)의 에미터에 저장된 전하Q₂(I₇₀₈)사이의 차에 의하여 결정된다. 이러한 관계는 다음과 같이 표시된다.

이산 레이트 검출기 방법은 시간 지연τ₁-τ_N의 선택에 달렸으며, 이는 예를 들어 각각의 대응하는 지연 세그먼트(S₁-S_N)에 대하여 전류I₇₀₈의 값을 통하여 프로그램될 수 있다.

연속 순방향 레이트 검출기

도 8은 순방향 레이트 검출기(301)의 블록도이며, 이는 본 발명의 실시예에 따라 연속 펄스폭 자동 교정을 수행한다. 도시된 바와 같이, 순방향 레이트 검출기(301)는 최소 시간 구간 상관기(840), 피드백 회로(830) 및 출력(303)을 포함한다. 출력(303)의 값은 레이트 평가 신호(RE)이며, 상기 출력은 피드백 회로(830)의 출력(836)을 수신한다.

최소 구간 상관기(840)는 입력(812, 816)에서 입력 신호(155) 및 피드백 회로(830)의 출력(836)을 수신하다. 입력 신호(155)에서의 전이에 응답하여, 시간 구간 발생기(810)는 출력(814)에서 시간τ만큼 지연된 대응 전이를 발생시키며, 이는 레이트 평가 신호(RE)에 의하여 제어된다. 선택적으로, 입력 신호(155)의 전이에 응답하여, 시간 구간 발생기(810)는 출력(814)에서 시간τ의 세트만큼 지연되는 대응하는 전이 세트를 발생시키며, 이는 여러 값을 가지며 레이트 평가 신호(RE)에 의하여 제어된다.

τ의 값은 공지된 관계 τ=τ(RE)에 의하여 레이트 평가 신호(RE)와 관계된다. 예를 들어, 시간 구간 발생기(810)는 레이트 평가 신호(RE)와 τ(RE)의 적이 거의 제 1오더에 대하여 거의 일정하도록 수행될 수 있다.

에지 전이 비교기(820)는 입력(822, 824)에서 입력 신호(155) 및 구간 발생기(810)의 출력(814)을 수신한다. 에지 전이 비교기(820)의 출력(826)은 τ 및 τ_bit사이의 차에 단조적으로 관련된 신호를 발생시킨다. 에지 전이 비교기(820)는 τ시간이 경과하기 전에 출력(826)에서 입력 신호(155)의 다음 전이가 발생할 때 포지티브 펄스를 발생시킨다. 출력(826)은 피드백 회로(830)의 입력(832)에 의하여 수신되며, 상기 피드백 회로(830)는 출력(836)에서 레이트 평가 신호(RE)를 출력하여 τ를 조절하므로써, 미리설정된 펄스의 레이트가 출력(826)에서 발생된다. 피드백 회로(830)내의 시간 상수는 입력 신호(155)의 전이 레이트에 의하여 입력(834)을 통하여 제어될 수 있다. 출력(826)의 미리 설정된 펄스 레이트는 일정한 듀티 사이클을 가질 수 있다. 선택적으로, 미리설정된 레이트는 입력 신호(155)의 전이 레이트에 따를 수 있다.

일 실시예에서, 레이트 평가 신호(RE)와 1/τ사이의 관계는 예를 들어 선형일 수 있다. 피드백 회로(830)의 출력(836)은 시간 구간 발생기(810)의 입력(816)에 대하여 네거티브 피드백을 통하여 τ를 제어한다. 네거티브 피드백은 레이트 평가 신호(RE)를 설정하여 τ(RE)가 τ_bit이 되도록 한다. 따라서, 입력 신호(155)의 비트 레이트 주파수f_bit는 레이트 평가 신호(RE)를 기초로 결정될 수 있는데, 이는 비트 레이트 주파수f_bit가 거의 레이트 평가 신호(RE)와 비례하기 때문이다. 또한, 레이트 평가 신호(RE)의 노이즈를 감소시키기 위하여, 순방향 레이트 검출기(301)는 예를 들어 레이트 평가 신호(RE)의 노이즈를 필터링하기 위하여 피드백 회로(830)와 레이트 선택기(310)에 아날로그 또는 디지털 수단을 포함할 수 있다.

본 발명의 다른 실시예에 따르면, 순방향 레이트 검출기(301)는 펄스폭 자동 교정 방법을 이용하여 τ_bit를 평가할 수 있다. 도 9a-d는 본 발명에 따른 입력 신호(155), 시간 구간 발생기(810)의 출력(814), 에지 전이 비교기(820)의 출력(826)의 타이밍도를 도시한다. 도 9e는 출력(826)에서 여러 τ값 및 임의의 고정된 τ_bit값에 대한 값 분포를 도시한다.

도 9a는 시간 Δt=0에서의 전이 및 Δt=τ_bit에서의 전이를 가진 입력 신호(155)를 도시한다. Δt=0에서의 전이는 시간 구간 발생기(810)를 트리거링하며, 상기 발생기의 출력 펄스는 τ만큼 지연된다. τ의 값은 고속F, 저속S 및 정렬A로 표시된다.

도 9b 및 9c는 두 개의 다른 실시예에 대한 시간 구간 발생기(810)의 출력(814) 상태를 도시한다. 도 9d는 두 개의 실시예에 대한 에지 전이 비교기(820)의 출력(826)의 상태를 도시한다.

제 1실시예에서, 시간 구간 발생기(810)는 하나 이상의 리세트가능한 에지 트리거링 지연 엘리먼트(예를 들어 도 5에 도시된 지연 엘리먼트(510₁-510_N)를 포함한다. 도 9b에 도시된 바와 같이, 이 실시예에서, 시간 구간 발생기(810)는 출력(814)에서 τ시간이 경과한 후에 시작되며 입력 신호(155)의 다음 전이에 의하여 리세트되는 펄스를 발생시킨다.

제 2실시예에서, 시간 구간 발생기는 이하에 상세히 설명되는 에지 트리거링 원쇼트를 포함한다. 도 9c에 상세히 도시된 바와 같이, 이 실시예에서, 시간 구간 발생기(810)는 출력(814)에서 Δt=0에서 시작하는 단일 펄스를 발생시키는데 이는 주기τ를 가진다.

두 실시예에서, F로 표시된 바와 같이 시간τ가 τ_bit보다 짧으면, 입력 신호(155)에서의 다음 전이는 τ시간이 경과한 후 Δt=τ_bit에서 발생되며, 출력(826)은 로우 상태로 설정된다. 시간τ가 S로 표시된 바와 같이 τ_bit보다 긴 주기로 설정되면, 입력 신호(155)에서의 다음 전이는 τ시간이 경과한 후 Δt=τ_bit에서 발생되며, 출력(826)은 하이 상태로 설정된다.

시간 구간 발생기(810)의 출력(814) 및 입력 신호(155)에서 발생된 펄스 사이의 완벽한 정렬은 A로 표시된 바와 같이 t=τ_bit일 때이며, τ_bit에서 발생된 입력 신호(155)의 전이는 τ와 중첩된다. 출력(826)은 완전한 정렬이 이루어질 때 하이 또는 로우 상태일 수 있다. 시간τ 이루에 길게 발생하는 입력 신호(155)의 전이는 무시될 수 있는데 이는 Δt=nτ_bit및 n≥2를 가진 비트 길이를 표시할 수 있기 때문이다.

도 9e는 소정 τ_bit및 여러 τ값에 대하여 출력(826)에 의하여 추정된 값 분포를 도시한다. 이러한 분포는 최소 구간 상관기(840)의 전이 함수를 나타내며, 상기 최소 구간 상관기(840)는 시간 구간 발생기(810) 및 에지 전이 검출기(820)를 포함한다. 관련 주파수의 통계적 해석을 기초로, 도 9e의 그래프는 입력 신호(155)의 많은 전이 발생 후에 관측되는 출력(826)에서 평균값을 도시한다. 도 9e의 그래프는 τ= τ_bit에서 가파른 경사를 가지며, 이는 조건 F 및 S사이를 구분한다. F 및 S사이의 전이 형상은 예를 들어 실행 길이n의 분포P(n)에 의하여 결정될 수 있다.

에지 전이 검출기(820)는 입력 신호(155)의 상승 에지와 시간 구간 발생기(810)의 출력(814)사이의 구간을 비교하고 피드백 회로(830)를 통하여 τ를 값τ_bit=1/f_bit로 설정한다. 따라서, 이 실시예에서, 고조파 록킹은 평가된 τ_bit가 f_bit에 대하여 특정되기 때문에 발생되지 않는다.

최소 구간 상관기

도 10은 본 발명에 따른 최소 구간 상관기(840)(도 8도시됨)의 회로도를 도시한다. 이 실시예에서, 입력 신호(155)의 하강 에지 전이 및 상승 에지 전이에 대한 응답은 두 개의 별도 경로를 통하여 이루어진다. 최소 구간 상관기(840)는 하강 에지 트리거링 최소 구간 상관기(1090) 및 상승 에지 트리거링 최소 구간 상관기(1092)를 포함한다. 최소 구간 상관기(1090, 1092)는 도 8의 시간 구간 발생기(810) 및 전이 비교기(820)의 기능을 수행한다.

최소 구간 상관기(1090, 1092)는 최소 구간 상관기(840)의 출력(826)을 형성하는 출력(826₁, 826₂)을 포함한다. 최소 구간 상관기(1090, 1092)가 별도의 출력(826₁, 826₂)을 포함하지만, 각각의 입력(302₁, 302₂)은 입력 신호(155)에 연결된다.

하강 에지 트리거링 최소 구간 상관기(1090)는 비반전 버퍼(1010), 캐패시터(C₁₀₁₈), 프로그램가능 전류 소스(I₁₀₁₆), 비교기(1030), 기준 전압(V₁₀₃₈), 비반전 버퍼(1050) 및 포지티브 에지 트리거링 D-타입 플립플롭(1070)을 포함한다. 상승 에지 트리거링 최소 구간 상관기(1092)는 비반전 버퍼(1020), 캐패시터(C₁₀₂₈), 프로그램가능 전류 소스(I₁₀₂₆), 비교기(1040), 기준 전압(V₁₀₄₈), 비반전 버퍼(1060) 및 포지티브 에지 트리거링 D-타입 플립플롭(1080)을 포함한다.

노드(302₁, 302₂)를 포함하는 입력(302)은 입력 신호(155)를 수신한다. 노드(302₁)는 하강 에지 트리거링 최소 구간 상관기(1090)에서 버퍼(1010, 1050)의 비반전 입력(1012, 1052)에 각각 연결된다. 버퍼(1010)의 출력(1014)은 노드(1003)를 통하여 캐패시터(C₁₀₁₈), 프로그램가능 전류 소스(I₁₀₁₆) 및 비교기(1030)의 입력(1032)에 연결된다. 비교기(1030)의 기준 입력(1034)은 기준 전압(V₁₀₃₈)에 연결된다. 비교기(1030)의 출력(1036)은 D-타입 플립플롭(1070)의 D입력(1072)에 연결되며, 상기 플립플롭의 클록 입력(1074)은 버퍼(1050)의 출력(1054)에 의하여 구동된다.

노드(302₂)는 최소 구간 상관기(1092)에서 버퍼(1020, 1060)의 비반전 입력(1022, 1062)에 각각 연결된다. 버퍼(1020)의 출력(1024)은 노드(1004)를 통하여 캐패시터(C₁₀₂₈), 프로그램가능 전류 소스(I₁₀₂₆) 및 비교기(1040)의 입력(1042)에 연결된다. 비교기(1040)의 기준 입력(1046)은 기준 전압(V₁₀₄₈)에 연결된다. 비교기(1040)의 출력(1046)은 D-타입 플립플롭(1080)의 D입력(1082)에 연결되며, 상기 플립플롭의 클록 입력(1084)은 버퍼(1060)의 출력(1064)에 의하여 구동된다. 프로그램가능한 입력(1017) 및(1027)은 입력(816)을 통하여 전류 소스(I₁₀₁₆, I₁₀₂₆)를 제어한다.

최소 구간 상관기(1090, 1092)의 동작은 서로 동일한데, 모든 처리가 입력 신호(155)에서 반대 전이에 대하여 액티브인 것이 다르다. 하강 에지 트리거링 최소 구간 상관기(1090)의 동작은 다음과 같다. 출력 포드(1014)는 입력(1012)이 하이 상태일 때 V_PRESET의 프리세트 출력 레벨을 가진 저 임피던스 상태로 간주하며 입력이 로우 상태일 때 고임피던스 상태로 간주한다. 예를 들어, V_PRESET가 기준 전압(V₁₀₃₈)보다 포지티브일 수 있다. 입력 신호(155)에서의 하이 상태는 버퍼(1010)가 캐패시터(C₁₀₁₈)를 V_PRESET로 충전시키도록 한다.

입력 신호(155)가 하이에서 로우 상태로 전이할 때, 버퍼(1010)의 출력(1014)의 전류는 중지되고 캐패시터(C₁₀₁₈)는 프로그램가능 전류 소스(I₁₀₁₆)에 의하여 자유롭게 방전된다. 입력 신호(155)의 로우 상태 주기가 충분히 길면, 노드(1003)의 전압은 V₁₀₃₈에 의하여 설정되는 것보다 낮게 강하하고 비교기(1030)의 출력(1036)은 로우상태로 전이한다. D-타입 플립플롭(1070)은 버퍼(1050)의 출력(1054)에서 상승 에지 전이를 통하여 시간Δt=nτ_bit에서 출력(1036)의 상태를 포착하며, 이 때 입력 신호(155)는 로우에서 하이로 전이된다.

캐패시터(C₁₀₁₈)를 V_PRESET에서 V₁₀₄₈로 방전하는데 필요한 시간은 τ(I₁₀₆₀)이다. 출력(826₁)은 만약Δt〉τ(I₁₀₆₀)이면 로우 상태가 될 수 있으며 만약Δt〈τ(I₁₀₆₀)이면 하이 상태가 될 수 있다. 출력(826₁)은 τ〈τ_bit일 때 로우 상태가 될 수 있다. τ〉τ_bit이면, 출력이 하이 상태일 수 있는 작은 값의 실행 길이n일 수 있다. 출력은 그러나 큰n에 대하여 로우 상태일 수 있다.

도 9e는 실행 길이n의 전형적인 값에 대한 평균인 출력의 값 분포를 도시한다. 시간 상수τ(I₁₀₁₆)는 다음과 같이 표시될 수 있다.

여기서 V^th _OS는 비교기(1030)의 임계에서 오프셋 전압이며, C_s는 노드(1003)와 관련된 표유 캐패시턴스이며, I_b는 비교기(1030)의 입력 바이어스 전류이며, Q_{O_1014}(I₁₀₁₆)는 버퍼(1010)가 턴오프될 때 출력(1014)에 의하여 제거된 전하이다.

입력 신호(155)의 상승 에지 전이에 대한 상승 에지 트리거링 최소 구간 상관기(1092)의 동작은 유사하다. 출력(826₁, 826₂)은 τ이 τ_bit보다 큰지를 표시한다. 상기 출력은 네거티브 피드백을 이용하여 I₁₀₁₆및 I₁₀₂₆을 통하여 τ를 제어하기 위하여 이용된다. 레이트 평가 신호(RE)는 τ= τ_bit를 얻는데 필요한 제어 신호(816)의 값으로부터 결정될 수 있다.

도 10의 하강 에지 트리거링 최소 구간 상관기(1090)는 단극성 최소 구간 상관기의 일 실시예를 구성하는데, 이는 입력 신호(155)의 하강 에지시 활성화된다. 단극성 하강 에지 트리거링 최소 구간 상관기(1090)는 프로그램가능한 게이팅 지연을 포함할 수 있는데, 이는 버퍼(1010), 캐패시터(C₁₀₁₈), 전류 소스(I₁₀₁₇), 비교기(1013) 및 D-타입 플립플롭(1070)을 포함한다. D-타입 플립플롭(1070)은 두 개의 래치(도시안됨)를 포함할 수 있는데, 이들은 클록입력(1074)을 통하여 노드(302₁)에 의하여 제어된다. 일 실시예에서, 상기 래치는 프로그램가능 게이팅 지연과 공유되어 하강 에지 트리거링 넌 리트리거링 원쇼트를 만든다. 몇 개의 래칭 및 비교 동작을 동시에 수행함으로써, 고속 동작이 달성될 수 있다.

도 11은 단극성 하강 에지 트리거링 최소 구간 상관기(1090)의 에미터 결합 로직(ECL)을 도시한다. 단극성 최소 구간 상관기(1090)는 에지 전이 비교기(1104) 및 하강 에지 트리거링 넌리트리거블 원쇼트(1102)를 포함한다. 에지 전이 비교기(1104)는 인버터(1110, 1156), 비반전 버퍼(1114), NOR 게이트(1130, 1150) 및 노드(1138)를 포함한다. 노드(1138)는 배선형 OR 동작을 수행한다.

하강 에지 트리거링 넌리트리거블 원쇼트(1102)는 비교기(1160), 타이밍 캐패시터(C₁₁₆₄), 프로그램가능한 전류 소스(I₁₀₁₆,I₁₁₇₉), 다이오드(D₁₁₇₅, D₁₁₇₆), 기준 전압(V_REF, V_CLAMP), 연산 증폭기(1170), NOR 게이트(1120, 1140), 인버터(1146), 버퍼(1124) 및 노드(1128, 1166)를 포함한다. 노드(1128, 1166)는 배선형 OR동작을 수행한다.

인버터의 입력(1111) 및 원쇼트(1102)의 노드(1144)는 입력 신호(155)를 수신한다. 입력 신호(155)의 하가 에는 원쇼트를 트리거링하여 버퍼의 출력(1127)에서 주기τ(I₁₀₁₆)의 출력 펄스를 발생시키도록 한다. 주기 τ는 전류 소스(I₁₀₁₆)에 의하여 제어되거나 제어 입력(1070)을 통하여 입력(816)에 의하여 I₁₀₁₆으로 직접 제어된다. 버퍼의 출력(1127)은 리세트 상태에서 하이 상태이며 시간τ중에 로우 상태로 전이한다. 원쇼트는 시간τ가 경과한 후 입력 신호(155)가 하이 상태로 될 때까지 입력 신호(155)의 상태의 다음 변경에 의하여 재트리거될 수 없다.

입력 노드(1144)는 NOR 게이트(1143, 1120)의 입력(1142, 1121)에 연결된다. NOR게이트의 오픈 에미터 출력(1143)은 노드(1128)를 통하여 NOR게이트(1120)의 입력, 인버터(1146)의 입력 및 버퍼(1124)의 비반전 오픈 에미터 출력(1126)에 연결된다. 인버터의 출력(1148)은 NOR 게이트(1140)의 입력에 연결되어 R-S 래치를 생성한다.

노드(1144)의 하이 상태는 출력(1126)이 로우일 때 노드(1128)가 로우 상태로 되게 하고, 출력(1126)의 하이 상태는 입력(1144)에 영향을 주어 노드(1128)가 하이 상태로 설정되도록 한다. 버퍼(1124)의 출력(1126)은 시간τ중에 하이 상태로 되고 NOR 게이트(1120)가 입력 신호(155)의 변화에 응답하지 못하도록 한다. 오픈 에미터 출력(1123)은 노드(1166)를 통하여 비교기(1160)의 오픈 에미터 출력, 캐패시터(C₁₁₆₄) 및 버퍼의 입력(1125)에 연결된다.

캐패시터(C₁₁₆₄)는 비교기의 비반전 입력(1161), 다이오드(D₁₁₇₅)의 캐소드 및 프로그램가능 전류 소스(I₁₀₁₆)에 연결된다. 오프앰프(1170)의 출력(1173)은 다이오드의 애노드를 구동시킨다. 오프앰프(1170)는 예를 들어 출력(1173) 및 반전 입력(1172)사이의 피드백 루프에서 다이오드(1176)와 전압 플로워로서 구성될 수 있다.

다이오드(D₁₁₇₆)는 프로그램가능 전류 소스(I₁₁₇₈)에 의하여 D₁₁₇₅와 동일한 전류 밀도에서 바이어스될 수 있다. 노드(1179)는 전류(I₁₁₇₈)를 제어하고 노드(1017)는 전류(I₁₀₁₇)를 제어한다. 상기 제어 노드들은 입력(816)에 연결된다. 비교기의 반전 입력(1162)은 기준 전압(V_REF)에 연결된다. 오프앰프의 비반전 입력(1174)은 전압 소스(V_CLAMP)에 연결된다. 반전입력(1127)은 노드(1166)에 의하여 제어되며 원쇼트의 출력을 형성하며 에지 전이 비교기(1104)에서 게이트(1130)의 입력(1134)에 연결된다.

순간 상태에서, 입력 신호(155) 및 입력 노드(1144)는 하이 상태일 수 있으며, 노드(1128, 1166)는 로우 상태일 수 있다. 노드(1165)에서의 전압은 전압 소스(V_CLAMP)로 유지될 수 있다. 입력 노드(1144)는 입력 신호(155)의 네거티브 전이 때문에 로우 상태로 전이되며, NOR게이트의 출력(1123)은 하이 상태로 전이된다. 캐패시터(C₁₁₆₄)를 통한 커플링은 노드(1165)가 하이 상태로 되돌고 한다. 비교기(1160) 및 C₁₁₆₅를 통한 포지티브 피드백은 노드(1165)에서의 전압이 기준 전압V_REF로 감소될 때까지 노드(1166)가 하이상태를 유지하도록 한다.

입력 신호(155)가 로우 상태로 전이한 후에 노드(1166)가 하이 상태로 전이할 경우, 버퍼(1124)는 노드(1128)를 하이 상태로 유도하여 제 1래치를 활성화시키며, 상기 래치는 인버터(1146) 및 NOR게이트(1140)를 포함한다. NOR게이트(1120)의 출력(1123)은 노드(1128)가 하이 상태로 전일 때 금지될 수 있다. 제 1래치는 노드91128)를 계속 하이 상태로 유지하고 출력(1123)을 억제시키며, 상기 출력은 노드(1166)가 시간τ에서 로우 상태로 전이 된 후에만 리세트될 수 있다. 제 1래치는 노드(1166)가 로우 상태로 복귀하고 입력 신호(155)가 하이 상태로 전이되어 원쇼트(1102)를 순시 상태로 복원할 경우 NOR 게이트(1140)를 통하여 로우 상태로 리세트된다. 캐패시터(C₁₁₁₂)의 전압은 안정 상태에 도달하기에 충분한 시간을 가지는데, 이는 원쇼트(1102)가 하강 에지 전이상에서만 트리거되기 때문이다.

펄스 주기τ는 노드(1185)에서 전하 보존에 의하여 캐패시터 방전 전류I_c와 관련될 수 있다. 이러한 관계는 다음과 같이 표시된다.

여기서 C_s는 노드(1165)와 관련된 표유 캐패시턴스이며, Q_d는 다이오드(D₁₁₇₅)에 저장된 전하이다. ΔV₁₁₆₆은 입력 신호(155)의 하강 전이가 원쇼트(1102)를 트리거시킨 후에 상승 전압 파형을 나타낸다.

본 발명에 따르면, 비교기(1160)와 관련된 파라미터는 다음과 같다. I_b는 입력 바이어스 전류이며, V^th _OS는 임계치의 입력 오프셋이며 ΔQ^th _B는 비교기(1160)를 스위칭시키는데 요구되는 입력 전하이다. 이는 τ=τ_bit일 때 I₁₀₁₆이 f_bit에 거의 비례할 수 있다는 것을 나타낸다.

비반전 버퍼(1114)는 인버터(1110)의 출력(1112)을 수신하며, 상기 인버터는 원쇼트(1102)의 턴온 지연과 매칭된다. NOR게이트(1130)는 버퍼(1114)의 출력(1116, 1127) 및 원쇼트(1102)를 비교한다. 오픈 에미터 출력(1136)은 예를 들어 지연 시간τ 후의 입력 신호(155)의 다음 상승 에지 및 원쇼트(1102)의 출력(1127)의 상승에지사이의 시간 구간의 함수인 전류 펄스일 수 있다.

노드(1138)는 입력 신호(155)가 하이 상태로 전이할 대 하이 상태로 전이하며, 원쇼트(1102)의 출력(1127)은 로우 상태에 있다. NOR게이트(1150) 및 인버터(1156)는 서로 연결되어 제 2래치를 형성하며, 상기 제 2래치는 노드(1138)에서 하이 상태에 의하여 활성화된다. 노드(1138)가 충분히 하이로 상승되면, 게이트(1150)와 인버터(1156)의 피드백 루프는 입력 신호(155)가 로우 상태로 전이되고 NOR게이트(1150)에 연결된 게이트의 출력(1116)이 하이 상태로 전이할 때까지 노드(1138)를 하이 상태로 유지한다.

게이트의 출력(1136)의 전류 펄스와 τ-τ_bit사이의 관계는 다음과 같이 표시된다. 게이트(1130)의 전류 펄스의 전하Q_{O_1136}은 τ-τ_bit-ξτ_gate에 비례하는데, 여기서 ξτ_gate는 전상 게이트 응답 시간의 고정 분수이다. 노드(1138)가 하이 상태로 설정될 수 있는 확률은 함수F_gate(Q_{O_1136})를 통한 Q_{O_1136}에 의존하며, 상기 특성은 도 9e에 도시된다. 노드(1138)가 하이 상태를 유지하는 평균 시간은일 수 있다. 노드(1138)에서의 신호는 네거티브 피드백을 이용함으로써 I₁₀₁₆을 통하여 τ를 제어하기 위하여 이용될 수 있다.

`아날로그 피드백 회로

도 12a는 본 발명의 실시예에 따른 피드백 회로(830)의 아날로그 구현예가 도시된다. 이 실시예에서, 피드백 회로(830)는 합산 회로(1210), 저역 필터(1220), 차동 증폭기(1230) 및 기준 전압(V₂₅₀)을 포함한다. 저역 필터(1220)는 출력(1224)을 포함하며, 차동 증폭기(1230)는 출력(1236)을 포함한다. 도 12b-d는 입력 신호(155)의 비트 레이트 변경, 저역 필터 출력(1224) 및 증폭기 출력(1236)의 변경을 도시한다.

피드백 회로(830)는 노드(832₁, 832₂)에서 최소 구간 상관기(840)의 출력(826₁, 826₂)을 수신한다. 노드(832₁)는 합산 회로의 입력(1212)에 연결되며, 노드(832₂)는 합산회로 입력(1214)에 연결된다. 저역 필터(1220)는 합산회로의 출력(1216)을 필터링하며, 이는 차동 증폭기의 비반전 입력(1232)에 인가된다. 기준 전압(V₁₂₅₀)은 차동 증폭기의 반전 입력(1234)에 연결된다. 출력(1236)은 피드백 회로 출력(836)을 형성한다.

입력(1212, 1214)은 τ_bit〈τ일 때 단극성 최소 구간 상관기(1090, 1092)의 출력(826₁, 826₂)으로부터 노드(832₁, 832₂) 펄스를 수신한다. 저역 필터(1220)는 합산회로의 출력(1216)에서 결합된 신호로부터 고주파 변화를 제거한다. 차동 증폭기는 필터(1220)의 출력(1224)에서의 필터링된 신호와 기준 전압사이의 차를 증폭한다. V₁₂₂₄및 V₁₂₅₀사이의 증폭 차는 출력(1236)에 나타나며, 시간 구간 발생기(810)의 주기τ를 제어하기 위하여 이용될 수 있다. 차동 증폭기(1230)는 위상 마진 보상과 결합할 수 있으며, 이는 전체 피드백 다이내믹 안전성을 유지하는데 필요하다.

도 12b는 입력 신호(155)의 비트 레이트f_bit를 f_bit1에서 시간 t=0에서 발생하는 f_bit2〉f_bit1로 증가되는 것을 도시한다. 비트 레이트의 변경은 최소 구간 상관기(840)에 의하여 검출되며, 상기 최소 구간 상관기(840)는 합산회로의 입력(1212, 1214) 및 출력(1216)에 나타나는 펄스 레이트의 변화를 발생시킨다. t〈0에 대한 출력(1224)에서의 레벨은 최소 구간 상관기(840)로부터 펄스의 일정한 레이트에 의하여 유지될 수 있다. 도 12c의 수평 점선은 t=0에서의 변화 전에 네거티브 피드백이 거의 V₁₂₅₀에서 출력(1224)을 유지하는 것을 도시한다. 출력(1216)에서 t〉0에서 펄스 레이트의 변화는 출력(1224)에서 순시 변화를 발생시킨다. 출력(1236)에 나타나는 증폭된 신호는 시간 구간 발생기(810)의 주기τ가 새로운 1/f_bit2값으로 설정될 때까지 변화된다.

최소 구간 상관기(840)는 분리된 "1" 및 "0"이 입력 신호(155)에 나타낼 때 출력 펄스를 발생시킬 수 있다. 입력(1212)은 노드(832₁)를 통하여 하강 에지 전이 비교기 출력(826₁)에 연결되며, 입력 신호(155)의 하이에서 로우로의 전이를 활성화시킬 수 있다. 출력(826₁)이 분리된 "0" 다음에 하이 상태로 전이할 확률은 도 9e에 도시된 바와 같이 F(τ-τ_bit)로 표시될 수 있다.

P₀(n) 및 P₁(n)이 입력 신호(155)의 연속 "0" 및 "1"에 대하여 실행 길이n의 분포를 나타낸다고 하자. 분리된 "0"이 하이에서 로우로의 전이 다음에 발생할 확률은 P₀(n=1)이다. 분리된 "0"의 발생 레이트는 다음과 같이 표시될 수 있다.

분리된 0의 레이트 =

여기서및은 "0" 및 "1"의 실행에 대한 평균 길이를 나타낸다. 출력(826₁)이 다음의 하이에서 로우로의 전이 전에 하이상태를 유지하는 평균 시간 구간은 다음과 같이 표시될 수 있다.

영속 시간 ≒

에지 전이 검출기(820)의 유지 성질은 파라미터ζ로 표시될 수 있다. 최소 구간 상관기(1090)가 D-타입 플립플롭(1070)을 포함하는 실시예에서, ζ는 1이다. 선택적으로, 최소 구간 상관기(1090)가 하강 에지 트리거링 넌리트리거블 원쇼트(1102)를 포함하는 실시예에서, ζ는 0이다. 연속 실행 주기가 독립적이면, 입력(1212)의 평균값은 다음과 같이 표시될 수 있다.

식(13)이 아날로그 표현은 상승 에지 전이 비교기 출력(826₂)의 입력(1214)에 적용된다. 필터링된 출력(1224)은 다음과 같이 표시될 수 있다.

본 발명에 따르면, 저역 필터 출력(1224)의 평균값는 네거티브 피드백을 이용하여 τ를 제어하기 위하여 이용될 수 있다. 소신호 게인은 τ_bit와 독립적인 특성을 가진다.

디지털 피드백 회로

도 13a는 피드백 회로(830)의 디지털 구현예를 도시한다. 일 실시예에서, 피드백 회로(830)는 R-S 래치(1310, 1320), 포지티브 D-타입 플립플롭(1330, 1340), AND게이트(1350, 1360), N-스테이지 업/다운 카운터(1370), M-스테이지 이진 카운터(1390) 및 디지털 아날로그 변환기(DAC)(1380)를 포함한다. 업/다운 변환기(1370)는 업 카운터 클록(Clk_U)입력(1372) 및 다운 카운트 클록(Clk_D)입력(1374)을 포함한다. 도 13b-e는 입력 신호(155)의 비트 레이트 f_bit, 클록(Clk_U)입력(1372)에 인가된 신호, 클록(Clk_D)입력(1374)에 인가된 신호 및 DAC의 아날로그 출력(1384)의 변화를 도시한다.

피드백 회로(830)는 최소 구간 상관기(840)의 출력(826₁, 826₁)을 수신한다. 피드백 회로(830)의 입력(834)은 입력 신호(155)를 수신한다. 노드(832₁)는 래치(1310)의 입력(1312)을 "설정하기" 위하여 연결되며 노드(832₂)는 래치(1320)의 입력(1322)을 "설정하기" 위하여 연결된다. 래치 출력(1316, 1326)은 D-타입 플립플롭(1330, 1340)의 입력(1332, 1342)에 연결된다.

카운터(1390)의 클록 입력은 입력(834)을 통하여 입력 신호(155)를 수신한다. 터미널 카운트(TC) 출력(1396)은 래치(1310, 1320)의 입력(1314, 1324)을 "리세트시키기" 위하여 연결된다. D-타입 플립플롭의 클록 입력(1334, 1344)은 카운터(1390)의 제 2스테이지(Q₁) 출력(1394)에 연결된다.

AND게이트(1350)는 D-타입 플립플롭(1330, 1340)의 비반전 출력(1336, 1346) 및 카운터의 TC출력(1396)으로부터의 입력을 수신한다. AND게이트(1360)는 D-타입 플립플롭(1330, 1340)의 반전 출력(1338, 1340) 및 카운터의 TC출력(1396)으로부터의 입력을 수신한다. AND게이트(1350)의 출력(1358)은 Clk_U입력(1372)에 연결되며, AND게이트(1360)의 출력(1368)은 Clk_D입력(1374)에 연결된다.

일 실시예에서, 업/다운 카운터(1370)는 병렬 이진 워드를 발생시키며, 이는 Clk_U입력(1372) 및 Clk_D입력(1374)에 인가된 펄스 수사이의 차에 단조적으로 관련된다. 다른 실시예에서, 업/다운 카운터(1370)는 연속 스텝 사이즈를 이용하여 레이트 평가 신호(RE)에 대한 연속적인 근접을 나타내는 병렬 이진 패턴을 발생시키며, 이는 Clk_U입력(1372) 및 Clk_D입력(1374)에 인가된 펄스 패턴에 따라 변화될 수 있다.

래치의 "세트"입력(1312, 1324)은 단극성 최소 구간 상관기(1090, 1092)의 출력으로부터 펄스를 수신하는데 이 때 τ〉τ_bit가 노드(832₁, 832₂)를 통하여 에지 전이 비교기(820)에 의하여 검출된다.

단극성 최소 구간 상관기(1090)에 의하여 발생된 펄스는 입력 신호(155)의 하강 에지 전이상에서 활성화되며, 출력(1316)을 하이 상태로 설정한다. 유사하게, 단극성 최소 구간 상관기(1092)에 의하여 발생된 펄스는 입력 신호(155)의 상승 에지 전이 상에서 활성화되며, 출력(1326)을 하이 상태로 설정한다.

카운터(1390)는 입력 신호(155)에서 전이 수 모듈로2^M을 카운트하며, 여기서 M은 예를 들어 4이다. 제 2스테이지(Q₁) 출력(1394)은 매 4번째 로우에서 하이로의 전이 시에 D-타입 플립플롭(1330, 1340)을 클록시켜 래치(1310, 1320)의 우선 상태를 저장한다.

TC출력(1396)은 각각의 2^M개의 로우에서 하이로의 전이 다음에 하이 상태로 전이되고 다음의 로우에서 하이로의 전이 후에 로우 상태로 전이된다. TC 출력(1396)의 상승 에지는 Q₁출력(1394)로부터의 펄스 센터에 인접할 수 있다. TC 출력(1396)상의 하이 상태는 AND게이트 출력(1358)을 인에이블하며 래치(1310, 1320)를 로우 상태로 리세트시킨다.

TC 출력(1396)이 하이 상태일 때 만약 D-타입 플립플롭 비반전 출력(1336, 1346)이 하이 상태여서 하나의 카운트씩 순방향으로 업/다운 카운터(1370)의 상태를 진행시키면, 출력(1358)이 하이상태로 전이된다. TC 출력(1396)이 하이 상태일 때 만약 D-타입 플립플롭 반전 출력(1338, 1348)이 하이 상태여서 하나의 카운트씩 업/다운 카운터(1370)의 상태를 감소시키면, 출력(1368)이 하이상태로 전이된다. 업/다운 카운터(1370)의 상태는 단극성 최소 구간 상관기(1090, 1092)가 τ〉τ_bit를 검출할 때 증가하고 단극성 최소 구간 상관기(1090, 1092)가 τ〉τ_bit를 검출하지 못할 때 감소한다. 업/다운 카운터(1370)의 상태는 단극성 최소 구간 상관기(1090, 1092)중 하나만이 τ〉τ_bit를 검출할 때 유지된다. 업/다운 카운터 출력(1376)의 이진 신호는 네거티브 피드백을 이용하여 τ를 제어하기 위하여 이용될 수 있다.

피드백 회로(830)는 예를 들어 업/다운 카운터(1370)의 출력(1376)을 이용하여 디지털 신호를 발생시킬 수 있다. 선택적으로, 피드백 회로(830)는 예를 들어 DAC의 출력(1384)을 이용하여 출력(836)에서 아날로그 신호를 발생시키며, 상기 DAC의 입력(1382)은 카운터 입력(1376)에 연결된다.

도 13b는 입력 신호(155)의 비트 레이트f_bit가 f_bit1에서 f_bit2〉f_bit1로 증가하는 것을 도시한다. t=0 전에, 네거티브 피드백은 시간 구간 발생기(810)의 주기τ를 1/f_bit1에 가깝게 유지할 수 있다. 최소 구간 상관기(840)는 비트 레이트 변경을 검출할 수 있으며, 이는 래치 입력(1312, 1324)에서 나타나는 펄스 레이트의 변경을 야기한다. 래치(1313, 1324)의 펄스 존재는 D-타입 플립플롭 비반전 출력(1336, 1346)을 하이 상태로 전이시켜 도 13c에 도시된 바와 같이 Clk_U입력(1372)을 토클하도록 한다.

도 13d에서, Clk_D입력(1374)은 τ〉1/f_bit2가 때문에 t=0이 후에 즉시 토클되지 않는다. 도 13e는 DAC의 아날로그 출력(1384)을 도시하는데, 이는 예를 들어 단조 카운트 상태로 업/다운 카운터(1370)에 의하여 발생된 디지털 워드에 의하여 구동된다. 업/다운 카운터(1370)에서, 상방향 카운팅은 τ〉1/f_bit2일 때 진행하고, τ=1/f_bit2일 때 중지한다.

레이트 선택기(310)는 입력 신호(155)의 비트 레이트 주파수 변화를 추적하며 레이트 평가 신호(RE)의 순간 에러를 거부하는데, 상기 에러는 입력 신호(155)의 변화에 의존하는 지터 및 패턴에 의하여 발생될 수 있다. 도 14a-b는 본 발명의 두 실시예에 따른 레이트 선택기(310)의 구현예에 대한 블록도이다.

도 14a에 도시된 제 1실시예에서, 레이트 선택기(310)는 레이트 전이(1402)를 포함하며, 이는 함수 블록(1410) 및 함수 블록(1420)을 포함한다. 레이트 전이(1402)는 입력 레이트 평가 신호(RE)로서 수신되며, 이는 도 5의 이산 레이트 검출기(301)에 의하여 발생된다. 레이트 평가 신호(RE)는 (1402)에 의한 전이 전에 필터링될 수 있다.

도 14b에 도시된 제 2실시예에서, 레이트 선택기(310)는 레이트 전이(1402) 및 레이트 평가 필터를 포함한다. 레이트 평가 필터는 레이트 보정 블록(1430), 적응 필터(1440), 필터 제어부(1450), 레이트 변경 검출기(1460), 예상 레이트 비교기(1470) 및 합산부(1480)를 포함한다. 보정 블록(1430)은 레이트 평가 신호(RE)를 입력(1432)에서 수신하며, 이는 예를 들어 도 8의 연속 레이트 검출기9301)에 의하여 발생될 수 있다. 적응 필터(1440)는 레이트 보정 블록(1430)의 출력(1434)을 입력(1442)에서 수신한다. 필터(1440)의 출력은 레이트 전이 블록(1402)에 대한 선택적인 입력으로서 인가될 수 있다.

레이트 전이 블록(1402)은 제어 신호(RS₁, RS₂)로 평가된 라인 레이트를 직접 일대일 맵핑하며, 상기 제어 신호는 출력 노드(316, 318)에 나타난다. 기능 블록(1410)의 입력(1412) 및 기능 블록(1420)의 입력(1422)은 이산 레이트 검출기(301)로부터 라인 레이트의 평가치(예를 들어 레이트 평가 신호(RE)) 또는 적응성 필터(1430)의 출력을 수신한다. 기능 블록(1410)은 노드(316)에서 제어 신호(RS₁)를 발생한다. 기능 블록(1410)은 예를 들어 식(5)에 의하여 표현된 관계식 또는 식(8)에 의하여 표현된 관계식을 구현할 수 있다.

기능 블록(1420)은 노드(318)에서 제어 신호(RS₂)를 발생시킨다. 기능 블록(1420)은 예를 들어 식(5)에 의하여 표현된 관계식 또는 식(8)에 의하여 표현된 관계식을 구현할 수 있다.

몇 개의 통상적인 기술이 일대일 맵핑을 수행하기 위하여 이용될 수 있다. 예를 들어, 아날로그 컴퓨터는 레이트 평가 신호(RE)를 제어 신호(RS₁, RS₂)로 변환시키기 위하여 이용될 수 있다. 선택적으로, 레이트 검출기(301) 또는 레이트 선택기(310)는 제어 신호(RS₁, RS₂)에 대한 룩업 테이블로부터 적당한 엔트리를 선택하는 이진 출력을 가진 A/D 변환기를 이용하여 구현될 수 있다. 룩업 테이블은 τ_ED및 f_c에 대한 레이트 특정 파라미터를 포함할 수 있다.

다른 구현예에서, 레이트 선택기(310)는 예를 들어 적당한 맵핑 알고리듬을 이용하여 레이트 평가 신호(RE)를 제어 신호(RS₁, RS₂)로 변환하기 위한 유한 상태 머신을 포함할 수 있다.

예를 들어 도 8의 연속 레이트 검출기(301)와 함께 이용될 때, 레이트 보정 블록(1430) 및 적응성 필터(1440)는 레이트 전이 블록(1402)로부터 수신된 라인 레이트 평가의 정확성을 개선할 수 있다. 레이트 평가 신호(RE)는 레이트 보정 블록(1430)의 입력(1432)에 공급된다. 보정 블록(1430)의 출력(1434)은 적응성 필터(1440)의 입력(1442), 레이트 변화 검출기(1460)의 입력(1462) 및 예상 레이트 비교기(1470)의 입력(1472)으로 전달된다.

입력(1444)은 필터(1440)의 응답을 제어한다. 입력 신호(155)는 또한 노드(314)를 통하여 레이트 변화 검출기(1460) 및 예상 레이트 비교기(1470)의 입력(1464, 1474)에 공급된다. 레이트 변화 검출기(1460) 및 예상 레이트 비교기(1470)내에서 동작이 수행되는 레이트는 예를 들어 입력(314)을 통하여 입력 신호(155)에 의하여 제어될 수 있다.

레이트 변화 검출기(1460)는 출력(1466)을 포함하고, 예상 레이트 비교기(1470)는 출력(1476)을 포함한다. 출력(1466, 1476)은 합산 블록(480)에서 결합되고 필터 제어 블록(1450)의 입력(1452)에 제공된다. 필터 제어 블록(1450)은 적응성 필터(1440)의 입력(1444)에 공급되는 출력(1454)을 포함한다. 적응성 필터 출력(1446)은 기능 블록(1410, 1420)의 입력(1412, 1422)에 연결된다.

레이트 검출기(301)의 입력(312)에 나타나는 레이트 평가 신호(RE)는 예상가능한 또는 측정된 에러를 포함할 수 있다. 보정 블록(1430)은 레이트 평가 신호(RE)와 입력 신호(155)의 비트 레이트사이의 예상되거나 측정된 불일치를 보상하는 알고리듬을 구현할 수 있다.

적응성 필터(1440)는 레이트 평가 신호(RE)의 현재값 및 레이트 평가 신호(RE)의 과거 값에 대한 현재값의 관계에 따라 변경된 레이트 평가 신호(RE_F)를 출력한다. 이산 시간 세트에서 레이트 평가 신호(RE) 및 변경된 레이트 평가 신호(RE_F)의 작용을 고려하여, 레이트 평가 신호(RE)의 현재값 및 과거 값은 값 세트{RE₁}로 표시되고, 변경된 레이트 평가 신호(RE_F)의 대응 값은 값 세트{RE_Fi}로 표시될 수 있다. 적응성 필터(1440)는 예를 들어 다음의 관계식을 이용하여 레이트 평가 신호(RE)로부터 변경된 레이트 평가 신호(RE_F)를 구성할 수 있다.

여기서 a_i및 b_j는 입력(144)을 통하여 프로그램될 수 있는 계수이다.

식(15)의 구현예를 포함하는 적응성 필터(1440)는 계수a_i가 클 때 레이트 평가 신호(RE)를 빠르게 변화시키도록 동작하고, 반대로 계수a_i가 i≫1에 대하여 클 때 느리게 작용한다. 계수b_j는 특정 평가치의 영속 메모리를 위하여 선택될 수 있다. 상수는 변경된 레이트 평가 신호(RE_F)의 편향을 방지하며, 상수는 불안정성을 방지한다. a_i및 b_j는 레이트 보정 블록(1430) 다음에 레이트 평가 신호(RE)의 변화 패턴을 기초로 선택될 수 있다.

레이트 변화 검출기(1460)는 보정된 레이트 평가 신호의 변경으로부터 입력(1462)에 제공되는 레이트 평가 신호(RE)의 변동을 구별할 수 있다. 레이트 변경 검출기(1460)는 레이트 변경 값의 히스토그램을 구성하며 현재 레이트 변경이 최근 레이트 변경과 차이가 존재할 확률을 계산한다. 출력(1466)의 크기는 이전 변경에 대한 현재 레이트 평가치의 변경 크기 또는 주기를 고려할 수 있다. 레이트 변경을 판별하기 위한 응답 시간은 입력(1464)의 전이 레이트에 의하여 설정될 수 있다.

예상 레이트 비교기(1470)는 현재의 레이트 평가 신호(RE) 및 기지의 공통 라인 레이트 또는 상당한 시간 구간 동안 유지되는 {RE_i}의 이전값을 비교할 수 있다. 출력(1476)의 크기는 레이트 평가 신호(RE)의 근접치가 기지의 레이트 또는 이전 영속 레이트에 반영되도록 한다. 레이트 평가 신호(RE)를 예상 레이트에 대하여 비교하기 위한 응답 시간은 입력(1464)에서의 전이 레이트를 기초로 설정될 수 있다.

본 발명의 바람직한 실시예 및 방법을 설명하고 도시하였지만, 이는 당업자가 용이하게 여러 가지 변경 및 변형을 용이하게 할 수 있으며 이의 등가물은 본 발명의 사상으로부터 벗어나지 않고 실시예의 엘리먼트로 대체될 수 있다.

또한, 많은 변형이 본 발명의 사상으로부터 벗어나지 않고 본 발명에 대하여 특정 엘리먼트, 기술 또는 구현예를 적용할 수 있다. 따라서, 본 발명은 여기에 설명된 특정 실시예 및 방법에 한정되지 않으며 첨부된 청구범위내의 포함되는 모든 방법에 의해서만 한정된다.

Claims

가변 비트 레이트를 가진 입력 신호로부터 클록 신호를 복구하는 방법에 있어서,

입력 신호의 전이사이의 최소 시간 구간을 평가하는 단계;

평가된 최소 시간 구간을 기초로 협대역 필터의 중심 주파수를 결정하는 단계; 및

결정된 중심 주파수에서 상기 입력 신호의 클록 신호를 추출하는 단계를 포함하는 것을 특징으로 하는 방법.
제 1항에 있어서,

상기 추출단계 전에, 입력 신호의 전이에 대응하는 다수의 제 1펄스를 발생시키는 단계;

상기 평가된 가변 비트 레이트를 기초로 상기 각각의 제 1 펄스의 주기를 조절하는 단계; 및

상기 조절된 다수의 제 1펄스를 상기 협대역 필터로 입력시키는 단계를 더 포함하는 것을 특징으로 하는 방법.
제 1항에 있어서, 상기 평가 단계는:

상기 평가된 최소 시간 구간을 기초로 입력 신호의 가변 비트 레이트를 결정하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제 1항에 있어서, 상기 평가 단계는:

상기 입력 신호의 전이를 상관시키는 다수의 제 2펄스를 발생시키는 단계; 및

상기 입력 신호의 전이 사이의 최소 시간 구간이 대응하는 다수의 제 2펄스의 주기와 매칭되도록 상기 각각의 제 2펄스의 주기를 조절하는 단계를 더 포함하는 것을 특징으로 하는 방법.
제 2항에 있어서, 상기 추출 단계는:

상기 클록 신호의 위상 및 상기 다수의 제 1펄스의 위상사이의 차에 비례하는 위상 보정 신호를 발생시키는 단계; 및

상기 클록 신호를 발생시키는 발진기의 중심 주파수에 상기 위상 보정 신호를 가산하는 단계를 포함하는 것을 특징으로 하는 방법.
제 2항에 있어서, 상기 추출 단계는:

클록 신호의 주파수와 상기 다수의 제 1펄스사이의 차에 비례하는 주파수 보정 신호를 발생시키는 단계; 및

상기 클록 신호를 발생시키는 발진기의 중심 주파수에 상기 주파수 보정 신호를 가산하는 단계를 포함하는 것을 특징으로 하는 방법.
제 4항에 있어서, 상기 조절 단계는:

상기 결정된 차에 상응하는 전압 신호를 발생시키는 단계; 및

상기 전압에 비례하는 전류 신호를 발생시키는 단계를 포함하며, 상기 전류 신호는 각각의 상기 제 2펄스의 주기를 제어하는 것을 특징으로 하는 방법.
가변 비트 레이트를 가진 입력 신호로부터 클록 신호를 복구하는 방법에 있어서,

입력 신호의 전이사이의 최소 시간 구간을 평가하는 단계;

입력 신호의 전이에 대응하는 다수의 제 1펄스를 발생시키는 단계;

상기 평가된 최소 시간 구간을 기초로 상기 각각의 제 1펄스의 주기를 조절하고 조절된 제 1펄스를 협대역 필터에 입력하는 단계;

평가된 최소 시간 구간을 기초로 협대역 필터의 중심 주파수를 결정하는 단계; 및

상기 협대역 필터에서 상기 조절된 다수의 제 1펄스로부터 클록 신호를 추출하는 단계를 포함하는 것을 특징으로 하는 방법.
제 8항에 있어서, 상기 평가 단계는:

소정 지연 시간 세트를 기초로 입력 신호를 지연시키는 지연 세그먼트 세트를 통하여 상기 입력 신호를 직렬로 통과시킴으로써 지연된 입력 신호 세트를 발생시키는 단계;

상기 입력 신호와 상기 발생된 지연 입력 신호 세트를 비교하는 단계; 및

상기 입력 신호의 전이 사이의 최소 시간 구간 보다 적은 소정 지연 시간의 합을 기초로 제어 신호를 발생시키는 단계를 포함하는 것을 특징으로 하는 방법.
제 8항에 있어서, 상기 평가 단계는:

소정 지연 시간 세트를 기초로 입력 신호를 지연시키는 프로그램가능 지연 세그먼트 세트를 통하여 상기 입력 신호를 직렬로 통과시킴으로써 지연된 입력 신호 세트를 발생시키는 단계;

상기 입력 신호와 상기 발생된 지연 입력 신호 세트를 비교하는 단계; 및

상기 입력 신호의 전이 사이의 최소 시간 구간 보다 적은 소정 지연 시간의 합을 기초로 제어 신호를 발생시키는 단계를 포함하는 것을 특징으로 하는 방법.
제 8항에 있어서, 상기 평가 단계는:

지연 시간 값 세트를 기초로 발생된 하나 이상의 지연된 전이를 프로그램가능 시간 구간 발생기에 입력 신호를 통과시킴으로써 발생시키는 단계;

입력 신호의 전이 및 상기 지연된 전이를 비교하는 단계; 및

지연 시간 값중 하나가 입력 신호의 전이사이의 최소 시간 구간과 매칭하도록 하나 이상의 지연 시간 값을 조절하는 단계를 포함하는 것을 특징으로 하는 방법.
가변 비트 레이트를 가진 입력 신호로부터 클록 신호를 복구하는 장치에 있어서,

입력 신호의 전이사이의 최소 시간 구간을 평가하는 레이트 검출기;

입력 신호의 전이에 대응하는 다수의 제 1펄스를 발생시키는 전이 검출기;

상기 조절된 다수의 제 1펄스로부터 클록 신호를 추출하는 협대역 필터; 및

상기 평가된 최소 시간 구간을 기초로 상기 각각의 제 1펄스의 주기를 조절하고 상기 조절된 제 1펄스를 수신하는 협대역 필터의 중심 주파수를 조절하는 레이트 선택기를 포함하는 것을 특징으로 하는 장치.
제 12항에 있어서, 상기 레이트 검출기는:

소정 지연 시간 세트를 기초로 지연된 입력 신호 세트를 발생시키기 위하여 직렬로 연결된 지연 세그먼트 세트; 및

상기 지연 세그먼트 세트에 연결되며, 입력 신호와 상기 지연된 입력 신호 세틀 비교하고 입력 신호의 전이 사이의 최소 시간 구간 보다 적은 소정 지연 시간의 합산을 기초로 제어 신호를 발생시키는 래치 세트를 포함하는 것을 특징으로 하는 장치.
제 12항에 있어서, 상기 레이트 검출기는:

지연 시간 값 세트를 기초로 지연된 전이 세트를 발생시키는 프로그램가능 시간 구간 발생기; 및

상기 프로그램가능 시간 구간 발생기에 연결되며, 상기 입력 신호의 전이와 상기 지연된 전이 세트를 비교하고, 지연 시간 값중 하나가 입력 신호의 지연사이의 최소 시간 구간과 매칭되도록 지연 시간 값중 하나 이상을 조절하는 에지 전이 비교기를 포함하는 것을 특징으로 하는 장치.
제 12항에 있어서,

소정 기준 비트 레이트 세트를 가진 보정 신호를 발생시키는 보정 소스를 포함하는데, 상기 레이트 검출기는 상기 보정 신호의 기준 비트 레이트를 평가하며; 및

소정 기준 비트 레이트와 평가된 기준 비트 레이트사이의 차를 결정하며 상기 결정된 차중 하나가 0이 될 때까지 레이트 선택기를 조절하는 응답 모니터를 포함하는 것을 특징으로 하는 장치.
제 12항에 있어서, 상기 레이트 검출기는:

입력 신호의 전이에 상관하는 다수의 제 2전이를 발생하는 구간 발생기;

상기 다수의 제 2전이의 주기 및 입력 신호의 전이사이의 시간 구간사이의 차를 결정하는 전이 비교기; 및

결정된 차가 0이 될 때까지 상기 각각의 제 2전이의 주기를 조절하는 피드백 수단을 포함하는 것을 특징으로 하는 장치.
제 12항에 있어서, 상기 협대역 필터는:

클록 신호의 위상 및 상기 조절된 다수의 제 1펄스의 위상사이의 차에 비례하는 위상 보정 신호를 발생시키는 위상 비교기; 및

클록 신호를 발생시키는 발진기의 중심 주파수에 상기 위상 보정 신호를 가산하는 제 1가산기를 포함하는 것을 특징으로 하는 장치.
제 12항에 있어서, 상기 협대역 필터는:

클록 신호의 주파수 및 상기 조절된 다수의 제 1펄스의 주파수사이의 차에 비례하는 주파수 보정 신호를 발생시키는 주파수 비교기; 및

클록 신호를 발생시키는 발진기의 중심 주파수에 상기 주파수 보정 신호를 가산하는 제 2가산기를 포함하는 것을 특징으로 하는 장치.
제 16항에 있어서, 상기 구간 발생기는:

상기 입력 신호의 전이에 상관하는 다수의 제 2펄스를 발생시키는 에지 트리거링 원쇼트를 포함하는 것을 특징으로 하는 장치.
제 16항에 있어서, 상기 구간 발생기는:

상기 입력 신호의 전이에 상관하는 다수의 제 2펄스를 발생시키는 하나 이상의 리세트가능 에지 트리거링 지연 엘리먼트를 포함하는 것을 특징으로 하는 장치.
가변 비트 레이트를 가진 입력 신호로부터 클록 신호를 복구하는 장치에 있어서,

상기 입력 신호의 전이사이의 최소 시간 구간을 평가하는 레이트 검출기;

상기 레이트 검출기에 연결된 레이트 선택기;

상기 레이트 선택기에 연결된 전이 검출기; 및

상기 전이 검출기와 레이트 선택기에 연결된 협대역 필터를 포함하며,

상기 레이트 선택기는 상기 평가된 최소 시간 구간을 기초로 상기 입력 신호의 클록 신호를 추출하기 위하여 상기 전이 검출기에 의하여 발생된 다수의 펄스의 주기 및 협대역 필터의 중심 주파수를 조절하는 것을 특징으로 하는 장치.