JP5343565B2 - ネットワーク装置 - Google Patents

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Description

本発明は、ＳＯＮＥＴ（Synchronous Optical NETwork：同期光伝送網）／ＳＤＨ（Synchronous Digital Hierarchy：同期デジタル・ハイアラーキ）、ＡＴＭ（Asynchronous Transfer Mode：非同期転送モード）等の所定の回線種別に対応した複数のインタフェース部を備えたネットワーク装置に関する。
ＳＯＮＥＴ／ＳＤＨは図１に示すような固定の伝送レートを持ち、デジタル・ハイアラーキの階層構造を持っている。ＳＯＮＥＴという名称は主に北アメリカで用いられ、ＳＤＨという名称は主にヨーロッパで用いられており、ＳＯＮＥＴ名とＳＤＨ名は図示のように対応付けられている。
ＳＯＮＥＴ／ＳＤＨのネットワークにおいては、網同期によって回線のクロックが従属的に同期される。図２は網同期の概要を示す図であり、初段のネットワーク装置ＮＥ１はクロックＣ０を入力して内部のＤＰＬＬ（Digital Phase Locked Loop）回路によってクロックＣ１を生成し、ネットワーク装置ＮＥ２に向けた回線にクロックＣ１を用いる。ネットワーク装置ＮＥ２はネットワーク装置ＮＥ１からの回線からクロックＣ１を抽出して内部のＤＰＬＬ回路によってクロックＣ２を生成し、ネットワーク装置ＮＥ３およびネットワーク装置ＮＥ１に向けた回線にクロックＣ２を用いる。同様に、ネットワーク装置ＮＥ３はネットワーク装置ＮＥ２からの回線からクロックＣ２を抽出して内部のＤＰＬＬ回路によってクロックＣ３を生成し、ネットワーク装置ＮＥ４およびネットワーク装置ＮＥ２に向けた回線にクロックＣ３を用いる。終段のネットワーク装置ＮＥ４はネットワーク装置ＮＥ３からの回線からクロックＣ３を抽出して内部のＤＰＬＬ回路によってクロックＣ４を生成し、ネットワーク装置ＮＥ３に向けた回線にクロックＣ４を用いる。
一方、ネットワーク装置には複数の他のネットワーク装置が接続されるのが一般的であるが、ＳＯＮＥＴ／ＳＤＨのＯＨ（Over Head）バイトのＳ１バイトにはクロック品質情報が格納されてネットワーク内を伝送されるようになっており、このクロック品質情報がクロックの選択に用いられる。ＯＨバイトはネットワーク運用の高度化が図られるように運用・保守情報を転送する領域の総称である。Ｓ１バイトにはＳＳＭ（Synchronization Status Message：同期状態メッセージ）が格納される。なお、ＡＴＭは一般にＳＤＨの光伝送形態の規格で接続され、そのペイロード部にＡＴＭセルとしてマッピングされるものであるため、網同期のためのクロックについてはＳＯＮＥＴ／ＳＤＨと同様である。
また、ＳＯＮＥＴ／ＳＤＨのインタフェースユニットの他に、クロックを供給する専用のインタフェースとして、北米のＤＳ１フレームや欧州のＥ１フレームを使ったＰＤＨ（Plesiochronous Digital Hierarchy）インタフェースがあり、これらのＤＳ１フレームやＥ１フレームにもＳＳＭＢ（Synch Status Message Byte）があり、ＳＯＮＥＴ／ＳＤＨのＳ１バイトと同じくクロック品質情報を伝達するために使用される。
図３はＳＯＮＥＴ／ＳＤＨフォーマットを示す図であり、ＯＨバイト（ＳＴＳ ＰＯＨ）内にＳ１バイトが含まれていることを示している。
ＰＤＨのＤＳ１フレーム（ＡＮＳＩ規格：主に北米にて使用されるデジタル１次群信号フォーマット）は、８ＫＨｚを１フレームとした１９３ビットから構成される。フレームの先頭ビットはＦビットと呼ばれ、フレーム情報および保守監視情報等が含まれる。Ｆビットに続くオクテットＴＳ０〜ＴＳ２３にはユーザデータが格納される。このインタフェースには２種類のマルチフレームである２４ＭＦ（ＥＳＦ）と１２ＭＦ（ＳＦ）が定義される。
図４はＰＤＨ（ＤＳ１）のＥＥＳ（２４ＭＦモード）フレーム構成を示す図であり、ＥＳＦのデータリンク（DataLink）上にＳ１バイトのメッセージが含まれる。ＳＦの場合はＳ１バイト相当の情報は持たない（Ａｓｓｕｍｅｄ設定される）。図５はＰＤＨ（ＤＳ１）のＳＦ（１２ＭＦモード）フレーム構成を示す図である。
ＰＤＨのＥ１フレーム（ＥＴＳＩ：主に欧州で使用されるデジタル１次群信号）は、８ＫＨｚを１フレームとした２５６ビットから構成される。フレームの先頭ビットからのオクテットをＴＳ０〜ＴＳ３１とする。ＴＳ０にはフレーム情報および保守監視情報等が含まれる。ＴＳ１〜Ｔ３１はユーザデータが格納される。このうちＴＳ１６はシグナリング（Siglaling）チャネルと呼ばれ、ユーザデータの割り当て情報が格納される。このインタフェースにはマルチフレーム構成を持つものと、マルチフレーム構成を持たない２種類のインタフェースが定義される。図６はＰＤＨ（Ｅ１）フレーム構成を示す図であり、（ａ）はマルチフレーム構成を持たない場合、（ｂ）はマルチフレーム構成を持つ場合を示している。ともにＳａビットがＳ１バイトである。
図７はＳＯＮＥＴ／ＳＤＨのＳ１バイトによるクロックの選択の概要を示す図である。Ｓ１バイトは図７（ａ）に示すように、略号（Acronym）、品質レベル（Quality Level）等が規定されており、最も品質レベルが高いのは「ＰＲＳ」となっている。
ここで、図７（ｂ）のようなネットワーク構成を想定すると、品質レベル「ＰＲＳ」のクロック基準源Ｃと品質レベル「ＳＴ２」のネットワーク装置ＮＥ１が接続されるネットワーク装置ＮＥ２は、品質のより高いクロック基準源Ｃのクロックを選択する。ネットワーク装置ＮＥ２から後段に向けた回線のクロックの品質レベルは「ＰＲＳ」となる。同様に、品質レベル「ＰＲＳ」のネットワーク装置ＮＥ２と品質レベル「ＳＴＵ」のネットワーク装置ＮＥ３が接続されるネットワーク装置ＮＥ４は、品質のより高いネットワーク装置ＮＥ２のクロックを選択する。ネットワーク装置ＮＥ４から後段に向けた回線のクロックの品質レベルは「ＰＲＳ」となる。同様に、品質レベル「ＰＲＳ」のネットワーク装置ＮＥ４と品質レベル「ＳＴ３」のネットワーク装置ＮＥ５が接続されるネットワーク装置ＮＥ６は、品質のより高いネットワーク装置ＮＥ４のクロックを選択する。ネットワーク装置ＮＥ６から後段に向けた回線のクロックの品質レベルは「ＰＲＳ」となる。
特開２００４−１１２７５０号公報 特開平５−１４７６０号公報
ＳＯＮＥＴ／ＳＤＨ等における網同期は上述したように行われるものであり、網同期にて多重される際には同期系のクロックである必要がある。また、ネットワークの中で使われるクロックは同じである必要があるとともに高品質である必要がある。
ところで、この種のネットワーク装置ではＬＡＮ（Local Area Network）で一般的なイーサネット（Ethernet）（登録商標）に対応したネットワーク装置との接続が必要となる場合がある。イーサネットはＯＳＩ参照モデルにおける物理層およびデータリンク層を規定するものであり、ＬＡＮの標準規格である。ＩＥＥＥによりIEEE802.3およびその拡張版として仕様が公開されている。
しかし、イーサネットにおけるクロックの品質は悪く、不要なジッタ（jitter）やワンダ（wander）が含まれていることが多い。ジッタとは、時間軸の遅れによって発生する信号の揺らぎのことである。ワンダとは、ジッタと似たものであり、デジタル波形の最初に送信された状態からの長時間での変化のことである。
そのため、イーサネットを同期網に直接に取り込むことは困難であった。これは、インタフェース部から受け取る回線抽出クロックをリファレンスクロックとして各ネットワーク装置内でクロックを生成するＤＰＬＬ回路が、ＳＯＮＥＴ／ＳＤＨのクロックを対象にチューニングされたものであり、品質の悪いイーサネットのクロックを想定していないからである。また、ジッタやワンダの抑圧を目的に、ＤＰＬＬ回路の遮断周波数を相当低くしてフィルタリング精度が高くなるようにフィルタパラメータ（フィルタ係数）を設定するということも考えられる。ただし、この場合、フィルタリング精度とＤＰＬＬ回路の引き込みが完了するまでのロック時間とはトレードオフの関係にあり、通常のＳＯＮＥＴ／ＳＤＨのクロックに対するロック時間が長時間となってデータ伝送効率の悪化を招く。
そのため、従来、イーサネットに対応したネットワーク装置と接続する場合は、受信データをメモリにいったんバファリングした上で同期網に取り込むようにしていた。かかる処理はベストエフォート（Best Effort）を前提とするものであるため、データの欠落を生じる場合があり、１ビットずつ全てのデータ伝送を可能とする同期網への直接的な取り込みが要望されていた。
一方、特許文献１、２にはＰＬＬ回路についての改良技術が開示されているが、上述したＳＯＮＥＴ／ＳＤＨ等の同期網を対象としたものではなく、上記の課題を解決できるものではない。
上記の従来の問題点に鑑み、イーサネットの同期網をＳＯＮＥＴ／ＳＤＨと同等に構築することのできるネットワーク装置を提供することを目的とする。
このネットワーク装置の一実施態様では、所定の回線種別に対応した複数のインタフェース部と、当該インタフェース部を介して対向装置から受信した信号からクロック品質情報を取得し、品質の最も高いクロックを決定する制御部と、決定されたクロックから網同期に用いるクロックをデジタルＰＬＬ回路により生成するクロック処理部とを備えたネットワーク装置であって、前記クロック処理部は、前記制御部により決定されたクロックにつき、該当する前記インタフェース部から受け取る回線抽出クロックの周波数成分を測定し、回線種別を認識する周波数測定部と、認識された回線種別に基づいて前記デジタルＰＬＬ回路内のデジタルフィルタの係数を動的に設定するクロック処理制御部とを備え、前記クロック処理部は、前記デジタルフィルタの係数を設定した後、当該係数のもとで前記デジタルＰＬＬ回路の引き込みが完了するまでの予想されるロック時間を算出し、当該ロック時間を前記制御部に対して通知するようにしている。
また、所定の回線種別に対応した複数のインタフェース部と、当該インタフェース部を介して対向装置から受信した信号からクロック品質情報を取得し、品質の最も高いクロックを決定する制御部と、決定されたクロックから網同期に用いるクロックをデジタルＰＬＬ回路により生成するクロック処理部とを備えたネットワーク装置であって、前記クロック処理部は、前記制御部により決定されたクロックにつき、該当する前記インタフェース部から受け取る回線抽出クロックの周波数成分を測定し、回線種別を認識する周波数測定部と、認識された回線種別に基づいて前記デジタルＰＬＬ回路内のデジタルフィルタの係数を動的に設定するクロック処理制御部とを備え、前記クロック処理部は、前記デジタルフィルタの係数を設定した後、当該係数のもとで前記デジタルＰＬＬ回路の引き込みが完了した時点で前記制御部に引き込みが完了した旨を通知することもできる。
開示のネットワーク装置にあっては、複数の回線種別に柔軟に対応することができ、イーサネットの同期網をＳＯＮＥＴ／ＳＤＨと同等に構築することができる。
以下、本発明の好適な実施形態につき説明する。
<装置構成>
図８は本発明の一実施形態にかかるネットワーク装置の構成例を示す図であり、網同期のための構成のみを示している。
図８において、ネットワーク装置１は、外部のネットワーク装置２Ａ〜２Ｃと接続されるインタフェース部（インタフェースカード）１０１Ａ〜１０１Ｃと、ネットワーク装置１の全体的な制御を行う制御部（ＣＰＵ（Central Processing Unit）部）１０３と、インタフェース部１０１Ａ〜１０１Ｃおよび外部のクロック基準源３と接続され、入力したクロックに基づいてクロック生成を行うクロック処理部１０７とを備えている。
インタフェース部１０１ＡはＡＴＭ対応のネットワーク装置２Ａと接続され、回線からのクロック抽出、回線へのクロック挿入等の機能を有している。なお、インタフェース部１０１Ａは、ＡＴＭセルがマッピングされるＳＤＨのＯＨバイトにおけるＳ１バイトに従って同期状態メッセージ（ＳＳＭ）を処理するフレーム処理部１０２Ａを備えている。
インタフェース部１０１Ｂはイーサネット対応のネットワーク装置２Ｂと接続され、回線からのクロック抽出、回線へのクロック挿入等の機能を有している。なお、インタフェース部１０１Ｂは、イーサネットのＯＡＭ（Operation, Administration, Maintenance）バイトに従って同期状態メッセージを処理するフレーム処理部１０２Ｂを備えている。イーサネットのＯＡＭバイトとは、ITU-T Y.1731に準拠したイーサネット網の保守・管理機能の中で、装置間の接続性を確認する機能（ETH-CC（continuity check））、装置までの疎通を確認する機能（ETH-LB（loopback））、経路を確認する機能（ETH-LT（link trace））を提供するための情報である。
図９はイーサネットのＯＡＭフレーム構成を示す図であり、ＴＬＶ（Type, Length, Value）の部分がＯＡＭバイト情報がマッピングされる領域である。
図８に戻り、インタフェース部１０１ＣはＳＯＮＥＴ／ＳＤＨ対応のネットワーク装置２Ｃと接続され、回線からのクロック抽出、回線へのクロック挿入等の機能を有している。なお、インタフェース部１０１Ｃは、ＳＤＨのＯＨバイトにおけるＳ１バイトに従って同期状態メッセージを処理するフレーム処理部１０２Ｃを備えている。
なお、インタフェース部の数および対向装置の種類はこれに限らない。実際にはインタフェース部の数は数十個（枚）となる。
制御部１０３は、ＳＳＭ処理部１０４とタイミングソース選択処理部１０５とインタフェース種別認識部１０６とを備えている。
ＳＳＭ処理部１０４は、インタフェース部１０１Ａ〜１０１Ｃのフレーム処理部１０２Ａ〜１０２Ｃおよびクロック処理部１０７の後述するＰＤＨインタフェース部１１０と通信することで、同期状態メッセージによるクロック品質管理を行う機能を有している。
タイミングソース選択処理部１０５は、ＳＳＭ処理部１０４で認識したクロック品質に基づいてリファレンスクロックとして使用するクロックを決定し、クロック処理部１０７にクロック選択の指示を行う機能を有している。
インタフェース種別認識部１０６は、インタフェース部１０１Ａ〜１０１Ｃと通信することで、インタフェース種別（回線種別）を認識する機能を有している。
クロック処理部１０７は、制御部インタフェース部１０８とデジタル信号処理部（ＤＳＰ（Digital Signal Processor）部）１０９とＰＤＨインタフェース部１１０と周波数測定部１１１とを備えている。また、クロック処理部１０７は、バンドパスフィルタ部１２１と分周部１２２とセレクタ部１２３と位相比較部１２４とデジタルフィルタ部１２５とデジタルフィルタ設定部１２６と発振部（ＤＤＳ：Direct Digital Synthesizer）１２７と分周部１２８と分配部１２９とを備えている。
制御部インタフェース部１０８は、制御部１０３と通信を行う機能を有している。
デジタル信号処理部１０９は、制御部インタフェース部１０８を介して制御部１０３と通信を行い、クロック処理部１０７内の各部に対する制御（クロック処理制御）を行う機能を有している。
ＰＤＨインタフェース部１１０は、外部のクロック基準源３と接続され、クロック供給を目的としたＰＤＨインタフェースに従ってクロックを入力する機能を有している。
周波数測定部１１１は、インタフェース部１０１Ａ〜１０１Ｃからの回線抽出クロック、ＰＤＨインタフェース部１１０からのクロックおよびセレクタ部１２３からの選択後のクロックを入力し、基準クロック源１２０を用いて周波数および周波数偏差を測定し、回線種別を認識する機能を有している。周波数測定部１１１の内部構成例については後述する。測定結果は測定結果格納メモリ部１１８に保持される。
バンドパスフィルタ部１２１は、インタフェース部１０１Ａ〜１０１Ｃからの回線抽出クロックおよびＰＤＨインタフェース部１１０からのクロックに対して、所定の中心周波数によるバンドパスフィルタリングを行う機能を有している。中心周波数はデジタル信号処理部１０９から指示が行われる。
分周部１２２は、バンドパスフィルタ部１２１を通過したクロックに対して、所定の分周比で分周を行う機能を有している。分周比はデジタル信号処理部１０９から指示が行われる。
セレクタ部１２３は、分周部１２２を通過したクロックの中から一のクロックを選択する機能を有している。クロックの選択はデジタル信号処理部１０９からの指示により行われる。
位相比較部１２４、デジタルフィルタ部１２５、発振部１２７および分周部１２８はＤＰＬＬ回路を形成する。ＤＰＬＬ回路は各種インタフェースからの回線抽出クロックから、伝送路や送信側装置で発生するジッタやワンダを抑圧するために低周波数での遮断周波数（ＳＯＮＥＴ／ＳＤＨ規格ではｆｃ＝０．１Ｈｚ程度）が要求され、またクロックの切り替えや障害発生時にそれ以前の健全な周波数をもつクロックを出し続ける機能が規定されている。そのためのホールドオーバ（Hold Over）機能（リファレンスとなるクロックを忠実に再現する機能）やＳｔｒａｔｕｍ３の精度を持つインターナル（Internal）モード（装置に搭載されているＳｔｒａｔｕｍ３準拠の発信器に同期するモード）もサポートする必要がある。また、ＤＰＬＬ回路のデジタルフィルタ部１２５の係数（伝達関数を左右する係数）は、一般に、ＡＮＳＩで規定されている初期のファスト（Fast）引き込みモードから、通常のノーマル（Normal）モードへの移行時に変更される。
デジタルフィルタ設定部１２６はデジタル信号処理部１０９の指示に基づき、デジタルフィルタ部１２５のフィルタパラメータを設定する機能を有している。
分配部１２９は、発振部１２７の出力であるクロックを所定数（図示の例では３系統）に分配してインタフェース部１０１Ａ〜１０１Ｃに供給する機能を有している。
図１０は周波数測定部１１１の構成例を示す図である。
図１０において、周波数測定部１１１は、抽出クロック引き延ばし部１１２とエッジ検出部（微分回路）１１３とカウント部１１４とカウント値ラッチ部１１５と測定結果演算部１１６と測定結果格納メモリ部１１８と測定結果通知部１１９とを備えている。
抽出クロック引き延ばし部１１２は、測定対象となる回線抽出クロックの周期を引き延ばして周波数を例えば１／２ｎにする機能を有している。
エッジ検出部１１３は、抽出クロック引き延ばし部１１２により引き延ばされたクロックのエッジ（例えば、立ち上がりエッジ）を検出する機能を有している。引き延ばしが大きいほど高い精度で周波数の測定が可能であるが、その分、回路規模と測定にかかわる時間が増大する。
カウント部１１４は、エッジ検出部１１３により検出されたエッジに基づき、例えば立ち上がりエッジから次の立ち上がりエッジまで基準クロック源１２０のクロック数をカウントする機能を有している。基準クロック源１２０のクロック周波数は既知であるため、そのカウント数は測定対象となる回線抽出クロックの周波数に対応した値となる。なお、カウント部１１４はデジタル信号処理部１０９から測定開始トリガを受けることで、その直後に到来するエッジからカウントを開始する。また、カウント部１１４はカウント開始および終了を示す測定開始完了フラグを出力する。
カウント値ラッチ部１１５は、カウント部１１４のカウント値を測定開始完了フラグが測定完了を示したタイミングで取り込む機能を有している。
測定結果演算部１１６は、カウント値ラッチ部１１５が取り込んだカウント値に基づいて測定結果を演算し、測定結果格納メモリ部１１８に格納する機能を有している。測定結果には、周波数、周波数偏差、回線種別が含まれる。回線種別の判断にはインタフェースカード情報テーブル１１７が用いられる。
図１１はインタフェースカード情報テーブル１１７の例を示す図であり、接続が想定される回線種別と回線抽出クロックレート（周波数）とが対応付けられている。ＳＯＮＥＴ／ＳＤＨは図１に示したような伝送レートであり、それを４分周した１２．９６ＭＨｚが回線抽出クロックレートとなる。また、ＰＤＨのクロックレートはＳＯＮＥＴ（ＡＮＳＩ）ではＤＳ１フレームになるため１．５４４ＭＨｚ、ＳＤＨ（ＥＴＳＩ）ではＥ１フレームになるため２．０４８ＭＨｚになる。Ｅｒｈｅｒｎｅｔは１０／１００／１Ｇ／１０Ｇ／１００Ｇであり、その回線抽出クロックレートは２５ＭＨｚ／５０ＭＨｚ／１２５ＭＨｚとなる。
測定結果演算部１１６は測定された周波数から誤差を考慮してインタフェースカード情報テーブル１１７の回線抽出クロックレートを検索し、該当する回線種別と回線抽出クロックレートを測定結果の回線種別および周波数とする。また、周波数偏差は測定した周波数を統計処理することにより得る。
図１０に戻り、測定結果通知部１１９は、測定結果格納メモリ部１１８に格納された測定結果をデジタル信号処理部１０９に通知する機能を有している。図１２は測定結果のデータ構造例を示す図であり、回線種別情報、周波数情報、周波数偏差情報、必要的特性情報等を含んでいる。その他は予備情報である。
回線種別情報は、例えば、
０００：ＳＯＮＥＴ／ＳＤＨ
００１：ＰＤＨ（ＡＮＳＩ）
０１０：ＰＤＨ（ＥＴＳＩ）
１００：Ｅｔｈｅｒ（１０／１００ＭＥ）
１０１：Ｅｔｈｅｒ（１ＧＥ）
１１０：Ｅｔｈｅｒ（１０ＧＥ）
といったコードが設定される。
周波数情報は、例えば、
０００：１２．９６ＭＨｚ（ＳＯＮＥＴ／ＳＤＨ）
００１：１．５４４ＭＨｚ（ＰＤＨ（ＡＮＳＩ））
０１０：２．０４８ＭＨｚ（ＰＤＨ（ＥＴＳＩ））
１００：２５ＭＨｚ（Ｅｔｈｅｒ（１０／１００ＭＥ））
１０１：１００ＭＨｚ（Ｅｔｈｅｒ（１ＧＥ））
１１０：１２５ＭＨｚ（Ｅｔｈｅｒ（１０ＧＥ））
といったコードが設定される。
必要的特性情報は、カード種によるフィルタリング要求特性情報であり、例えば、
００：Ｓｔｒａｔｕｍ３
０１：Ｓｔｒａｔｕｍ３Ｅ
１０：Ｅｔｈｅｒ ＳＹＮＣ
といったコードが設定される。
<動作：網同期>
図８において、インタフェース部１０１Ａのフレーム処理部１０２Ａは、ＡＴＭ対応のネットワーク装置２Ａからの回線からＡＴＭセルがマッピングされるＳＤＨのＯＨバイトにおけるＳ１バイトに基づきクロックの品質レベルを認識し、制御部１０３のＳＳＭ処理部１０４はその品質レベルを取得する。インタフェース部１０１Ｂのフレーム処理部１０２Ｂは、イーサネット対応のネットワーク装置２Ｂからの回線からＯＡＭバイトに基づきクロックの品質レベルを認識し、制御部１０３のＳＳＭ処理部１０４はその品質レベルを取得する。インタフェース部１０１Ｃのフレーム処理部１０２Ｃは、ＳＯＮＥＴ／ＳＤＨ対応のネットワーク装置２Ｃからの回線からＳＤＨのＯＨバイトにおけるＳ１バイトに基づきクロックの品質レベルを認識し、制御部１０３のＳＳＭ処理部１０４はその品質レベルを取得する。
そして、制御部１０３のタイミングソース選択処理部１０５は、ＳＳＭ処理部１０４の取得したインタフェース部１０１Ａ〜１０１Ｃのクロックの品質レベルの中から最も品質の高いクロックをタイミングソースとして決定し、クロック処理部１０７にクロックの選択を指示する。
また、インタフェース部１０１Ａ〜１０１Ｃからの回線抽出クロックおよびＰＤＨインタフェース部１１０からのクロックがバンドパスフィルタ部１２１、分周部１２２を順次介してセレクタ部１２３に入力されている。ここで、デジタル信号処理部１０９が制御部インタフェース部１０８を介してタイミングソース選択処理部１０５からクロック選択の指示を受けると、デジタル信号処理部１０９は指示されたクロックを選択するようセレクタ部１２３を制御する。これにより、インタフェース部１０１Ａ〜１０１Ｃからの回線抽出クロックおよびＰＤＨインタフェース部１１０からのクロックのうちの最も品質レベルの高いクロックがＤＰＬＬ回路に入力される。また、後述する分周部１２２の分周設定により、分周部１２２の出力クロックは回線種別によらず一定のクロックレートに分周される。
ＤＰＬＬ回路において、位相比較部１２４は、セレクタ部１２３から入力するクロックと、発振部１２７の出力クロックを分周部１２８で分周したクロックとを位相比較し、位相差に応じた信号をデジタルフィルタ部１２５を介して発振部１２７に制御信号として与える。この制御信号は位相差が所定値に収束するように作用する。従って、当初は位相差が揃っていなくても徐々に収束していき、引き込みが完了してロックした状態では、セレクタ部１２３の出力クロックと分周部１２８の出力クロックの位相が揃った状態となる。
これにより、発振部１２７の出力クロックはリファレンスクロックに同期したものとなり、分配部１２９により分配されてインタフェース部１０１Ａ〜１０１Ｃに与えられ、ネットワーク装置２Ａ〜２Ｃに向けた回線に用いられる。これにより、網同期が行われる。
<動作：分周設定およびフィルタパラメータ設定>
図１３は分周設定およびフィルタパラメータ設定の処理例を示すフローチャートである。
図１３において、クロック処理部１０７の周波数測定部１１１は、セレクタ部１２３により選択されたクロックにつき周波数測定を行い、回線種別を含む測定結果をデジタル信号処理部１０９に通知する（ステップＳ１０１）。
デジタル信号処理部１０９は測定結果の回線種別につきＳＯＮＥＴ／ＳＤＨ系あるいはＰＤＨ系の回線種別であるか否か判断する（ステップＳ１０２）。ＳＯＮＥＴ／ＳＤＨ系あるいはＰＤＨ系の回線種別でない場合（ステップＳ１０２のＮＯ）はイーサネット系の回線種別であるか否か判断する（ステップＳ１０３）。イーサネット系の回線種別でないと判断した場合（ステップＳ１０３のＮＯ）、対応可能な回線種別ではないとして処理を終了する。
ＳＯＮＥＴ／ＳＤＨ系あるいはＰＤＨ系の回線種別であると判断した場合（ステップＳ１０２のＹＥＳ）、もしくは、イーサネット系の回線種別であると判断した場合（ステップＳ１０３のＹＥＳ）、それぞれ測定結果の周波数偏差が所定の閾値以内であるか否か判断する（ステップＳ１０４、Ｓ１０５）。測定結果の周波数偏差が所定の閾値以内でないと判断した場合（ステップＳ１０４のＮＯ、ステップＳ１０５のＮＯ）、リファレンスクロックとして使用できないものとして処理を終了する。
測定結果の周波数偏差が所定の閾値以内であると判断した場合（ステップＳ１０４のＹＥＳ、ステップＳ１０５のＹＥＳ）、デジタル信号処理部１０９は分周部１２２に対して分周設定を行う（ステップＳ１０６、Ｓ１０７）。
図１４は分周設定の例を示す図であり、デジタル信号処理部１０９は回線種別に応じた分周比の情報を保持しており、周波数測定部１１１の測定結果の回線種別に対応する分周比を取得し、分周部１２２に対して設定を行う。なお、図１４では各回線のクロックを回線種別によらずに一定の比較周波数８ｋＨｚに分周するようにしている。また、位相比較部１２４の両入力クロックはロック状態で８ｋＨｚとなるが、分周部１２８が存在するため、発振部１２７の出力クロックは例えば３．２４ＭＨｚとなる。
次いで、図１３に戻り、デジタル信号処理部１０９はデジタルフィルタ部１２５を最適化するためのフィルタパラメータを読み出し（ステップＳ１０８、Ｓ１０９）、デジタルフィルタ設定部１２６によりデジタルフィルタ部１２５にフィルタパラメータを設定し（ステップＳ１１０、Ｓ１１１）、処理を終了する。
図１５はフィルタパラメータ設定の例を示す図であり、デジタル信号処理部１０９は回線種別に応じたフィルタパラメータの情報を保持しており、周波数測定部１１１の測定結果の回線種別に対応するフィルタパラメータα、βを取得し、デジタルフィルタ部１２５に対して設定を行う。この例におけるフィルタパラメータα、βは、図１６に示すデジタルフィルタ部１２５の回路構成における増幅器の増幅度に対応している。フィルタパラメータα、βは目標遮断周波数（ＦＣ）、目標ロック時間、目標ダンピングファクタを満たすように算出された値である。目標遮断周波数は緩やかな周期で発生するジッタやワンダを抑圧するための遮断周波数である。目標ロック時間は運用上許容される、ＤＰＬＬ回路の引き込み完了までのロック時間である。
図１７はデジタル信号処理部１０９からデジタルフィルタ設定部１２６への設定情報の例を示す図であり、フィルタパラメータα、フィルタパラメータβ、遮断周波数、ダンピングファクタが含まれている。フィルタパラメータα、βをそのまま適用する場合には遮断周波数とダンピングファクタは不要であるが、デジタルフィルタ設定部１２６側でフィルタパラメータα、βを算出する方式にも対応できるよう、遮断周波数とダンピングファクタを含めている。
このように、分周設定やフィルタパラメータの最適値の設定を自動に行うことで、クロックレートの異なる複数の回線種別に柔軟に対応できるとともに、品質の異なる回線抽出クロックであっても同等の品質にまでクリーンアップすることができる。従って、クロック品質の悪いイーサネット網もジッタやワンダを抑圧してネットワークに取り込むことが可能になる。
<動作：制御部への情報通知>
上述したフィルタパラメータ設定処理によりデジタルフィルタ部１２５は回線種別に応じた最適値に設定されるが、デジタルフィルタ部１２５の設定変更によりＤＰＬＬ回路の引き込み完了までのロック時間も変化する。特に、クロック品質の悪いイーサネット網からのクロックがリファレンスクロックに選択された場合には、ジッタやワンダを抑制するために遮断周波数が低い値（例えば、０．０１Ｈｚ程度）に設定されるため、ロック時間も長くなる。
一般に、制御部１０３は制御部インタフェース部１０８を介してデジタル信号処理部１０９にＤＰＬＬ回路の引き込み完了を問い合わせ、引き込み完了の状態に入ったか否かを監視しており、その間は他の処理を十分に行うことができない。従って、ロック時間が長くなることで監視し続けなければならない時間が長くなり、他の処理を行うための支障となる。
そこで、本実施形態では、デジタルフィルタ部１２５のフィルタパラメータを設定する際にＤＰＬＬ回路の引き込み完了までの予想されるロック時間を算出ないしは取得し、制御部１０３に通知するようにしている。これにより、制御部１０３は通知されたロック時間の経過後に引き込み完了を確認すればよいため、制御部１０３の負担が軽減され、ソフトウェアの簡易化および効率化が図ることができる。
図１８は制御部１０３への情報通知の処理例を示すフローチャートである。
図１８において、デジタル信号処理部１０９は周波数測定部１１１より測定結果を取得し（ステップＳ１２１）、デジタルフィルタ部１２５のフィルタパラメータの設定（ステップＳ１２２）を行った後、ＤＰＬＬ回路のロック時間を算出ないしは取得し、制御部インタフェース部１０８を介して制御部１０３にロック時間を含む情報を通知する（ステップＳ１２３）。図１９はデジタル信号処理部１０９から制御部１０３への通知情報の例を示す図であり、回線種別、ロック時間、遮断周波数を含んでいる。
図１８に戻り、制御部１０３はデジタル信号処理部１０９から制御部インタフェース部１０８を介してロック時間を含む情報を取得すると（ステップＳ１３１）、ロック時間を経過したか否かを周期的に判断する（ステップＳ１３２）。
ロック時間を経過したと判断した場合（ステップＳ１３２のＹＥＳ）、制御部１０３は制御部インタフェース部１０８を介してデジタル信号処理部１０９に引き込み完了状態を確認する（ステップＳ１３３）。デジタル信号処理部１０９は位相比較部１２４の比較出力が所定周期に渡って安定していることをもってＤＰＬＬ回路の引き込みが完了したか否かを認識しており、制御部１０３からの問い合わせに対して引き込み完了状態であるか否かを返答する。
制御部１０３は確認結果からＤＰＬＬ回路の引き込みが完了したか否か判断し（ステップＳ１３４）、引き込みが完了していると判断した場合（ステップＳ１３４のＹＥＳ）は引き込み完了と認識して処理を終了する（ステップＳ１３５）。
また、引き込みが完了していないと判断した場合（ステップＳ１３４のＮＯ）、デジタル信号処理部１０９への確認が所定回数（例えば３回）に達したか否か判断し（ステップＳ１３６）、達していない場合（ステップＳ１３６のＮＯ）はデジタル信号処理部１０９への引き込み完了状態の確認（ステップＳ１３３）を繰り返す。
デジタル信号処理部１０９への確認が所定回数に達した場合（ステップＳ１３６のＹＥＳ）、エラーが発生したと認識して処理を終了する（ステップＳ１３７）。
なお、図１８では制御部１０３からデジタル信号処理部１０９に引き込み完了を問い合わせる形態をとっているが、デジタル信号処理部１０９から引き込み完了に遷移した時点で制御部１０３に積極的に通知するようにすることもできる。この場合、デジタル信号処理部１０９から制御部１０３への割り込み処理機能を持たせることで実現することができる。
<動作：制御部の主導によるフィルタパラメータ設定>
上述した実施形態ではクロック処理部１０７が自律的にデジタルフィルタ部１２５のフィルタパラメータの設定を行うようにしているが、本実施形態では、制御部１０３がＳＳＭ処理部１０４により収集したクロックの品質情報に基づき、ＤＰＬＬ回路のロック時間や遮断周波数をデジタル信号処理部１０９に対して任意に指示し、その指示に応じてデジタルフィルタ部１２５のフィルタパラメータの設定を行うことで、よりコントローラブルな構成を提供するものである。
予め、ロック時間として、例えば１分以内で引き込みを完了し、引き込みが完了したノーマル（Normal）モードに遷移したいなどにより、デジタルフィルタ部１２５の設定を制御部１０３が決定することで、装置の立ち上げ時間を優先した形態を構築することができる。これはＳＯＮＥＴ／ＳＤＨ網やイーサネット網でも予め品質の良いクロックが供給されていることがわかっている場合などには有効な手法である。ＳＯＮＥＴ／ＳＤＨ網のＳ１バイトによる品質管理やイーサネット網でのＯＡＭバイトを用いた品質管理を利用し、非常に品質の高いメッセージが通知された場合などには制御部１０３からデジタル信号処理部１０９に対してロック時間の短くなるようなデジタルフィルタ設定の指示を行う構成を持つことで対応することができる。
図２０は制御部１０３の主導によるフィルタパラメータ設定の処理例を示すフローチャートである。
図２０において、制御部１０３はインタフェース部１０１Ａ〜１０１Ｃのフレーム処理部１０２Ａ〜１０２ＣからＳＳＭ処理部１０４で取得したＳ１バイトもしくはＯＡＭバイトに基づくクロック品質を確認する（ステップＳ１４１）。
品質が良い場合には、制御部１０３に予め管理者等により設定された優先設定を確認し、ロック時間優先であるか品質優先であるかを判断する（ステップＳ１４２）。そして、ロック時間優先である場合には遮断周波数を高く、ロック時間を短くするようデジタル信号処理部１０９に指示し（ステップＳ１４３）、品質優先である場合には遮断周波数を低く、ロック時間を長くするようデジタル信号処理部１０９に指示する（ステップＳ１４４）。
一方、Ｓ１バイトもしくはＯＡＭバイトに基づくクロック品質が悪い場合には、制御部１０３に予め管理者により設定された優先設定を確認し、ロック時間優先であるか品質優先であるかを判断する（ステップＳ１４５）。そして、ロック時間優先である場合には遮断周波数を高く、ロック時間を短くするようデジタル信号処理部１０９に指示し（ステップＳ１４６）、品質優先である場合には遮断周波数を低く、ロック時間を長くするようデジタル信号処理部１０９に指示する（ステップＳ１４７）。図２１は制御部１０３からデジタル信号処理部１０９への指示情報の例を示す図であり、ロック時間と遮断周波数とを含んでいる。
図２０に戻り、デジタル信号処理部１０９は制御部１０３から指示を受けると、回線種別に応じ、指示された遮断周波数およびロック時間を満たすフィルタパラメータを取得もしくは算出し、デジタルフィルタ設定部１２６を介してデジタルフィルタ部１２５に設定する（ステップＳ１４８〜Ｓ１５１）。フィルタパラメータは、例えば図１５に示す回線種別のそれぞれに対して遮断周波数およびロック時間の異なる複数のフィルタパラメータの候補を保持しておき、その中から制御部１０３からの指示に基づいて選択することで取得することができる。また、制御部１０３から指示された遮断周波数およびロック時間よりフィルタパラメータを直接に算出することもできる。
<動作：バンドパスフィルタ制御>
上述したフィルタパラメータ設定処理によりデジタルフィルタ部１２５は回線種別に応じた最適値に設定されるが、ＤＰＬＬ回路に入力されるリファレンスクロックには周波数の飛び（跳ね飛び）が含まれることがあり、デジタルフィルタ部１２５で十分に抑制が行えない場合がある。特に、クロック品質の悪いイーサネット網からの回線抽出クロックには周波数の飛びが多く含まれている。このような周波数の飛びはＤＰＬＬ回路の引き込み時間を長くし、クロック生成に影響を与える。
そこで、本実施形態では、周波数測定部１１１による測定結果に基づいて統計処理を行い、インタフェース部後段のバンドパスフィルタ部１２１の中心周波数を制御することで、ジッタやワンダの成分を有効に除去するようにしている。これにより、後段のＤＰＬＬ回路のデジタルフィルタ部１２５の設定につき、ロック時間を短縮した設定にすることが可能となる。
図２２はバンドパスフィルタ制御の処理例を示すフローチャートである。
図２２において、デジタル信号処理部１０９は周波数測定部１１１の測定結果格納メモリ部１１８から周波数の測定結果を読み出し（ステップＳ１６１）、ガウス分布（標準分布）を当てはめ、ガウス分布から外れた周波数を除去する（ステップＳ１６２）。これは、著しく周波数の飛びが発生した測定結果を除去することでジッタやワンダの成分を除去するためである。
図２３は周波数の測定結果の例を示す図であり、横軸は周波数、縦軸は周波数についての測定結果数である。図に示すように、測定結果に対してガウス分布曲線Ｇを当てはめ、それから外れた周波数データＤ１、Ｄ２を除去する。
図２２に戻り、Ｋを設定可能な係数として、±Ｋσの範囲内での平均から周波数の平均値を算出する（ステップＳ１６３）。確率変数ｘがＮ（μ，σ２）に従う時、平均μからのずれが±１σ以下の範囲にｘが含まれる確率は６８．２６％、±２σ以下だと９５．４４％、さらに±３σだと９９．７４％となることから、例えばＫ＝３として±３σの平均値をとればかなり精度の高い中心周波数が得られる。
そして、デジタル信号処理部１０９は算出した平均値によりバンドパスフィルタ部１２１の中心周波数を設定する（ステップＳ１６４）。
<動作：インタフェースカード誤実装検知>
インタフェース部１０１Ａ〜１０１Ｃはインタフェースカードとしてネットワーク装置１に装着されるものであり、一般にカードスロット毎に回線種別が定められている。しかし、ネットワーク装置１の保守時には許容されていない回線種別に対応するインタフェースカードがカードスロットに装着されるという誤実装（miss-mount）が発生する場合がある。
そのため、従来より、制御部１０３のインタフェース種別認識部１０６において、インタフェースカード（インタフェース部１０１Ａ〜１０１Ｃのいずれか）が実装された際にインタフェースカードと通信を行い、インタフェース種別（回線種別）の判断を行うことで、誤実装の確認を行うとともに、インタフェースカードへの各種初期設定を行うようにしていた。
本実施形態では、周波数測定部１１１の機能を利用することにより、上記の制御部１０３の確認を待つまでもなく、周波数という物理的な状態により瞬時にインタフェースカードの誤実装を検出できるようにしている。
周波数測定部１１１は、その設定や回路構成に依存するが、小規模な回路構成において高精度の周波数を測定することが可能である。一般にＳＯＮＥＴ／ＳＤＨ系はＳＴＳ１と呼ばれる最小単位（５１．８４ＭＨｚ）を基本単位に多重されており、例えばその４分周である１２．９６ＭＨｚを回線タイミングとして運用している。周波数測定部１１１は最低限守らなければならないＳｔｒａｔｕｍ３規格の周波数偏差分を監視する機能を有することになるが、この機能を用いてイーサネット系で使用される回線タイミングを１２．５ＭＨｚとした場合に、ＳＯＮＥＴ／ＳＤＨ系の回線タイミングである１２．９６ＭＨｚと１２．５ＭＨｚの周波数の差分を抽出することは容易である。
図２４はインタフェースカード誤実装検知の処理例を示すフローチャートである。
図２４において、クロック処理部１０７ではインタフェースカードの実装により処理を開始すると、周波数測定部１１１により回線抽出クロックの測定を行い（ステップＳ１７１）、回線種別を判断する（ステップＳ１７２）。
回線種別がＳＯＮＥＴ／ＳＤＨである場合、カードスロットに対して予定されたカード種別（回線種別）であるか否か判断する（ステップＳ１７３）。そして、予定したカード種別でない場合には誤実装であると認識する（ステップＳ１７６）。
一方、回線種別がイーサネット系である場合、カードスロットに対して予定されたカード種別（回線種別）であるか否か判断する（ステップＳ１７５）。そして、予定したカード種別でない場合には誤実装であると認識する（ステップＳ１７６）。
そして、周波数測定部１１１はデジタル信号処理部１０９を介して制御部１０３に対して判定結果を通知する（ステップＳ１７７）。図２５は通知される情報の例を示す図であり、回線種別情報、周波数情報、周波数偏差情報、誤実装情報を含んでいる。
通知を受け取った制御部１０３は、誤実装でなく予定したカード種別である場合には対応する系の設定を実施する。また、誤実装である場合には警告ランプ（ＭＩＳＭＯＵＮＴのＬＥＤ等）等の表示により保守者等に対して報知を行う。
<総括>
以上、本発明の好適な実施の形態により本発明を説明した。ここでは特定の具体例を示して本発明を説明したが、特許請求の範囲に定義された本発明の広範な趣旨および範囲から逸脱することなく、これら具体例に様々な修正および変更を加えることができることは明らかである。すなわち、具体例の詳細および添付の図面により本発明が限定されるものと解釈してはならない。
（付記１）
所定の回線種別に対応した複数のインタフェース部と、当該インタフェース部を介して対向装置から受信した信号からクロック品質情報を取得し、品質の最も高いクロックを決定する制御部と、決定されたクロックから網同期に用いるクロックをデジタルＰＬＬ回路により生成するクロック処理部とを備えたネットワーク装置であって、
前記クロック処理部は、
前記制御部により決定されたクロックにつき、該当する前記インタフェース部から受け取る回線抽出クロックの周波数成分を測定し、回線種別を認識する周波数測定部と、
認識された回線種別に基づいて前記デジタルＰＬＬ回路内のデジタルフィルタの係数を動的に設定するクロック処理制御部と
を備えたことを特徴とするネットワーク装置。
（付記２）
付記１に記載のネットワーク装置において、
前記クロック処理部は、前記周波数測定部により認識された回線種別に基づいて分周部の分周設定を行い、回線抽出クロックを均一のクロックレートに変換する
ことを特徴とするネットワーク装置。
（付記３）
付記１または２のいずれか一項に記載のネットワーク装置において、
前記クロック処理制御部は、予め保持されている回線種別に対応したデジタルフィルタの係数から、前記周波数測定部により認識された回線種別に基づいてデジタルフィルタの係数を取得し、前記デジタルＰＬＬ回路内のデジタルフィルタに対して設定を行う
ことを特徴とするネットワーク装置。
（付記４）
付記１または２のいずれか一項に記載のネットワーク装置において、
前記クロック処理制御部は、遮断周波数とダンピングファクタを前記デジタルＰＬＬ回路内のデジタルフィルタに対して指示し、デジタルフィルタ側で係数を計算して設定する
ことを特徴とするネットワーク装置。
（付記５）
付記１乃至４のいずれか一項に記載のネットワーク装置において、
前記クロック処理部は、
前記デジタルフィルタの係数を設定した後、当該係数のもとで前記デジタルＰＬＬ回路の引き込みが完了するまでの予想されるロック時間を算出し、当該ロック時間を前記制御部に対して通知する
ことを特徴とするネットワーク装置。
（付記６）
付記１乃至４のいずれか一項に記載のネットワーク装置において、
前記クロック処理部は、
前記デジタルフィルタの係数を設定した後、当該係数のもとで前記デジタルＰＬＬ回路の引き込みが完了した時点で前記制御部に引き込みが完了した旨を通知する
ことを特徴とするネットワーク装置。
（付記７）
付記１乃至６のいずれか一項に記載のネットワーク装置において、
前記制御部は、前記デジタルフィルタの係数の設定に対する制限値を前記クロック処理部に指示し、
前記クロック処理部は、前記インタフェース部から受け取る回線抽出クロックの周波数測定に基づく前記デジタルフィルタの係数の設定に代えて、前記制御部から指示された制限値に基づいてデジタルフィルタの係数を動的に設定する
ことを特徴とするネットワーク装置。
（付記８）
付記１乃至７のいずれか一項に記載のネットワーク装置において、
前記クロック処理部は、前記周波数測定部の周波数測定結果から統計的分布を外れている周波数を排除した上で中心周波数を求め、前記デジタルＰＬＬ回路の前段側に配置したバンドパスフィルタの中心周波数として設定する
ことを特徴とするネットワーク装置。
（付記９）
付記１乃至８のいずれか一項に記載のネットワーク装置において、
前記クロック処理部は、所定位置に実装された前記インタフェース部から受け取る回線抽出クロックの周波数成分を前記周波数測定部により測定することで回線種別を認識し、前記所定位置に実装されるべき回線種別と比較し、回線種別が異なる場合に誤実装である旨を前記制御部に対して通知する
ことを特徴とするネットワーク装置。
（付記１０）
所定の回線種別に対応した複数のインタフェース部と、当該インタフェース部を介して対向装置から受信した信号からクロック品質情報を取得し、品質の最も高いクロックを決定する制御部と、決定されたクロックから網同期に用いるクロックをデジタルＰＬＬ回路により生成するクロック処理部とを備えたネットワーク装置の制御方法であって、
前記クロック処理部は、
前記制御部により決定されたクロックにつき、該当する前記インタフェース部から受け取る回線抽出クロックの周波数成分を測定して回線種別を認識し、
認識した回線種別に基づいて前記デジタルＰＬＬ回路内のデジタルフィルタの係数を動的に設定する
ことを特徴とする網同期クロック処理制御方法。
（付記１１）
付記１０に記載の網同期クロック処理制御方法において、
前記クロック処理部は、認識された回線種別に基づいて分周部の分周設定を行い、回線抽出クロックを均一のクロックレートに変換する
ことを特徴とする網同期クロック処理制御方法。
（付記１２）
付記１０または１１のいずれか一項に記載の網同期クロック処理制御方法において、
前記クロック処理部は、予め保持されている回線種別に対応したデジタルフィルタの係数から、前記周波数測定部により認識された回線種別に基づいてデジタルフィルタの係数を取得し、前記デジタルＰＬＬ回路内のデジタルフィルタに対して設定を行う
ことを特徴とする網同期クロック処理制御方法。
（付記１３）
付記１０または１１のいずれか一項に記載の網同期クロック処理制御方法において、
前記クロック処理部は、遮断周波数とダンピングファクタを前記デジタルＰＬＬ回路内のデジタルフィルタに対して指示し、デジタルフィルタ側で係数を計算して設定する
ことを特徴とする網同期クロック処理制御方法。
（付記１４）
付記１０乃至１３のいずれか一項に記載の網同期クロック処理制御方法において、
前記クロック処理部は、
前記デジタルフィルタの係数を設定した後、当該係数のもとで前記デジタルＰＬＬ回路の引き込みが完了するまでの予想されるロック時間を算出し、当該ロック時間を前記制御部に対して通知する
ことを特徴とする網同期クロック処理制御方法。
（付記１５）
付記１０乃至１３のいずれか一項に記載の網同期クロック処理制御方法において、
前記クロック処理部は、
前記デジタルフィルタの係数を設定した後、当該係数のもとで前記デジタルＰＬＬ回路の引き込みが完了した時点で前記制御部に引き込みが完了した旨を通知する
ことを特徴とする網同期クロック処理制御方法。
（付記１６）
付記１０乃至１５のいずれか一項に記載の網同期クロック処理制御方法において、
前記制御部は、前記デジタルフィルタの係数の設定に対する制限値を前記クロック処理部に指示し、
前記クロック処理部は、前記インタフェース部から受け取る回線抽出クロックの周波数測定に基づく前記デジタルフィルタの係数の設定に代えて、前記制御部から指示された制限値に基づいてデジタルフィルタの係数を動的に設定する
ことを特徴とする網同期クロック処理制御方法。
（付記１７）
付記１０乃至１６のいずれか一項に記載の網同期クロック処理制御方法において、
前記クロック処理部は、前記周波数測定部の周波数測定結果から統計的分布を外れている周波数を排除した上で中心周波数を求め、前記デジタルＰＬＬ回路の前段側に配置したバンドパスフィルタの中心周波数として設定する
ことを特徴とする網同期クロック処理制御方法。
（付記１８）
付記１０乃至１７のいずれか一項に記載の網同期クロック処理制御方法において、
前記クロック処理部は、所定位置に実装された前記インタフェース部から受け取る回線抽出クロックの周波数成分を前記周波数測定部により測定することで回線種別を認識し、前記所定位置に実装されるべき回線種別と比較し、回線種別が異なる場合に誤実装である旨を前記制御部に対して通知する
ことを特徴とする網同期クロック処理制御方法。
ＳＯＮＥＴ／ＳＤＨの伝送レートを示す図である。 網同期の概要を示す図である。 ＳＯＮＥＴ／ＳＤＨフォーマットを示す図である。 ＰＤＨ（ＤＳ１）のＥＥＳ（２４ＭＦモード）フレーム構成を示す図である。 ＰＤＨ（ＤＳ１）のＳＦ（１２ＭＦモード）フレーム構成を示す図である。 ＰＤＨ（Ｅ１）フレーム構成を示す図である。 ＳＯＮＥＴ／ＳＤＨのＳ１バイトによるクロックの選択の概要を示す図である。 本発明の一実施形態にかかるネットワーク装置の構成例を示す図である。 イーサネットのＯＡＭフレーム構成を示す図である。 周波数測定部の構成例を示す図である。 インタフェースカード情報テーブルの例を示す図である。 測定結果のデータ構造例を示す図である。 分周設定およびフィルタパラメータ設定の処理例を示すフローチャートである。 分周設定の例を示す図である。 フィルタパラメータ設定の例を示す図である。 フィルタパラメータの説明図である。 デジタル信号処理部からデジタルフィルタ設定部への設定情報の例を示す図である。 制御部への情報通知の処理例を示すフローチャートである。 デジタル信号処理部から制御部への通知情報の例を示す図である。 制御部の主導によるフィルタパラメータ設定の処理例を示すフローチャートである。 制御部からデジタル信号処理部への指示情報の例を示す図である。 バンドパスフィルタ制御の処理例を示すフローチャートである。 周波数の測定結果の例を示す図である。 インタフェースカード誤実装検知の処理例を示すフローチャートである。 周波数測定部からデジタル信号処理部を介して制御部に通知される情報の例を示す図である。
１ ネットワーク装置
１０１Ａ〜１０１Ｃ インタフェース部
１０２Ａ〜１０２Ｃ フレーム処理部
１０３ 制御部
１０４ ＳＳＭ処理部
１０５ タイミングソース選択処理部
１０６ インタフェース種別認識部
１０７ クロック処理部
１０８ 制御部インタフェース部
１０９ デジタル信号処理部
１１０ ＰＤＨインタフェース部
１１１ 周波数測定部
１１２ 抽出クロック引き延ばし部
１１３ エッジ検出部
１１４ カウント部
１１５ カウント値ラッチ部
１１６ 測定結果演算部
１１７ インタフェースカード情報テーブル
１１８ 測定結果格納メモリ部
１１９ 測定結果通知部
１２０ 基準クロック源
１２１ バンドパスフィルタ部
１２２ 分周部
１２３ セレクタ部
１２４ 位相比較部
１２５ デジタルフィルタ部
１２６ デジタルフィルタ設定部
１２７ 発振部
１２８ 分周部
１２９ 分配部
２Ａ〜２Ｃ ネットワーク装置
３ クロック基準源

Claims (8)

  1. 所定の回線種別に対応した複数のインタフェース部と、当該インタフェース部を介して対向装置から受信した信号からクロック品質情報を取得し、品質の最も高いクロックを決定する制御部と、決定されたクロックから網同期に用いるクロックをデジタルＰＬＬ回路により生成するクロック処理部とを備えたネットワーク装置であって、
    前記クロック処理部は、
    前記制御部により決定されたクロックにつき、該当する前記インタフェース部から受け取る回線抽出クロックの周波数成分を測定し、回線種別を認識する周波数測定部と、
    認識された回線種別に基づいて前記デジタルＰＬＬ回路内のデジタルフィルタの係数を動的に設定するクロック処理制御部と
    を備え、
    前記クロック処理部は、
    前記デジタルフィルタの係数を設定した後、当該係数のもとで前記デジタルＰＬＬ回路の引き込みが完了するまでの予想されるロック時間を算出し、当該ロック時間を前記制御部に対して通知する
    ことを特徴とするネットワーク装置。
  2. 所定の回線種別に対応した複数のインタフェース部と、当該インタフェース部を介して対向装置から受信した信号からクロック品質情報を取得し、品質の最も高いクロックを決定する制御部と、決定されたクロックから網同期に用いるクロックをデジタルＰＬＬ回路により生成するクロック処理部とを備えたネットワーク装置であって、
    前記クロック処理部は、
    前記制御部により決定されたクロックにつき、該当する前記インタフェース部から受け取る回線抽出クロックの周波数成分を測定し、回線種別を認識する周波数測定部と、
    認識された回線種別に基づいて前記デジタルＰＬＬ回路内のデジタルフィルタの係数を動的に設定するクロック処理制御部と
    を備え、
    前記クロック処理部は、
    前記デジタルフィルタの係数を設定した後、当該係数のもとで前記デジタルＰＬＬ回路の引き込みが完了した時点で前記制御部に引き込みが完了した旨を通知する
    ことを特徴とするネットワーク装置。
  3. 請求項１または２のいずれか一項に記載のネットワーク装置において、
    前記クロック処理部は、前記周波数測定部により認識された回線種別に基づいて分周部の分周設定を行い、回線抽出クロックを均一のクロックレートに変換する
    ことを特徴とするネットワーク装置。
  4. 請求項１乃至３のいずれか一項に記載のネットワーク装置において、
    前記制御部は、前記デジタルフィルタの係数の設定に対する制限値を前記クロック処理部に指示し、
    前記クロック処理部は、前記インタフェース部から受け取る回線抽出クロックの周波数測定に基づく前記デジタルフィルタの係数の設定に代えて、前記制御部から指示された制限値に基づいてデジタルフィルタの係数を動的に設定する
    ことを特徴とするネットワーク装置。
  5. 請求項１乃至４のいずれか一項に記載のネットワーク装置において、
    前記クロック処理部は、前記周波数測定部の周波数測定結果から統計的分布を外れている周波数を排除した上で中心周波数を求め、前記デジタルＰＬＬ回路の前段側に配置したバンドパスフィルタの中心周波数として設定する
    ことを特徴とするネットワーク装置。
  6. 請求項１乃至５のいずれか一項に記載のネットワーク装置において、
    前記クロック処理部は、所定位置に実装された前記インタフェース部から受け取る回線抽出クロックの周波数成分を前記周波数測定部により測定することで回線種別を認識し、前記所定位置に実装されるべき回線種別と比較し、回線種別が異なる場合に誤実装である旨を前記制御部に対して通知する
    ことを特徴とするネットワーク装置。
  7. 所定の回線種別に対応した複数のインタフェース部と、当該インタフェース部を介して対向装置から受信した信号からクロック品質情報を取得し、品質の最も高いクロックを決定する制御部と、決定されたクロックから網同期に用いるクロックをデジタルＰＬＬ回路により生成するクロック処理部とを備えたネットワーク装置の制御方法であって、
    前記クロック処理部は、
    前記制御部により決定されたクロックにつき、該当する前記インタフェース部から受け取る回線抽出クロックの周波数成分を測定して回線種別を認識し、
    認識した回線種別に基づいて前記デジタルＰＬＬ回路内のデジタルフィルタの係数を動的に設定し、
    前記デジタルフィルタの係数を設定した後、当該係数のもとで前記デジタルＰＬＬ回路の引き込みが完了するまでの予想されるロック時間を算出し、当該ロック時間を前記制御部に対して通知する
    ことを特徴とする網同期クロック処理制御方法。
  8. 所定の回線種別に対応した複数のインタフェース部と、当該インタフェース部を介して対向装置から受信した信号からクロック品質情報を取得し、品質の最も高いクロックを決定する制御部と、決定されたクロックから網同期に用いるクロックをデジタルＰＬＬ回路により生成するクロック処理部とを備えたネットワーク装置の制御方法であって、
    前記クロック処理部は、
    前記制御部により決定されたクロックにつき、該当する前記インタフェース部から受け取る回線抽出クロックの周波数成分を測定して回線種別を認識し、
    認識した回線種別に基づいて前記デジタルＰＬＬ回路内のデジタルフィルタの係数を動的に設定し、
    前記デジタルフィルタの係数を設定した後、当該係数のもとで前記デジタルＰＬＬ回路の引き込みが完了した時点で前記制御部に引き込みが完了した旨を通知する
    ことを特徴とする網同期クロック処理制御方法。
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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP5378248B2 (ja) * 2010-01-26 2013-12-25 株式会社東芝 通信装置
EP2586143B1 (en) * 2010-06-28 2016-10-05 Telefonaktiebolaget LM Ericsson (publ) Method and apparatus for forming and processing data units
JP5928398B2 (ja) * 2013-04-04 2016-06-01 富士通株式会社 通信装置

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* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0514760A (ja) 1991-06-28 1993-01-22 Matsushita Electric Ind Co Ltd クロツク再生装置
US5990858A (en) * 1996-09-04 1999-11-23 Bloomberg L.P. Flat panel display terminal for receiving multi-frequency and multi-protocol video signals
JP3374054B2 (ja) * 1997-09-01 2003-02-04 富士通株式会社 伝送装置の同期メッセージ処理方法
JPH10224336A (ja) * 1997-02-10 1998-08-21 Oki Electric Ind Co Ltd 位相同期回路及び位相同期方法
US6285722B1 (en) * 1997-12-05 2001-09-04 Telcordia Technologies, Inc. Method and apparatus for variable bit rate clock recovery
JP3460118B2 (ja) * 1998-08-26 2003-10-27 富士通株式会社 同期網システムのクロック管理方法及び伝送装置
US6671271B1 (en) * 1999-06-03 2003-12-30 Fujitsu Network Communications, Inc. Sonet synchronous payload envelope pointer control system
GB2393049B (en) 2002-09-13 2005-09-28 Hitachi Ltd High frequency semiconductor integrated circuit and radio communication system
JP4181867B2 (ja) * 2002-12-12 2008-11-19 富士通株式会社 同期網確立方法及びその装置
JP4867728B2 (ja) * 2007-03-14 2012-02-01 株式会社日立製作所 光信号の多重化伝送装置
EP2131530A4 (en) * 2007-03-29 2014-03-26 Fujitsu Ltd NETWORK ELEMENT
US8452241B2 (en) * 2008-04-04 2013-05-28 Broadcom Corporation Enhanced granularity operational parameters adjustment of components and modules in a multi-band, multi-standard communication device

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