KR20010030208A - 액정 표시 장치 및 그 제조 방법 - Google Patents

액정 표시 장치 및 그 제조 방법 Download PDF

Info

Publication number
KR20010030208A
KR20010030208A KR1020000051438A KR20000051438A KR20010030208A KR 20010030208 A KR20010030208 A KR 20010030208A KR 1020000051438 A KR1020000051438 A KR 1020000051438A KR 20000051438 A KR20000051438 A KR 20000051438A KR 20010030208 A KR20010030208 A KR 20010030208A
Authority
KR
South Korea
Prior art keywords
electrode
wiring
storage capacitance
insulating film
liquid crystal
Prior art date
Application number
KR1020000051438A
Other languages
English (en)
Other versions
KR100400421B1 (ko
Inventor
마루야마무네오
와따나베다까히꼬
기까와히로노리
야마모또유지
오까모또마모루
사까모또미찌아끼
나까따신이찌
히데히라마사노부
호리에요시따까
Original Assignee
가네꼬 히사시
닛본 덴기 가부시끼가이샤
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 가네꼬 히사시, 닛본 덴기 가부시끼가이샤 filed Critical 가네꼬 히사시
Publication of KR20010030208A publication Critical patent/KR20010030208A/ko
Application granted granted Critical
Publication of KR100400421B1 publication Critical patent/KR100400421B1/ko

Links

Classifications

    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136213—Storage capacitors associated with the pixel electrode
    • G—PHYSICS
    • G02—OPTICS
    • G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
    • G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
    • G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour 
    • G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour  based on liquid crystals, e.g. single liquid crystal display cells
    • G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
    • G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
    • G02F1/1362—Active matrix addressed cells
    • G02F1/136227—Through-hole connection of the pixel electrode to the active element through an insulation layer

Abstract

밴드 형태의 데이터 배선은 서로 병렬로 배열되어 어드레스 배선 상에 형성된 게이트 절연막을 개재하여 어드레스 배선과 교차한다. 상부 절연막은 데이터 배선 상에 형성되고, 화소 전극은 상부 절연막 상에 형성된다. 저장 커패시턴스부는 공통 전극 및 저장 커패시턴스 전극을 포함한다. 공통 전극은 인접한 화소 영역의 어드레스 배선으로부터 연장된다. 저장 커패시턴스 전극은 게이트 절연막을 개재하여 공통전극과의 사이에 커패시턴스를 저장한다. 저장 커패시턴스 전극 및 화소 전극은 상부 절연막을 관통하는 도전성 관통홀을 통하여 서로 접속된다. 또한, 저장 커패시턴스 전극 및 박막 트랜지스터부의 소스 전극 및 이들을 접속하는 배선은 동일한 금속막으로 일체로 형성된다.

Description

액정 표시 장치 및 그 제조 방법{LIQUID CRYSTAL DISPLAY AND METHOD OF FABRICATING THE SAME}
본 발명은 박막 트랜지스터(TFT) 형 액정 표시 장치 및 그 제조 방법에 관한 것이다. 특히, 본 발명은 구조가 간단하고 저 비용 및 고 수율 제조는 물론 향상된 개구율(aperture ratio) 및 고 신뢰도를 갖는 고 해상도 액정 표시 장치 및 그의 제조 방법에 관한 것이다.
박막 트랜지스터(이후 TFT라 칭함)를 스위칭 소자로 사용하는 액티브 매트릭스형 액정 표시 장치는 TFT 어레이 기판, 빛 차폐막(일명 블랙 매트릭스) 및 액정을 끼고 서로 반대인 색 필터 기판을 포함한다. 각각 독립적인 TFT 및 화소 전극을 갖는 화소 영역은 매트릭스 내의 TFT 어레이 기판 상에 배열된다. 색 필터 기판 상에 색층 및 투명 공통 전극이 적층된다.
도 1은 종래의 액정 표시 장치에서 1개 화소 영역의 회로 구성을 도시하는 회로도이다. 도 1에서, 이 액정 표시 장치는 복수개의 어드레스 배선(110a, 110b, …), 복수개의 데이터 배선(120a, 120b, …), 액정 소자(130), TFT 부(140), 및 저장 커패시턴스부(150)를 포함한다. 어드레스 배선(110a, 110b, …)은 절연 기판 상에 형성된다. 데이터 배선(120a, 120b, …)은 어드레스 배선(110a, 110b, …)과 교차하도록 게이트 절연막을 끼고 그 위에 형성된다. 액정 소자(130)는 어드레스 배선(110a, 110b) 및 데이터 배선(120a, 120b)에 둘러싸인 화소 영역(P1) 내에 형성된다. TFT 부(140)는 액정 소자(130)를 구동한다. 저장 커패시턴스부(150)는 액정 소자(130)와 병렬로 커패시턴스를 저장한다.
어드레스 배선(110a, 110b, …)은 어드레스 배선 드라이버(나타나지 않음)에 의해 구동되어, 액정 표시 장치의 화면 상의 주사선을 형성하는 신호는 화소 영역(P1)에서 TFT 부(140)에 전송된다.
데이터 배선(120a, 120b, …)은 데이터 배선 드라이버(나타나지 않음)에 의해 구동되어, 이 화소 영역(P1)에서 TFT 부(140)에 이미지 신호를 전송한다.
액정 소자(130)는 화소 전극(131), 액정(132), 및 카운터 전극(133)으로 구성된다. 화소 전극(131)과 액정(132)은 화소 영역(P1)에 펴져 있다. 액정(132)을 끼고 화소 전극(131)에 반대인 카운터 전극(133)은 액정 표시 장치의 전체 화면에 공통이다. 이 카운터 전극(133)은 공통 전위(COM)에 접속된다. 화소 전극(131) 및 카운터 전극(133) 양자는 ITO(indium-tin oxide) 또는 다른 투명 도전막으로 형성된다.
TFT 부(140)는 어드레스 배선(110a)에서 연장된 게이트(141), 데이터 배선(120a)에서 연장된 전극(이후 드레인 전극이라 칭함, 142)과 화소 전극(131)에 접속된 전극(이후 소스 전극이라 칭함, 143)으로 구성된다. 게이트(141)에 인가된 주사선 신호는 서로 드레인 전극(142)과, 소스 전극(143)에 선택적으로 접속되어 데이터 배선(120a)을 통해 공급되는 이미지 신호는 화소 전극(131)에 전송된다.
어드레스 배선(110b)이 선택되지 않을 때, 그 순간에 화소 전극(131)에 인가된 액정 구동 전위가 다음 주사선 신호가 게이트(141)에 인가될 때까지 유지되도록 저장 커패시턴스부(150)가 제공된다. 이는 액정 구동 전위가 누설되어 TFT 부(140) 등을 통해 떨어지고 액정(132)이 비활성 모드로 바뀌어 색 밀도의 변화를 초래하는 것을 막는다. 도1의 예에서, 저장 커패시턴스부(150)는 인접한 화소 영역(P2)의 어드레스 배선(110b)과 이 화소 영역(P1)의 저장 커패시턴스 전극(151) 사이에 형성된다. 주사선 신호가 화소 영역(P1)에 인가되는 동안, 인접한 화소 영역(P2)의 어드레스 배선(110b)은 선택되지 않고, 드라이버 IC(나타나지 않음)에서 -10V 크기의 일정한 전위가 공급된다. 이는 어드레스 배선(110b)을 저장 커패시턴스부(150)의 공통 전극(152)으로 사용하는 것을 가능케 한다.
액정 표시 장치의 다른 예에서, 저장 커패시턴스 전극(151)에 반대인 공통 전극은 인접한 화소 영역(P2)의 어드레스 배선(110b)에서 연장되지 않는다. 이러한 경우, 보조 커패시턴스 공통 배선은 추가적으로 어드레스 배선(110a 및 110b)의 사이에 배치되고, 이 보조 커패시턴스 공통 배선은 저장 커패시턴스 전극(150)에 반대인 공통 전극(152)으로 사용된다.
도 2 및 도 3은 종래의 액정 표시 장치에서 도 1에 도시된 회로 구성을 갖는 화소 영역의 전형적인 구성을 도시한다. 도 2는 종래의 액정 표시 장치의 화소 영역을 도시한 평면도이다. 도 3은 도2의 F-F 라인을 따라 절취한 단면도이다.
도 2 및 도 3에서, 이 액정 표시 장치는 절연 기판(101) 상에 형성된 어드레스 배선(110a 및 110b)을 포함한다. 게이트 절연막(102)은 그 위에 형성된다. 게다가, 어드레스 배선(110a 및 110b)을 교차하는 데이터 배선(120a 및 120b)은 그 위에 형성된다. 화소 전극(131)은 어드레스 배선(110a, 110b)과, 데이터 배선(120a, 120b)으로 둘러싸인 화소 영역(P1)에 배열된다. 또한 어드레스 배선(110a)에서 연장된 게이트(141), 데이터 배선(120a)에서 연장된 드레인 전극(142), 및 화소 전극(131)에 접속된 소스 전극(143)을 포함하는 TFT 부(140)는 이 화소 영역(P1)에 형성된다. 소스 전극(143) 및 화소 전극(131) 사이의 접속은 상부 절연막(103)을 관통하는 도전성 관통홀(135)에 의해 구성된다. 이 액정 표시 장치에서, 화소 전극(131)의 일단부는 어드레스 배선(110b)에 겹칠 때까지 연장되어, 저장 커패시턴스 전극(151)을 형성한다. 따라서, 저장 커패시턴스부(150)는 공통 전극(152)으로서 어드레스 배선(110b)으로 구성된다.
그러나, 도 2 및 도 3에 도시된 액정 표시 장치에서 저장 커패시턴스 전극(151) 및 공통 전극(152)은 게이트 절연막(102)과, 상부 절연막(103) 즉, 보다 두꺼운 유전층 양자를 개재한다. 그러므로, 면적당 커패시턴스는 작다. 이 점에서, 어드레스 배선(110b)의 일부가 공통 전극(152)으로서 화소 영역으로 연장되어 저장 커패시턴스부(150)의 면적이 증가되는 방법에 고안되었다. 그럼에도 불구하고, 투명하지 않은 저장 커패시턴스부는 어두운 이미지 문제를 야기하는 주어진 화소 영역 내의 충분한 개구율 및 커패시턴스 양자를 확보하는 것을 어렵게 한다.
도 4는 다른 종래의 액정 표시 장치에서 화소 영역을 도시하는 단면도이다. 문제를 해결하기 위하여 다음의 구조가 제안된다. 즉, 도 4에 도시된 바와 같이, 저장 커패시턴스 전극(151)은 어드레스 배선(110b) 상에 게이트 절연막(102)을 끼고 동일한 금속막으로여 소스 전극(143)을 구성함으로써 형성되고, 이 저장 커패시턴스 전극(151)은 상부 절연막(103)을 관통하는 도전성 관통홀(136)을 통하여 화소 전극 131에 접속된다.
최근, 고 분해능 액정 표시 장치를 위한 요구가 증가하여 화소 영역의 면적이 예를들어 100 ㎛ x 300 ㎛의 종래의 크기에서 최근 40 ㎛ x 120 ㎛의 크기로 바뀌고 있다. 이는 더 높은 동작 정밀도를 요구할 뿐만 아니라 화소 개구율을 낮추는 요인이 가능한한 화소 영역에서 제거될 것을 요구한다. 따라서, 도 4의 구성은 1개 화소 영역이 2개 도전성 관통홀(135 및 136)을 필요로 하는 것이 문제가 된다. 즉, 도전성 관통홀(135 및 136)의 형성은 동작 정밀도에서 약간의 한계를 갖는다. 특히, 상부 절연막(103)이 평탄화를 위하여 유기 절연막과 같은 두꺼운 막으로 사용할 때, 이 유기 절연막 내에 형성될 관통홀의 크기가 단지 특정 한계로 줄어들 수 있다. 예를들어, 공정에 의하여 10 ㎛ x 10 ㎛ 또는 더 작은 도전성 관통홀을 정밀하고 고 수율로 형성하는 것은 극히 어렵다. 따라서, 1개 화소 영역 의 두 도전성 관통홀(135)의 존재는 고 해상도 액정 표시 장치에서 개구율의 심각한 저하에 기여한다. 예를들어, 40 ㎛ x 120 ㎛의 고 해상도 화소 영역이 전술된 크기를 갖는 두 도전성 관통홀(135, 136)을 포함한다면, 개구율은 49 % 보다 높지 않다.
고 해상도 액정 표시 장치에서 개구율과 관련된 선행의 문제를 해결하기 위하여, 본 발명은 도전성 관통홀 1개를 만들도록 고안되었다. 이 점에서 유사한 기술로서, 일본 특개평 제 9-152625호는 예를들어 도 5 및 6에 도시한 1개 관통홀 형의 액정 표시 장치를 제안하였다. 도 5는 1개 관통홀 형인 종래의 액정 표시 장치에서 화소 영역을 도시하는 평면도이다. 도 6은 도 5의 G-G 라인을 따라 절취한 단면도이다. 도 5 및 도 6에서, 이들 액정 표시 장치는 투명한 절연 기판(201) 상에 형성된 어드레스 배선(210a 및 210b)을 포함한다. 게이트 절연막(202)를 끼고, 어드레스 배선(210a 및 210b)과 교차하는 데이터 배선(220a 및 220b)은 화소 영역을 구성하도록 형성된다. 이들 데이터 배선(220a 및 220b)은 아래에 투명한 도전막(221)으로 구성된 이중층 구조를 갖는다. 이 화소 영역은 게이트(241), 드레인 전극(242), 소스 전극(243), 배선(253), 저장 커패시턴스 전극(251), 화소 전극(231) 및 금속층(254)을 포함한다. 게이트(241)는 어드레스 배선(210a)에서 연장된다. n+형 비결정성 실리콘막으로 구성된 드레인 전극(242)은 화소 영역으로 연장된 데이터 배선(220a)의 돌출부에 접속된다. n+형 비결정성 실리콘막으로 구성된 소스 전극(243)은 게이트(241)에 인가된 신호에 의해서 드레인 전극(242)에 선택적으로 접속된다. 투명한 도전막으로 구성된 배선(253)은 소스 전극(243)의 한 터미널에 접속된다. 저장 커패시턴스 전극(251)은 배선(253)에서 일체로 연장된다. 화소 전극(231)은 상부 절연막(203)을 끼고 그 위에 형성되고, 상부 절연막(203)을 관통하는 도전성 관통홀(236)을 통하여 저장 커패시턴스 전극(251)에 접속된다. 금속층(254)은 소스 전극(243)과 배선(253) 사이의 접합부 상에 배열된다. 이 구조는 1개 도전성 관통홀(도전성 관통홀, 236)에만 관련이 있고, 따라서 개구율의 증가를 달성할 수 있다.
그럼에도 불구하고, 전술된 1개 관통홀 형의 액정 표시 장치는 다음의 문제에 기인하여 적용하기가 어렵다. 즉, 이 형태에서 투명한 도전막, 대표적으로 ITO로 구성된 배선(253) 및 저장 커패시턴스 전극(251)은 게이트 절연막(202) 및 상부 절연막(203)의 사이에 형성된다. 이는 다른 종래의 형태와 비교하여 추가적인 패터닝을 의미한다. 그리고, ITO 패터닝은 왕수를 사용하고, 따라서 TFT 부에서 드레인 전극(242)과 소소 전극(243)은 왕수에 녹는 n+형 비결정성 실리콘막으로 형성된다. 그러므로, 전극을 보호하는 부가적인 단계가 요구된다. 게다가, 투명한 도전막의 패터닝은 금속막과 비교하여 동작 정밀도가 나쁘기 때문에, 투명한 도전막으로 패터닝된 저장 커패시턴스 전극(251)은 보다 큰 커패시턴스 변화 또는 결점을 갖는다. 따라서, 화소는 이미지 안정도가 변화하고, 나쁜 가시도로 전체 화면이 고르지 못하게 된다. 게다가, 배선(253)은 n+형 비결정성 실리콘막으로 된 소스 전극(243)에 직접 접속되고, ITO 막과 n+형 비결정성 실리콘막 사이의 접속 경계면은 콘택 저항이 높다. 이는 커패시턴스 충전 시간 지연을 무시할 수 없을 정도로 크게 만들어 충분한 충전을 방해한다.
본 발명의 목적은 특히 단순한 구조, 저 비용 및 고 수율 제조가 가능하고, 커패시턴스를 충전하는 시간의 지연을 무시할 수 있을 뿐만 아니라 향상된 개구율 및 고 신뢰도를 갖는 고 해상도의 액정 표시 장치 및 그 제조 방법을 제공하는 것이다.
본 발명에 따른 액정 표시 장치는 절연 기판; 절연 기판 상에 형성된 복수개의 어드레스 배선; 상기 어드레스 배선 상에 형성된 게이트 절연막; 상기 게이트 절연막을 끼고 상기 어드레스 배선과 교차하도록 형성되는 복수개의 데이터 배선; 상기 데이터 배선상에 형성된 상부 절연막; 상기 어드레스 배선과 상기 데이터 배선으로 둘러싸인 각 화소 영역 내에서 상기 상부 절연막 상에 형성되고, 각 화소 영역 내의 액정에 전위를 인가하는 투명한 도전막으로 각각 구성된 화소 전극; 상기 각 화소 영역에 배열되고 상기 어드레스 배선과, 하나의 전극이 상기 데이터 배선에 접속되어 있는 한쌍의 전극에 접속되어 있는 게이트를 가지며, 그들의 게이트에 인가된 신호에 의해서 상기 데이터 배선에 접속된 전극과 다른 전극 사이를 선택적으로 접속하는 박막 트랜지스터부; 및 상기 각 화소 영역 내에 배치되고 인접한 화소 영역의 상기 어드레스 배선에 접속된 공통 전극 또는 상기 절연 기판 상에 형성된 상기 각 화소 영역을 통과하는 보조 커패시턴스 공통 배선 사이에 커패시턴스를 저장하는 저장 커패시턴스 전극; 상기 저장 커패시턴스 전극 및 상기 박막 트랜지스터부의 상기 다른 전극을 접속하는 배선; 및 상기 저장 커패시턴스 전극 상에 형성되고 상기 저장 커패시턴스 전극 및 상기 화소 전극을 접속하는 도전성 관통홀을 포함하며, 상기 저장 커패시턴스 전극, 및 상기 배선, 상기 저장 커패시턴스 전극 및 상기 도전성 관통홀을 통해서 상기 화소 전극에 접속된 상기 박막 트랜지스터부의 다른 전극은 동일한 금속막으로 일체로 형성되는 것을 특징으로 한다. 상기 저장 커패시턴스 전극 및 상기 화소 전극은 상기 저장 커패시턴스 전극 상에 형성된 도전성 관통홀을 통하여 서로 접속된다.
본 발명에서, 각 화소 영역은 1개 도전성 관통홀 만을 포함한다. 그러므로, 특히 고 해상도 액정 표시 장치에서 2개의 도전성 관통 홀을 필요로 하는 종래의 화소 구성과 비교하여 개구율이 향상된다. 게다가, 저장 커패시턴스 전극 및 소스 전극은 같은 금속막으로 일체로 형성된다. 이는 저장 커패시턴스 전극 및 소스 전극이 1개 패터닝 공정에서 형성되어 액정 표시 장치의 제조가 단순화되고 저 비용 제조가 가능하도록 한다. 더욱이, 저장 커패시턴스 전극 및 소스 전극의 동일한 금속막을 사용하는 일체의 형성은 전극 간의 콘택 저항의 형성을 막아 충전 지연을 억제한다. 또한, 금속막의 정밀도 실행 가능성은 저장 커패시턴스 전극의 패턴 정밀도를 강화하여 결점과 커패시턴스 변화를 억제한다.
본 발명에서, 예를들어 저장 커패시턴스 전극은 배선을 통하여 박막 트랜지스터부의 소스 전극에 접속되고, 배선 및 저장 커패시턴스 전극은 게이트 절연막을 끼고 공통 전극과 중첩되도록 배열된다. 따라서, 공통 전극은 저장 커패시턴스 전극과 겹칠 뿐만 아니라 배선과도 겹쳐 저장 커패시턴스를 증가시킨다.
게다가, 예를들어 공통 전극 및 배선은 동일한 폭으로 형성되고, 상기 공통 전극 및 상기 배선은 폭 방향에서 서로 중첩되지 않도록 배치된다. 노광 시스템의 정열 편차는 공통 전극 또는 배선의 폭을 증가시킴으로써 보상될 수 있다. 그러나, 공통 전극 또는 배선의 폭을 증가시키면 개구율이 저하된다. 본 발명에 따르면, 공통 전극 및 배선이 동일한 폭으로 되어 있고 폭 방향에서 중첩되지 않으므로 개구율의 감소가 억제될 수 있다.
또한, 상기 도전성 관통홀에 접속된 상기 저장 커패시턴스 전극의 부분 및 상기 어드레스 배선 또는 상기 보조 커패시턴스 공통 배선은 예를들어, 상기 게이트 절연막을 끼고 서로 겹치치 않도록 배열된다.
게다가, 저장 커패시턴스 전극과 화소 전극의 사이에 접속된 도전성 관통홀은 예를들어 상부 절연막을 에칭하여 형성된다. 저장 커패시턴스 전극이 이 에칭 중에 결함있는 패턴을 가진다면, 에칭은 결함 부분을 통해 게이트 절연막으로 연장되어, 관통홀은 어드레스 배선 또는 보조의 커패시턴스 공통 도선 아래로 도달할 수 있다. 이 관통홀에 도전성 처리를 할 때, 저장 커패시턴스 전극 및 어드레스 배선 또는 보조 커패시턴스 공통 전극 사이에 리키지가 발생할 수 있다. 그럼에도 불구하고, 도전성 관통홀에 접속되는 저장 커패시턴스 전극의 부분 및 어드레스 배선 또는 보조 커패시턴스 공통 배선은 게이트 절연막을 끼고 서로 겹치지 않도록 배열된다. 그러므로, 게이트 절연막 아래로 도달하지 않더라도 관통홀은 어드레스 배선 또는 보조 커패시턴스 공통 배선이 아래에 배치되지 않기 때문에 리키지를 유발하지 않을 것이다.
또한, 예를들어 에칭 보호층은 상기 게이트 절연층 및 상기 도전성 관통홀에 접속된 상기 저장 커패시턴스 전극 부분 사이에 배열된다. 에칭 보호층이 게이트 절연막과 도전성 관통홀이 접속되는 저장 커패시턴스 전극의 부분 사이에 배열될 때, 어떤 저장 커패시턴스 전극이 결함 있는 패턴을 가지고 있을 지라도 에칭 보호층은 관통홀이 게이트 절연막에 도달하는 것을 막는다. 따라서, 이는 리키지로 인한 제품 수율의 저하를 막을 수 있다.
더욱이, 상기 에칭 보호층은 예를들어, 각각 비결정성 실리콘막으로 형성된다. 비결정성 실리콘막은 전술된 에칭에서 침식되지 않고, 따라서 게이트 절연막을 보호하는 기능을 한다.
게다가, 상기 데이터 배선은 예를들어 일정한 넓이의 밴드와 같은 형태이다. TFT 부의 드레인 전극은 밴드 형태 데이터 배선 안쪽에 포함되도록 형성된다. 밴드 형태 데이터 배선에서 드레인 전극의 삽입은 TFT 부의 드레인 전극 부분이 화소 영역으로 침투하는 것을 막아 화소 영역의 개구율이 그만큼 향상될 수 있다. 한편, 드레인 전극은 TFT 부의 전체 채널 넓이 상에 형성됨으로써, 드레인 전극과 채널층 사이의 콘택 저항은 데이터 쓰기 속도를 강화하도록 감소된다.
또한, 상기 상부 절연막은 예를들어, 실리콘 질화막으로 된 제1 상부 절연막 및 유기막으로 된 제2 상부 절연막으로 구성된 이중층 구조를 갖는다. 색 필터 또는 블랙 매트릭스는 상기 제1 상부 절연막 및 상기 제2 상부 절연막 사이에 배열될 수 있다.
본 발명에 따른 액정 표시 장치의 제조 방법은, 절연 기판 상의 복수개의 어드레스 배선 및 각각의 화소 영역 내에 상기 배선에서 연장된 게이트를 형성하는 단계; 상기 어드레스 배선 및 상기 게이트 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에, 상기 어드레스 배선과 교차하여 상기 화소 영역을 형성하는 복수개의 데이터 배선을 형성하고, 각각 상기 화소 영역의 박막 트랜지스터부에서 상기 데이터 배선에서 연장된 전극 및 화소 전극에 접속된 전극, 및 전극으로부터 동일한 금속막으로 일체로 연장되어 상기 화소 전극에 접속되고, 인접한 화소 영역의 상기 어드레스 배선 사이에 커패시턴스를 저장하는 저장 커패시턴스 전극을 형성하는 단계; 상기 데이터 배선, 상기 전극, 및 상기 저장 커패시턴스 전극 상에 상부 절연막을 형성하는 단계; 상기 상부 절연막에 상기 저장 커패시턴스 전극에 도달하도록 관통홀을 형성하는 단계; 및 상기 상부 절연막 상에 상기 화소 전극과 상기 저장 커패시턴스 전극 사이에 상기 관통홀을 통하여 접속되도록 상기 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 제조 방법에 따라, 액정 표시 장치는 저장 커패시턴스 전극과 인접한 화소 영역의 어드레스 배선 사이에서의 커패시턴스를 저장하도록 제조될 수 있다. 여기서, TFT 부의 드레인 및 소소 전극과, 동일한 금속막으로 소스 전극에서 일체로 연장된 저장 커패시턴스 전극은 1개 패턴으로 함께 형성될 수 있다. 이는 저장 커패시턴스 전극을 형성하는 추가의 패터닝의 필요를 제거한다. 또한, 금속막의 사용은 고 동작 정밀도를 갖는 저장 커패시턴스 전극의 형성을 가능케 한다.
본 발명에 따른 액정 표시 장치의 다른 제조 방법은, 절연 기판 상에 각각 화소 영역 내에 상기 어드레스 배선 및 보조 커패시턴스 공통 배선에서 연장된 게이트와 함께 복수개의 어드레스 배선을 형성하는 단계; 상기 어드레스 배선, 상기 게이트, 및 상기 보조 커패시턴스 공통 배선 상에 게이트 절연막을 형성하는 단계; 상기 게이트 절연막 상에, 상기 어드레스 배선과 교차하여 상기 화소 영역을 형성하는 복수개의 데이터 배선 및, 각각 상기 화소 영역의 박막 트랜지스터부 내의 상기 데이터 배선에서 연장된 드레인 전극 및 화소 전극에 접속된 소스 전극 및, 소스 전극에서 동일한 금속막으로 일체로 연장되고, 상기 보조 커패시턴스 공통 배선 사이의 커패시턴스를 저장하는 저장 커패시턴스 전극을 형성하는 단계; 상기 데이터 배선, 상기 전극, 및 상기 저장 커패시턴스 전극 상에 상부 절연막을 형성하는 단계; 상기 상부 절연막 내에 상기 저장 커패시턴스 전극에 도달하도록 관통홀을 형성하는 단계; 및 상기 상부 절연막 상에 상기 관통홀을 통하여 상기 화소 전극과 상기 저장 커패시턴스 전극 사이에 접속되도록 상기 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 한다.
본 발명의 다른 제조 방법에 따른 액정 표시 장치는 보조 커패시턴스 공통 배선과 저장 커패시턴스 전극의 사이에 있어서의 커패시턴스를 저장하도록 제조할 수 있다. 또한, 데이터 배선, TFT 부의 드레인 및 소스 전극, 및 동일한 금속막으로 소스 전극에서 일체로 연장된 저장 커패시턴스 전극은 1개 패턴으로 함께 형성될 수 있다. 이는 저장 커패시턴스 전극을 형성하는 추가의 패터닝의 필요를 제거한다. 게다가, 금속막의 사용은 고 동작 정밀도를 갖는 저장 커패시턴스 전극의 형성을 가능케 한다.
본 발명에서, 상기 게이트 절연막을 형성 한 후에 예를들어 상기 게이트 절연막과 상기 저장 커패시턴스 전극 사이에 에칭 보호층을 형성한다. 따라서, 저장 커패시터 전극에 도달하는 관통홀 형성하는 상부 절연막을 에칭하는 다음의 패터닝 상에 저장 커패시턴스 전극이 결함있는 패턴 등을 가지고 있을 지라도 관통홀은 게이트 절연막을 침식하여 리키지를 일으키는 것을 막을 수 있다.
예를 들어, 상기 에칭 보호층은 비결정성 실리콘막으로 형성되고 각각 비결정성 실리콘막으로 구성된 채널층 및 콘택층은 상기 TFT 부 내의 상기 게이트 절연막 상에 형성된다. 즉, 화소 영역에서 TFT 부의 형성은 일반적으로 비결정성 실리콘막으로 된 게이트 절연막 상에 채널층 및 콘택층을 형성하는 것과 관련된다. 따라서, 채널층과 콘택층을 동시에 형성함으로써, TFT 부 내에 이들과 같이 동일한 비결정성 실리콘막은 도전성 관통홀에 접속되는 저장 커패시턴스 전극 부분 아래에 형성되어 부가의 패터닝 없이 에칭 보호층을 형성할 수 있다.
유사한 부분을 유사한 참조번호 또는 부호로 지정한 첨부된 도면을 고려하여 읽을 때 본 발명의 본질, 원칙, 활용은 다음의 상세한 설명으로 보다 명확해질 것이다.
도 1은 종래의 액정 표시 장치에서 1개 화소 영역의 회로 구성을 도시하는 회로도.
도 2는 종래의 액정 표시 장치에서 도 1에 도시된 회로 구성을 갖는 화소 영역을 도시하는 평면도.
도 3은 도 2의 F-F 라인을 따라 절취한 단면도.
도 4는 다른 종래의 액정 표시 장치에서 화소 영역을 도시하는 단면도.
도 5는 1개 관통홀의 종래의 액정 표시 장치에서 화소 영역을 도시하는 평면도.
도 6은 도 5의 G-G 라인을 따라 절취한 단면도.
도 7은 본 발명의 제1 실시예에 따른 액정 표시 장치의 TFT 어레이 기판 상의 1개 화소 영역(P1)을 도시하는 평면도.
도 8은 도 7의 A-A 라인을 따라 절취한 단면도.
도 9a 내지 9g는 제1 실시예에 따른 액정 표시 장치의 제조 방법 단계의 순서를 도시하는 단면도.
도 10은 제1 실시예의 변경된 예를 도시하는 단면도.
도 11은 본 발명의 제2 실시예에 따른 액정 표시 장치의 TFT 어레이 기판 상의 1개 화소 영역(P1)을 도시하는 평면도.
도 12는 도 11의 B-B 라인을 따라 절취한 단면도.
도 13은 본 발명의 제3 실시예에 따른 액정 표시 장치의 TFT 어레이 기판 상의 1개 화소 영역(P1)을 도시하는 평면도.
도 14는 도 13의 C-C 라인을 따라 절취한 단면도.
도 15a 내지 15g는 제3 실시예에 따른 액정 표시 장치의 제조 방법 단계의 순서를 도시하는 단면도.
도 16은 본 발명의 제4 실시예에 따른 액정 표시 장치의 TFT 어레이 기판 상의 1개 화소 영역(P1)을 도시하는 평면도.
도 17은 본 발명의 제5 실시예에 따른 액정 표시 장치의 TFT 어레이 기판 상의 1개 화소 영역(P1)을 도시하는 평면도.
도 18은 본 발명의 제5 실시예에 따른 액정 표시 장치의 TFT 어레이 기판 상의 1개 화소 영역(P1)을 도시하는 평면도.
도 19는 본 발명의 제5 실시예의 다른 실시예에 따른 액정 표시 장치의 TFT 어레이 기판 상의 1개의 화소 영역(P1)을 도시하는 평면도.
도 20은 도 19의 D-D 라인을 따라 절취한 단면도.
도 21은 도 19의 E-E 라인을 따라 절취한 단면도
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 절연 기판
2 : 게이트 절연막
3 : 제1 상부 절연막
4 : 제2 상부 절연막
5 : 상부 절연막
10a, 10b : 어드레스 배선
11a, 11b, 12a, 12b : 어드레스 배선
13 : 보조 커패시턴스 공통 배선
20a, 20b : 데이터 배선
31 : 화소 전극
33 : 도전성 관통홀
34, 35 : 관통홀
40 : TFT 부
41 : 게이트
42 : 드레인 전극
43 : 소스 전극
44 : 고유 비결정성 실리콘막 (44) : 채널층
45 : n+형 비결정성 실리콘막 (45) : 콘택층
50 : 커패시턴스부
51, 59 : 커패시턴스 전극
52, 54 : 공통 전극
53, 58 : 배선
55 : 노치(notch)
56 : 에칭 보호층
P1, P2 : 화소 영역
이후, 본 발명의 실시예는 첨부된 도면과 관련하여 자세하게 설명될 것이다.
(실시예 1)
도 7은 본 발명의 제1 실시예에 따른 액정 표시 장치의 TFT 어레이 기판 상의 1개 화소 영역(P1)을 도시하는 평면도이다. 도 8은 도 7의 A-A 라인을 따라 절취한 단면도이다. 도 7에서, 화소 전극 31은 이중 대시 체인 라인(double-dashed chain line)이다.
도 7 및 도 8에서, 제 1 실시예의 액정 표시 장치는 투명한 유리로 된 절연 기판(1) 상에 서로 병렬로 배열된 어드레스 배선(10a 및 10b)을 포함한다. 실리콘 질화막으로 구성된 게이트 절연막(2)은 그 위에 형성된다. 밴드 형태 데이터 배선(20a 및 20b)은 그 위에 어드레스 배선(10a 및 10b)과 교차하도록 서로 병렬로 배열된다. 어드레스 배선(10a, 10b) 및 데이터 배선(20a, 20b)으로 둘러싸인 영역은 화소 영역(P1)을 만든다. 다른 화소 영역(P2)은 이 화소 영역(P1) 옆에 유사하게 형성된다.
실리콘 질화막으로 구성된 제1 상부 절연막(3) 및 그 위에 감광성 아크릴 레진(acrylic resin)으로 구성된 제2 상부 절연막(4)은 데이터 배선(20a 및 20b)이 형성된 층 위에 형성된다. 이 제2 상부 절연막(4) 상에 ITO로 구성된 화소 전극(31)이 형성된다. 이후, 제1 상부 절연막(3) 및 제2 상부 절연막(4)은 총괄하여 "상부 절연막 5"으로 칭한다.
화소 영역(P1)은 TFT 부(40)를 포함한다. 이 TFT 부(40)는 어드레스 배선(10a)에서 연장된 게이트(41)를 포함하고, 드레인 전극(42)은 밴드 형태 데이터 배선(20a)의 일부로 형성되고, 소스 전극(43)은 화소 전극(31)에 접속된다. 여기서, 드레인 전극(42) 및 소스 전극(43)은 게이트(41)에 인가된 주사선 신호에 의하여 선택적으로 서로 접속된다.
어드레스 배선(10a, 10b), 데이터 배선(20a, 20b), 드레인 전극(42), 및 소스 전극(43)은 동일하게 또는 단일막, 단일막, 다층막, 및 Al, Mo, 및 Cr의 합금막을 포함하는 다른 물질로 구성될 수 있다.
화소 영역(P1)은 또한 저장 커패시턴스부(50)를 포함한다. 이 저장 커패시턴스부(50)는 공통 전극(52) 및 저장 커패시턴스 전극(51)을 포함한다. 공통 전극(52)은 인접한 화소 영역(P2)의 어드레스 배선(10b)에서 화소 영역(P1)으로 연장된다. 저장 커패시턴스 전극(51)은 게이트 절연막(2)을 공통 전극(52)으로 개재하여 그들사이에 커패시턴스를 저장한다. 이 저장 커패시턴스 전극(51)은 동일한 금속막으로 배선(53)을 통하여 TFT 부(40)의 소스 전극(43)으로 일체로 형성된다. 저장 커패시턴스 전극(51)은 또한 상부 절연막(5)을 관통하는 도전성 관통홀(33)을 통하여 화소 전극(31)에 접속된다.
주사선 신호가 어드레스 배선(10a)에 인가되고 이미지 신호가 데이터 배선(20a)에 인가될 때, 이 액정 표시 장치는 TFT 부(40) 내의 드레인 전극(42) 및 소스 전극(43)의 사이에 접속된다. 따라서, 이미지 신호 전위는 배선(53)을 통해 저장 커패시턴스 부(50)에 도달하여, 저장 커패시턴스 전극(51) 및 공통 전극(52)은 그들 사이에 커패시턴스를 저장한다. 그 사이에, 액정을 구동하는 전위는 도전성 관통홀(33)을 통하여 화소 전극(31)에 인가된다. 그리고, 주사선 신호가 턴오프 될지라도, 저장 커패시턴스부(50)에 저장된 커패시턴스는 다음 주사선 신호 및 다음 이미지 신호가 인가될 때까지 화소 전극(31)에 액정 구동 전위를 유지한다.
화소 전극(31)은 어드레스 배선(10a, 10b), 데이터 배선(20a, 20b) 및 TFT 부(40)의 각 가장자리와 상부 절연막(5)을 끼고 중첩되도록 형성된다. 이는 화소 전극(31)의 가장자리를 통한 빛의 리키지를 막음으로써, 블랙 매트릭스 넓이를 감소시켜 화소 개구율의 향상에 기여한다.
도 7 및 8에 도시된 제1 실시예의 일정 표시 장치와 도 4에 도시된 종래의 실시예를 비교하면, 제1 실시예에서 소스 전극(43), 저장 커패시턴스 전극(33) 및 화소 전극(31) 사이의 접속은 배선(53) 및 1개 도전성 관통홀(33)에 의해서 구성된다. 반면, 종래의 예에서, 소스 전극(143) 및 화소 전극(131) 사이의 접속은 도전성 관통홀(135)에 의해 이루어지고 화소 전극(131) 및 저장 커패시턴스 전극(151) 사이의 접속은 도전성 관통홀(136)에 의해 이루어지고, 이는 2개 도전성 관통홀(135 및 136)이 화소 영역에 형성됨을 의미한다. 여기서, 1개 도전성 관통홀(33)의 면적 및 배선(53)의 면적의 비교에서 화소 영역의 해상도가 증가함에 따라 배선(53)은 면적을 줄이기 위하여 길이와 넓이 양자를 줄일 수 있는 반면, 도전성 관통홀(33)의 면적 감소는 동작 정밀도 때문에 전술된 한계를 가진다. 따라서, 고 해상도 액정 표시 장치를 위하여, 배선(53) 및 1개 도전성 관통홀(33)의 결합을 갖는 제1 실시예는 개구율의 큰 향상을 제공한다.
제1 실시예의 액정 표시 장치와 도 5 및 6에 도시된 종래 예를 비교하면, 제1 실시예에서, 데이터 배선(20a) 및 드레인 전극(42)는 동일한 금속막으로 일체로 형성되고, 또한 저장 커패시턴스 전극(51) 및 소스 전극(42)은 동일한 금속막으로된 배선(53)으로 일체로 형성된다. 반면에, 전술된 종래의 예에서 드레인 전극(242) 및 소스 전극(243)은 n+형 비결정성 실리콘막으로 이루어지고, 드레인 전극(242)과 접촉된 데이터 배선은 ITO막(221)이다. 더욱이, 소스 전극(243)과 접촉된 배선(253) 및 저장 커패시턴스 전극(251)은 또한 ITO 막으로 구성된다.
제1 실시예에서, 소스 전극(43), 배선(53), 및 저장 커패시턴스 전극(51)은 물론 데이터 배선(20a) 및 드레인 전극(42)은 동일한 금속막으로 일체로 형성되고, 그러므로 1개 패터닝 공정 내에서 함께 형성될 수 있다. 이는 저장 커패시턴스 전극(51)을 형성하는데 부가적인 공정이 없음을 의미한다. 게다가, 데이터 배선(20a)과 드레인 전극(42) 사이 및 소스 전극(43), 배선(53), 및 저장 커패시턴스 전극(51) 사이의 접합부가 없기 때문에 종래의 n+형 비결정성 실리콘막과 ITO 막 사이에 존재하는 이러한 높은 콘택 저항이 제거됨으로써, 충전 지연이 일어나지 않는다. 또한, 대표적인 금속막은 ITO 등 보다 동작 정밀도가 상당히 양호하다. 그러므로, 저장 커패시턴스 전극(51)은 패턴 정밀도가 높고 저장 커패시턴스 변화가 낮게 억제된다. 게다가, 제1 실시예에서 높은 패턴 정밀도는 또한 전압 변화와 휘도 변화를 억제한다.
예를들어, 제1 실시예의 금속막으로 형성된 저장 커패시턴스 전극 및 ITO 막으로 형성된 종래의 저장 커패시턴스 전극을 다양하게 테스트하여 다음의 결과를 얻었다.
실시예 1 ITO를 사용한 종래 예
커패시턴스 변화 ±9.4 % ±18.9 %
쓰기 전압 변화 ±0.14 V ±0.29 V
휘도 (하프톤(halftone)) 변화 ±9.6 % ±21.0 %
이는 금속막의 사용이 패턴 정밀도를 향상시킴을 명확히 나타낸다.
더욱이, 제1 실시예의 액정 표시 장치에서 TFT 부(40)는 밴드 형태 데이터 배선(20a) 에 포함된 드레인 전극(42)을 갖는다. 또한 화소 전극(31)은 어드레스 배선(10a, 10b), 데이터 배선(20a, 20b), 및 TFT 부(40)를 둘러싸는 각 가장자리와 겹치고, 가장자리에서 TFT 부(40)는 빛 리키지를 막는다. 이들 배열은 개구율을 더욱 향상시킨다.
제1 실시예의 액정 표시 장치는 다음의 단계로 제조될 수 있다. 여기서, 설명은 화소 영역의 형성에 제한된다. 도 9a 내지 도 9g는 제1 실시예의 액정 표시 장치의 제조 방법 단계의 순서를 도시하는 단면도이다.
처음에, 도 9a에 도시된 바와 같이 Cr 또는 다른 금속이 유리로 된 절연 기판(1) 상에 배치되어 예를들어 100-400 ㎚ 두께를 갖는 어드레스 배선(10a, 10b, …)을 서로 병렬로 형성한다. 게이트(41)가 TFT 부(40)로 연장되고 공통 전극(52)이 각각 화소 영역(P1, P2, …) 내의 저장 커패시턴스부(50)로 연장되도록 각 어드레스 배선(10a, 10b, …)은 패터닝된다.
다음, 도 9b에 도시된 바와 같이, 예를들어 실리콘 질화막으로 구성된 게이트 절연막(2)은 어드레스 배선(10a, …)이 형성되는 절연 기판(1)의 전체 표면 상에 형성된다. 이어서, 도 9c에 도시된 바와 같이, 채널층이 되는 300 nm 두께의 고유 비결정성 실리콘막(44)은 게이트 절연막(2)을 끼고 게이트(41) 위에 형성된다. 또한, 콘택층이 되는 50 nm 두께의 n+형 비결정성 실리콘막(45)은 그 위에 형성된다. 그 후, 도면이 생략된 패터닝으로 채널층(44) 및 콘택층(450을 형성하게 된다.
다음, 도 9d에 도시된 바와 같이 어드레스 배선(10a, 10b, …)과 교차하는 복수개의 데이터 배선(20a, 20b, …)이 게이트 절연막(2) 상에 서로 병렬로 형성된다. 데이터 배선(20a, 20b, …)은 밴드 형태으로 형성된다. 측면부가 채널층(44) 및 콘택층(45)으로 일부가 덮히도록 이들 밴드 형태 데이터 배선(20a, 20b, …)은 배열된다. 따라서, 데이터 배선(20a, 20b, …)은 채널층(44) 및 콘택층(45)을 덮는 부분에서 TFT 부(40)의 드레인 전극(42)으로 구성된다.
데이터 배선(20a, 20b, …)을 형성하는 동안, 같은 패터닝 공정은 또한 각각 소스 전극(43), 배선(53), 및 저장 커패시턴스 전극(51)을 포함하는 회로를 형성한다. 예를 들어 100-400 nm의 두께를 갖도록 어드레스 배선(10a, 10b, …)을 구성하는 동일한 금속을 사용하여 이들 회로 및 데이터 배선(20a, 20b, …)이 형성된다.
다음, 도 9e에 도시된 바와 같이 전체 화소 영역(P1)은 예를들어 100-200 nm의 두께를 갖는 실리콘 질화막으로 된 제1 상부 절연막(3)으로 덮힌다. 더욱이, 도 9e에 도시된 바와 같이 예를들어 2.0- 4.5 ㎛의 두께를 갖는 감광성 아크릴 레진 레지스트 막으로 구성된 제2 상부 절연막(4)은 제1 상부 절연막(3) 상에 형성된다. 여기서, 저장 커패시턴스 전극(51) 상에 일부에 관통홀(34)를 형성하도록 레지스트막은 패턴 노광 및 현상된다. 그 후, 레지스트 막 패턴(나타나지 않음)을 마스크로 사용하여 습식 에칭 또는 건식 에칭이 수행되어 저장 커패시턴스 전극(51)에 도달하는 관통홀(35)는 제1 상부 절연막(3) 내의 일부에 형성된다. 부수적으로, 레지스트막 패턴이 항상 필요한 것은 아니다. 예를들어, 감광성 아크릴 레진을 마스크로 사용하여 습식 에칭 또는 건식 에칭이 수행될 수 있다.
다음 도 9g에 도시된 바와 같이 예를들어 40-100 nm의 두께를 갖는 ITO 막으로 구성된 화소 전극(31)은 제2 상부 절연막(4) 상에 형성된다. 이 ITO 막은 또한 관통홀(34 및 35)의 벽 상에 형성되어, 관통홀(34 및 35)은 저장 커패시턴스 전극(51)에 도달하는 도전성 관통홀(33)을 만든다.
앞서의 단계를 통해 제1 실시예의 화소 영역(P1)이 형성된다.
이들 제조 방법에 따라 데이터 데이터 배선(20a, 20b, …), TFT 부(40)내의 드레인 및 소스 전극(42, 43) 및 동일한 금속막을 사용하여 소스 전극(43)에서 일체로 연장된 저장 커패시턴스 전극(51)은 1개 패터닝 내에 함께 형성될 수 있다. 이는 저장 커패시턴스 전극을 형성하는 부가적인 패터닝의 필요를 제거한다. 또한, 이는 소스 전극(43)을 구성하는 동일한 금속으로 형성되므로, 저장 커패시턴스 전극(51)은 양호한 동작 정밀도, 적은 결점, 작은 저장 커패시턴스 변화 및 고 제품 수율을 가진다.
도 10은 제1 실시예의 변형 예를 도시하는 단면도이다. 도 1내지 도3에 도시된 제1 실시예에서, TFT 어레이 기판은 붙박이 색 필터 또는 블랙 매트릭스를 가지지 않고, 카운터 기판 측면 상에 색 필터 및 블랙 매트릭스가 배열된다. 그럼에도 불구하고, 도 10에 도시된 바와 같이 색 필터(6) 및 블랙 매트릭스(7)는 TFT 어레이 기판 측면에 일체화 되어 TFT 상에 소위 컬러 필터(TFT 상의(F))를 구성할 수 있다. 이 TFT 어레이 기판에서, 색 필터(6)는 제1 상부 절연막(3)과 제2 상부 절연막(4) 사이에서 화소 전극 영역 아래에 개재된다. 블랙 매트릭스(7)는 또한 제1 상부 절연막(3)과 제2 상부 절연막(4) 사이에 개재되어 TFT 채널 영역 내에 빛 차폐를 제공한다. 안료를 포함하는 투명 레진으로 구성된 이들 색 필터(6) 및 블랙 매트릭스(7)는 도전성 관통홀(33)을 형성하는 영역 상에 배열되어서는 안된다. 도 10에는, 저장 커패시턴스 전극 및 공통 전극이 도시되어 있지 않다. 그러나, 저장 커패시턴스 전극 및 공통 전극은 도 12에 도시된 바와 같이 구성될 수 있다.
(실시예 2)
도 11은 본 발명의 제2 실시예에 따른 액정 표시 장치의 TFT 어레이 기판 상의 1개 화소 영역(P1)을 도시한 평면도이다. 도 12는 도 11의 B-B 라인을 따라 절취한 단면도이다. 도 11에서 화소 전극(31)은 이중 대시 체인 라인으로 도시된다.
도 11 및 12에 도시된 제2 실시예의 액정 표시 장치는 저장 커패시턴스 전극(51)과 공통 전극(54)의 사이에서 공정 중 결함에 의해 생산될 수 있는 리키지를 막고자 한다. 이 액정 표시 장치는 저장 커패시턴스부(50)의 구성을 제외하고는 제1 실시예와 동일하다. 그러므로, 저장 커패시턴스부(50)의 구성만 주로 설명된다.
도 11 및 12에서, 이 저장 커패시턴스부(50)는 공통 전극(54) 및 저장 커패시턴스 전극(51)을 포함한다. 공통 전극(54)은 인접한 화소 영역(P2)의 어드레스 배선(11b)에서 화소 영역(P1)으로 연장된다. 저장 커패시턴스 전극(51)은 공통 전극(54)으로 게이트 절연막(2)를 개재하여 그들사이에 커패시턴스를 저장한다. 이 저장 커패시턴스 전극(51)은 동일한 금속막을 사용하여 배선(53)을 통하여 TFT 부(40)의 소스 전극(43)으로 일체로 형성된다. 이 저장 커패시턴스 전극(51)은 또한 상부 절연막(5)을 관통하는 도전성 관통홀(33)을 통하여 화소 전극(31)에 접속된다.
노치(55)는 공통 전극(54) 내에 형성된다. 이 노치(55)는 도전성 관통홀(33)의 평면 투영이 공통 전극(54)와 중첩되는 것을 막도록 형성된다. 제조 중의 저장 커패시턴스 전극(51)이 관통홀(33) 내의 노광된 부분에서 결손되고 상부 절연막(5)이 후에 에칭되어 관통홀을 형성한다면, 관통홀(33)은 게이트 절연막(2) 아래에 도달할 수 있다. 그럼에도 불구하고, 공통 전극(54) 및 어드레스 배선(11b)이 아래에 없기 때문에 저장 커패시턴스부(50) 및 공통 전극(54)이 ITO 막을 통하여 서로 접속되어 리키지를 일으킬 가능성을 제거시킨다.
제2 실시예의 제조 방법은 공통 전극(54)의 형태가 노치(55)를 형성하도록 바뀐 것을 제외하고는 실질적으로 제1 실시예와 동일하다. 따라서, 그의 설명은 여기서 생략된다.
(실시예 3)
도 13은 본 발명의 제3 실시예에 따른 액정 표시 장치의 TFT 어레이 기판 상의 1개 화소 영역(P1)을 도시하는 평면도이다. 도 14는 도 13의 C-C 라인을 따라 절취한 단면도이다. 도 13에서, 화소 전극(31)은 이중 대시 라인으로 도시된다.
이 제3 실시예는 저장 커패시턴스 전극(51) 및 공통 전극(54)의 사이에서 공정 중 결함에 의해 발생할 수 있는 리키지를 막기 위한 것이다. 제2 실시예와 비교하여, 제3 실시예는 개구율 향상과 커패시턴스 증가 사이의 일관성을 의도한다.
제3 실시예에서, 에칭 보호층(56)은 저장 커패시턴스 전극(51)과 게이트 절연막(2) 사이에 개재된다.
도 13 및 14에서, 제3 실시예의 액정 표시 장치는 투명한 유리로 된 절연 기판(1) 상에 서로 병렬로 배열된 어드레스 배선(10a 및 10b)을 포함한다. 예를들어 실리콘 질화막으로 구성된 게이트 절연막(2)이 그 위에 형성된다. 밴드 형태 데이터 배선(20a 및 20b)은 어드레스 배선(10a 및 10b)과 교차하도록 서로 병렬로 그위에 배열된다. 어드레스 배선(10a 및 10b) 및 데이터 배선(20a 및 20b)으로 둘러싸인 영역은 1개 화소 영역(P1)을 만든다. 다른 화소 영역(P2)은 이 화소 영역(P1) 옆에 유사하게 형성된다.
예를들어 실리콘 질화막으로 구성된 제1 상부 절연막(3) 및 감광성 아크릴 레진으로 그 위에 구성된 제2 상부 절연막(4)은 데이터 배선(20a 및 20b)이 형성된 층 상에 형성된다. 이 제2 상부 절연막(4) 상에 ITO로된 화소 전극(31)이 형성된다.
TFT 부(40)는 고유 비결정성 실리콘막(44)로 구성된 채널층 및 n+형 비결정성 실리콘막(45)로 구성된 콘택층을 갖는다. 이 비결정성 실리콘막(44)은 게이트 절연막(2)을 끼고 어드레스 배선(10a)에서 연장된 게이트(41)에 반대로 형성된다. 비결정성 실리콘막(45)은 그 위에 형성된다. 밴드 형태 데이터 배선(20a)은 측면부가 비결정성 실리콘막(44 및 45)이 부분적으로 덮어 TFT 부(40)의 드레인 전극(42)을 형성하도록 배열된다.
저장 커패시턴스부(50)는 공통 전극(52) 및 에칭 보호층(56)을 포함한다. 공통 전극(52)은 인접한 화소 영역(P2)의 어드레스 배선(10b)에서 화소 영역(P1)으로 연장된다. 고유 비결정성 실리콘막(44) 및 n+형 비결정성 실리콘막(45)으로 차례로 구성된 에칭 보호층(56)은 게이트 절연막(2)을 끼고 공통 전극에 반대로 형성된다. 저장 커패시턴스 전극(51)은 그 위에 형성된다. 이 저장 커패시턴스 전극(51)은 동일한 금속막을 사용하여 배선(53)을 통하여 TFT 부(40)의 소스 전극(43)으로 일체로 형성된다. 저장 커패시턴스 전극(51)은 또한 상부 절연막(5)을 관통하는 도전성 관통홀(33)을 통하여 화소 전극(31)에 접속된다.
에칭 보호층(56)은 도전성 관통홀(33)의 평면 투영이 그 안에서 이루어지는 모양과 크기를 가진다.
제3 실시예의 액정 표시 장치에서, 저장 커패시턴스 전극(51)이 공정 중 결함을 생성할지라도, 상부 절연막(5)이 다음 단계에서 에칭되어 관통홀을 형성할 때 비결정성 실리콘막(44 및 45)이 에칭 보호층(56)으로 기능한다. 이는 게이트 절연막(2)의 에칭을 막음으로써, 저장 커패시턴스 전극(51)과 공통 전극(52)의 사이의 리키지를 막는다. 제3 실시예의 구성에 따라, 공통 전극(52)의 위에 관통홀을 형성하는 것이 가능하다. 이는 제2 실시예와 비교하여 개구율의 향상과 커패시턴스의 증가 사이의 더 나은 일관성을 제공한다.
도 15a 내지 15g는 제3 실시예의 액정 표시 장치의 제조 방법 단계의 순서를 도시하는 단면도이다. 처음에, 도 15a에 도시된 바와 같이 예를들어 100-400 nm의 두께를 갖는 어드레스 배선(10a, 10b, …)을 형성하도록 금속은 유리로 된 절연 기판(1) 상에 놓인다. 게이트(41)는 TFT 부(40)로 연장되고 공통 전극(52)은 각 화소 영역(P1, P2, …) 내의 저장 커패시턴스 부(50)로 연장되도록 각 어드레스 배선(10a, 10b, …)이 패터닝된다.
다음, 도 15b에 도시된 바와 같이 예를들어 실리콘 질화막으로 구성된 게이트 절연막(2)은 어드레스 배선(10a, …)이 형성되는 절연 기판(1)의 전체 표면 상에 형성된다.
그 후, 도 15c에 도시된 바와 같이 TFT 채널층을 형성하는 고유 비결정성 실리콘막(44) 및 그 위에 콘택 막을 형성하는 n+형 비결정성 실리콘막(45)은 게이트 절연막(2)을 끼고 게이트(41)에 반대로 연속적으로 형성된다. 그동안, 각각 고유 비결정성 실리콘막(44) 및 n+형 비결정성 실리콘막(45)으로 구성된 에칭 보호 층(56)을 게이트 절연막(2)을 끼고 공통 전극(52)과 반대 부분에 또한 연속적으로 형성한다.
그 후, 도면은 생략되었지만 TFT 부(40)의 고유 비결정성 실리콘 필름(44) 및 n+형 비결정성 실리콘막(45)은 채널층(44) 및 콘택층(45) 형태로 패터닝된다.
다음, 도 15d에 도시된 바와 같이 어드레스 배선(10a, 10b, …)과 교차하는 복수개의 데이터 배선(20a, 20b, …)은 어드레스 배선(10a, 10b, …)을 구성하는 동일한 금속으로 게이트 절연막(2) 상에 서로 병렬로 형성된다. 데이터 배선(20a, 20b, …)은 밴드 형태로 형성된다. 측면 부분은 채널층(44) 및 콘택층(45)의 일부에 덮히도록 이들 밴드 형태 데이터 배선(20a, 20b, …)은 배열된다. 따라서, 데이터 배선(20a, 20b, …)은 채널 층(44) 및 콘택 층(45)을 덮는 부분에서 TFT 부(40)의 드레인 전극(42)을 형성한다.
데이터 배선(20a, 20b, …)을 형성하는 동안, 동일한 패터닝 공정은 또한 어드레스 배선(10a, 10b, …)을 구성하는 동일한 금속으로 각각 소스 전극(43), 배선(53), 및 저장 커패시턴스 전극(51)을 포함하는 회로를 형성한다.
다음, 도 15e에 도시된 바와 같이 전체 화소 영역(P1)은 예를들어 실리콘 질화막으로 된 제1 상부 절연막(3)으로 덮힌다. 또한, 도 15f에 도시된 바와 같이 예를들어 감광성 아크릴 레진으로 된 제2 상부 절연막(4)은 제1 상부 절연막(3) 상에 형성된다. 여기서, 레지스트 막은 패턴 노광 및 현상되어 저장 커패시턴스 전극(51) 상에 관통홀(34)을 형성한다. 그 후, 레지스트 막 패턴(나타나지 않음)을 마스크로 사용하여 습식 에칭 또는 건식 에칭이 수행되어, 저장 커패시턴스 전극(51)에 도달하도록 관통홀(35)을 형성한다.
다음, 도 15g에 도시된 바와 같이 예를들어 ITO 막으로 구성된 화소 전극(31)은 제2 상부 절연막(4) 상에 형성된다. 이 ITO 막은 또한 관통홀(34 및 35)의 벽 상에 형성되어, 저장 커패시턴스 전극(51)에 도달하는 도전성 관통홀(33)을 만든다.
앞서의 단계를 통해, 제3 실시예의 화소 영역(P1)이 형성된다. 이 제조 방법에 따라, TFT 부(40)에 채널층 및 콘택층을 형성하는 동안 동일한 비결정성 실리콘 막(44, 45)을 사용하여 동일한 패터닝에서 에칭 보호층(56)을 형성할 수 있다. 그러므로, 에칭 보호층(56)을 형성하는 부가적인 단계를 요구하지 않는다.
(실시예 4)
도 16은 본 발명의 제4 실시예에 따른 액정 표시 장치의 TFT 어레이 기판 상의 1개 화소 영역(P1)을 도시하는 평면도이다. 도 16에서, 화소 전극(31)은 이중 대시 체인 라인으로 도시된다.
이 제4 실시예는 저장 커패시턴스 전극을 위한 카운터 전극을 형성하도록 보조 커패시턴스 공통 배선이 어드레스 배선에 독립적으로 형성된다. 도 16에 도시된 바와 같이, 이 액정 표시 장치는 절연 기판 상에 형성된 어드레스 배선(12a 및 12b)을 갖고, 보조 커패시턴스 공통 배선(13)은 어드레스 배선(12a 및 12b)과 병렬로 화소 영역(P1)을 통해 형성된다. 밴드 형태 데이터 배선(20a 및 20b)은 어드레스 배선(12a 및 12b)와 교차하도록 게이트 절연막을 끼고 이 층 위에 형성된다. TFT 부(40)는 어드레스 배선(12a)에서 연장된 게이트(41), 밴드 형태 데이터 배선(20a)의 일부 상에 형성된 드레인 전극(42) 및 소스 전극(43)으로 구성된다. 이 소스 전극(43)에서 저장 커패시턴스 전극(59)은 배선(58)을 통하여 연장된다. 저장 커패시턴스 전극(59)은 게이트 절연막을 끼고 보조 커패시턴스 공통 배선(13)에 반대인 부분에서 동일한 금속막을 사용하여 소스 전극(43) 및 배선(58)으로 일체로 형성된다. 화소 영역(P1)에서 액정에 전위를 인가하는 투명한 도전막으로 구성된 화소 전극(31)은 상부 절연막을 끼고 그 위에 형성된다. 이 화소 전극(31)은 상부 절연막 내에 형성된 도전성 관통홀(36)을 통하여 저장 커패시턴스 전극(59)에 접속된다.
일반적으로, 화소 영역(P1)이 인접한 어드레스 배선(10b)을 저장 커패시턴스 부(50)의 일정한 전위 측면 전극으로 활용할 때, 화소 영역(P1)의 저장 커패시턴스 부(50)는 어드레스 배선(10b)이 고쳐 쓰기 신호를 화소 영역(P2)에 인가하도록 구동될 때의 커패시턴스로 변한다. 반면에, 이 제4 실시예의 액정 표시 장치에서 화소 영역(P1)은 저장 커패시턴스 전극(59)과 전위 변화로부터 자유로운 보조 커패시턴스 공통 전극(13) 사이의 커패시턴스를 저장한다. 그러므로, 인접한 화소 영역의 어드레스 배선(12b)이 카운터 전극으로 사용되는 경우와 비교할 때, 액정에 인가되는 전압은 보다 균일한 표시 이미지를 위하여 안정화된다.
(실시예 5)
도 17은 본 발명의 제5 실시예에 따른 액정 표시 장치의 TFT 어레이 기판 상의 1개 화소 영역(P1)을 도시하는 평면도이다. 도 17에서, 화소 전극(31)은 이중 대시 체인 라인으로 도시된다.
제 4 실시예의 처음에서 설명된 액정 표시 장치가 40 ㎛ x 120 ㎛의 크기의 화소 영역을 갖는 고 해상도 액정 표시 장치로 활용될 때, 종래의 액정 표시 장치(100 ㎛ x 300 ㎛ 내외) 보다 화소 크기가 극도로 작기 때문에 액정 능력 및 저장 능력 양자는 대략 1/3-1/4 까지 감소한다. 이는 보유 커패시턴스가 너무 낮기 때문에 콘트라스트가 낮고 깜빡이는 등 화면 표시가 나빠질 수 있음을 의미한다. 더 높은 저장 커패시턴스는 이 문제를 억제하는데 효과적이다. 이 문제를 해결하기 위하여, 도 17에 도시된 제5 실시예의 액정 표시 장치는 개구율을 낮추지 않고 고 해상도 액정 표시 장치 적용에서도 저장 커패시턴스를 증가시킬 것이다. 이 액정 표시 장치는 저장 커패시턴스부(50)의 구성을 제외하고는 제1 실시예와 동일하다. 그러므로, 저장 커패시턴스 부(50)의 구성을 주로 설명할 것이다.
화소 영역(P1)은 저장 커패시턴스부(50)를 포함한다. 이 저장 커패시턴스 부(50)는 공통 전극(52) 및 저장 커패시턴스 전극(51)을 포함한다. 공통 전극(52)은 인접한 화소 영역(P2)의 어드레스 배선(10b)에서 화소 영역(P1)으로 연장된다. 커패시턴스 정극(51)은 게이트 절연막(2)을 개재하여 공통 전극(52) 사이에 커패시턴스를 저장한다. 이 저장 커패시턴스 전극(51)은 동일한 금속막으로 배선(53)을 통하여 TFT 부(40) 내에 소스 전극(43)으로 일체로 형성된다. 저장 커패시턴스 전극(51)은 또한 상부 절연막(5)을 관통하는 관통홀(33)을 통하여 화소 전극(31)에 접속된다. 여기서, 공통 전극(52)은 배선(53)과 병렬로 연장되고, 공통 전극(52)은 저장 커패시턴스 전극(51)과 중첩될 뿐만 아니라 더 높은 저장 커패시턴스를 위하여 배선(53)과 대부분 중첩된다. 배선(53) 상에서 중첩되는 공통 전극(52)의 부분은 배선(53)의 것보다 큰 폭을 갖는다.
본 실시예의 저장 커패시턴스부(50)는 도 8에 도시된 저장 커패시턴스부에 비해 더 높은 저장 커패시턴스를 갖는다.
도 18은 본 발명의 제5 실시예의 한 예에 따른 액정 표시 장치의 TFT 어레이 기판 상의 1개 화소 영역(P1)을 도시하는 평면도이다. 이 예에서, 배선(53)의 폭은 상기 배선(53)과 중첩되는 공통 전극(52) 부분의 폭보다 크다. 또한, 이 예의저장 커패시턴스부(50)는 도 8에 도시된 저장 커패시턴스부에 비해 더 높은 저장 커패시턴스를 갖는다.
도 19는 본 발명의 제5 실시예의 다른 예에 따른 액정 표시 장치의 TFT 기판 상의 1개 화소 영역(P1)을 도시하는 단면도이다. 도 20은 도 19의 D-D 라인을 따라 절취한 단면도이다. 도 21은 도 19의 E-E 라인을 따라 절취한 단면도이다.
도 19에 도시된 제5 실시예의 액정 표시 장치는 고 해상도 액정 표시 장치 적용에서도 개구율을 낮추지 않고 저장 커패시턴스를 증가시키기 위한 것이다. 이 액정 표시 장치는 저장 커패시턴스(50)의 구성을 제외하고는 제1 실시예와 동일하다. 그러므로, 저장 커패시턴스부(50)의 구성을 주로 설명될 것이다.
화소 영역(P1)은 저장 커패시턴스부(50)를 포함한다. 이 저장 커패시턴스부(50)는 공통 전극(52)과 저장 커패시턴스 전극(51)을 포함한다. 공통 전극(52)은 인접한 화소 영역(P2)의 어드레스 배선(10b)에서 화소 영역(P1)으로 연장된다. 저장 커패시턴스 전극(51)은 게이트 절연막(2)을 개재하여 공통 전극(52)과의 사이에 커패시턴스를 저장한다. 이 저장 커패시턴스 전극(51)은 동일한 금속막으로 배선(53)을 통하여 TFT 부(40)내의 소스 전극(43)과 일체로 형성된다. 또한, 저장 커패시턴스 전극(51)은 상부 절연막(5)을 관통하는 관통홀(33)을 통하여 화소 전극(31)에 접속된다. 공통 전극(52)은 배선(53)과 병렬로 연장되고 공통 전극(52)은 저장 커패시턴스 전극(51)과 중첩될 뿐만 아니라 더 높은 저장 커패시턴스를 위하여 배선(53)과 대부분 중첩된다. 배선(53) 상에 중첩되는 공통 전극(52)의 부분은 배선의 중첩 부분과 동일한 폭을 갖는다.
도 20 및 21은 각각 도 17의 D-D 및 E-E 라인에서 공통 전극(52)와 배선(53)의 중첩 부분의 단면도이다. 배선(53)의 절반 부분(A)에서 공통 전극(52)은 배선(53)에서 왼쪽 방향으로 ΔX ㎛ 만큼 옮겨진다. 반면에, 배선(53)의 절반 부분(B)에서 공통 전극(52)은 배선(53)에서 오른쪽 방향으로 ΔX ㎛ 만큼 옮겨진다.
공통 전극(52)과 배선(53)은 노광 시스템에서 발생하는 공통 전극(52)과 배선(53) 사이의 정열 편차를 고려하여 전술된 바와 같이 중첩되지 않은 형태로 구성된다. 전술된 고 해상도 액정 표시 장치에서, 저장 커패시턴스는 보유 커패시턴스(저장 커패시턴스와 액정 커패시턴스의 합)의 대부분을 차지한다. 그러므로, 저장 커패시턴스의 변화는 쉽게 깜박거림에 기인하는 평면 변화를 포함하는 나쁜 화면 표시를 일으킨다.
일반적으로, 노광 시스템은 1.5-2 ㎛ 크기의 3σ정열 정확도를 가지고, 그러므로 공통 전극(52)은 배선(53)보다 정열 정확도에 상응하는 ΔX 양 만큼 크게 구성되어야 한다. 여기서, 공통 전극(52)은 양쪽 측면에서 개구율을 저하를 증가시킬 수 있는 ΔX 만큼 넓어질 수 있다. 따라서, 본 실시예는 개구율의 저하를 억제하도록 전술된 공통 전극(52)의 구성을 적용한다. 물론, 본 실시예에서 공통 전극(52)에 주어진 것과 동일한 구성이 배선(53)에 적용되어 동일한 효과를 얻을 수 있다.
본 발명의 바람직한 실시예에 대한 본 고찰이 설명되었지만, 다양한 변형이 가능함을 추측할 수 있으며, 첨부된 청구 범위는 발명의 참뜻과 범위 내에서 모든 이러한 변형을 포함함을 의미한다.
본 발명의 액정 표시 장치는 커패시턴스 전극 및 화소 전극이 상부 절연막을 관통하는 도전성 관통홀에 의해 접속되고, 각 커패시턴스 전극과 소스 전극이 동일한 금속막으로 일체로 형성된다. 1개 도전성 관통홀 만으로 각 화소 전극 영역 내의 회로 구성이 가능하고, 2개의 도전성 관통홀을 필요로 하는 종래의 화소 구성과 비교하여 개구율이 향상된다. 저장 커패시턴스 전극 및 소스 전극이 1개 패터닝 공정에서 형성되어 액정 표시 장치의 제조 공정이 단순화되고 저 비용 제조가 가능하게 된다. 이러한 저장 커패시턴스 전극 및 소스 전극의 동일한 금속막을 사용하는 일체의 형성은 전극 간의 콘택 저항의 형성을 막아 충전 지연을 억제한다. 또한, 금속막의 정밀도 실행 가능성은 저장 커패시턴스 전극의 패턴 정밀도를 강화하여 결점과 커패시턴스 변화를 억제한다. 더욱이, TFT 부 내의 n+형 비결정성 실리콘막과 금속막이 직접 접속되어 그들 사이의 접촉 저항을 낮게 억제하여, 충전 시간이 단축되고 안정한 화상을 얻을 수 있게 된다.

Claims (15)

  1. 액정 표시 장치에 있어서,
    절연 기판;
    상기 절연 기판 상에 형성된 복수개의 어드레스 배선;
    상기 어드레스 배선 상에 형성된 게이트 절연막;
    상기 게이트 절연막을 끼고 상기 어드레스 배선과 교차하도록 형성되는 복수개의 데이터 배선;
    상기 데이터 배선 상에 형성된 상부 절연막;
    상기 어드레스 배선과 상기 데이터 배선으로 둘러싸인 각 화소 영역 내에서 상기 상부 절연막 상에 형성되고, 각 화소 영역 내의 액정에 전위를 인가하는 투명한 도전막으로 구성된 화소 전극;
    상기 각 화소 영역에 배열되고, 상기 어드레스 배선과, 하나의 전극이 상기 데이터 배선에 접속되어 있는 한쌍의 전극에 접속되어 있는 게이트를 가지며, 그들의 게이트에 인가된 신호에 의해서 상기 데이터 배선에 접속된 전극과 다른 전극 사이를 선택적으로 접속하는 박막 트랜지스터부;
    상기 각 화소 영역 내에 배치되고, 인접한 화소 영역의 상기 어드레스 배선에 접속된 공통 전극 또는 상기 절연 기판 상에 형성된 상기 각 화소 영역을 통과하는 보조 커패시턴스 공통 배선 사이에 커패시턴스를 저장하는 저장 커패시턴스 전극;
    상기 저장 커패시턴스 전극 및 상기 박막 트랜지스터부의 상기 다른 전극을 접속하는 배선; 및
    상기 저장 커패시턴스 전극 상에 형성되고 상기 저장 커패시턴스 전극 및 상기 화소 전극을 접속하는 도전성 관통홀을 포함하며,
    상기 저장 커패시턴스 전극과, 상기 배선, 상기 저장 커패시턴스 전극 및 상기 도전성 관통홀을 통해서 상기 화소 전극에 접속된 상기 박막 트랜지스터부의 다른 전극은 동일한 금속막으로 일체로 형성되는 것을 특징으로 하는 액정 표시 장치.
  2. 제1항에 있어서, 상기 공통 전극은 상기 저장 커패시턴스 전극과 중첩되도록 배열된 일부분 및 그들 사이에 상기 게이트 절연막을 끼고 상기 배선과 중첩되도록 배열된 일부분을 갖는 것을 특징으로 하는 액정 표시 장치.
  3. 제2항에 있어서, 상기 배선과 중첩되는 상기 공통 전극의 상기 일부분은 상기 배선괴 동일한 폭을 가지고, 상기 배선 및 상기 배선과 중첩되는 상기 공통 전극의 상기 일부분은 폭 방향에서 서로 중첩되지 않게 배열되는 것을 특징으로 하는 액정 표시 장치.
  4. 제1항에 있어서, 상기 도전성 관통홀에 접속된 상기 저장 커패시턴스 전극의 부분 및 상기 어드레스 배선 또는 상기 보조 커패시턴스 공통 배선은 상기 게이트 절연막을 따라 서로 중첩되지 않게 배열된 것을 특징으로 하는 액정 표시 장치.
  5. 제1항에 있어서, 에칭 보호층은 상기 게이트 절연막과 상기 도전성 관통홀에 접속된 상기 저장 커패시턴스 전극 부분 사이에 배열된 것을 특징으로 하는 액정 표시 장치.
  6. 제5항에 있어서, 상기 에칭 보호층은 각각비결정성 실리콘막으로 형성된 것을 특징으로 하는 액정 표시 장치.
  7. 제1항에 있어서, 상기 데이터 배선은 각각 일정한 넓이의 밴드와 같은 형태이고, 상기 박막 트랜지스터부의 상기 데이터 배선에 연결된 상기 전극은 상기 밴드 형태 데이터 배선 안쪽에 포함되도록 형성된 것을 특징으로 하는 액정 표시 장치.
  8. 제1항에 있어서, 상기 상부 절연막은 실리콘 질화막으로 된 제1 상부 절연막 및 유기막으로 된 제2 상부 절연막으로 구성된 이중층 구조를 갖는 것을 특징으로 하는 액정 표시 장치.
  9. 제8항에 있어서, 색 필터 또는 블랙 매트릭스는 상기 제1 상부 절연막과 상기 제2 상부 절연막 사이에 배열된 것을 특징으로 하는 액정 표시 장치.
  10. 액정 표시 장치를 제조하는 방법에 있어서,
    절연 기판 상의 복수개의 어드레스 배선 및 각각의 화소 영역 내에 상기 배선에서 연장된 게이트를 형성하는 단계;
    상기 어드레스 배선 및 상기 게이트 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에, 상기 어드레스 배선과 교차하여 상기 화소 영역을 형성하는 복수개의 데이터 배선을 형성하고, 각각 상기 화소 영역의 박막 트랜지스터부에서 상기 데이터 배선에서 연장된 전극 및 화소 전극에 접속된 전극, 및 전극으로부터 동일한 금속막으로 일체로 연장되어 상기 화소 전극에 접속되고, 인접한 화소 영역의 상기 어드레스 배선 사이에 커패시턴스를 저장하는 저장 커패시턴스 전극을 형성하는 단계;
    상기 데이터 배선, 상기 전극, 및 상기 저장 커패시턴스 전극 상에 상부 절연막을 형성하는 단계;
    상기 상부 절연막에 상기 저장 커패시턴스 전극에 도달하도록 관통홀을 형성하는 단계; 및
    상기 상부 절연막 상에 상기 화소 전극과 상기 저장 커패시턴스 전극 사이에 상기 관통홀을 통하여 접속되도록 상기 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
  11. 액정 표시 장치를 제조하는 방법에 있어서,
    절연 기판 상에 각각 화소 영역 내에 상기 어드레스 배선 및 보조 커패시턴스 공통 배선에서 연장된 게이트와 함께 복수개의 어드레스 배선을 형성하는 단계;
    상기 어드레스 배선, 상기 게이트, 및 상기 보조 커패시턴스 공통 배선 상에 게이트 절연막을 형성하는 단계;
    상기 게이트 절연막 상에, 상기 어드레스 배선과 교차하여 상기 화소 영역을 형성하는 복수개의 데이터 배선 및, 각각 상기 화소 영역의 박막 트랜지스터부 내의 상기 데이터 배선에서 연장된 드레인 전극 및 화소 전극에 접속된 소스 전극 및, 소스 전극에서 동일한 금속막으로 일체로 연장되고, 상기 보조 커패시턴스 공통 배선 사이의 커패시턴스를 저장하는 저장 커패시턴스 전극을 형성하는 단계;
    상기 데이터 배선, 상기 전극, 및 상기 저장 커패시턴스 전극 상에 상부 절연막을 형성하는 단계;
    상기 상부 절연막 내에 상기 저장 커패시턴스 전극에 도달하도록 관통홀을 형성하는 단계; 및
    상기 상부 절연막 상에 상기 관통홀을 통하여 상기 화소 전극과 상기 저장 커패시턴스 전극 사이에 접속되도록 상기 화소 전극을 형성하는 단계를 포함하는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
  12. 제10항에 있어서, 상기 게이트 절연막과 상기 저장 커패시턴스 전극 사이에 에칭 보호층을 형성하는 단계를 포함하는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
  13. 제11항에 있어서, 상기 게이트 절연막과 상기 저장 커패시턴스 전극의 사이에 에칭 보호층을 형성하는 단계를 포함하는 것을 특징으로 하는 액정 표시 장치의 제조 방법.
  14. 제12항에 있어서, 상기 에칭 보호층은 비결정성 실리콘막으로 형성되고 각각 비결정성 실리콘막으로 구성된 채널층 및 콘택층은 상기 박막 트랜지스터부 내의 상기 게이트 절연막 상에 형성된 것을 특징으로 하는 액정 표시 장치의 제조 방법.
  15. 제13항에 있어서, 상기 에칭 보호층은 비결정성 실리콘막으로 형성되고 각각 비결정성 실리콘막으로 구성된 채널층 및 콘택층은 상기 박막 트랜지스터부 내의 상기 게이트 절연막 상에 형성된 것을 특징으로 하는 액정 표시 장치의 제조 방법.
KR10-2000-0051438A 1999-09-01 2000-09-01 액정 표시 장치 및 그 제조 방법 KR100400421B1 (ko)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
JP24761699 1999-09-01
JP1999-247616 1999-09-01

Publications (2)

Publication Number Publication Date
KR20010030208A true KR20010030208A (ko) 2001-04-16
KR100400421B1 KR100400421B1 (ko) 2003-10-01

Family

ID=29561107

Family Applications (1)

Application Number Title Priority Date Filing Date
KR10-2000-0051438A KR100400421B1 (ko) 1999-09-01 2000-09-01 액정 표시 장치 및 그 제조 방법

Country Status (3)

Country Link
US (1) US6654073B1 (ko)
KR (1) KR100400421B1 (ko)
TW (1) TWI270730B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100815900B1 (ko) * 2001-12-20 2008-03-21 엘지.필립스 엘시디 주식회사 액정표시소자 및 그 제조방법

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100620847B1 (ko) * 2001-06-05 2006-09-13 엘지.필립스 엘시디 주식회사 액정표시장치의 어레이기판 및 그의 제조방법
US20040109119A1 (en) * 2002-12-05 2004-06-10 Hannstar Display Corporation In-plane switching liquid crystal display with high aperture ratio
JP2004226549A (ja) * 2003-01-21 2004-08-12 Hitachi Displays Ltd 液晶表示装置
KR101090246B1 (ko) * 2003-12-10 2011-12-06 삼성전자주식회사 박막 트랜지스터 표시판
US7834948B2 (en) * 2004-06-11 2010-11-16 Sharp Kabushiki Kaisha Active matrix substrate and liquid crystal display device
US7812893B2 (en) * 2004-11-17 2010-10-12 Sharp Kabushiki Kaisha Active matrix substrate where a portion of the storage capacitor wiring or the scanning signal line overlaps with the drain lead-out wiring connected to the drain electrode of a thin film transistor and display device having such an active matrix substrate
KR101456946B1 (ko) * 2008-01-10 2014-10-31 삼성디스플레이 주식회사 표시 기판 및 이의 제조 방법
JP5564331B2 (ja) 2009-05-29 2014-07-30 株式会社半導体エネルギー研究所 半導体装置の作製方法
JP2014021449A (ja) * 2012-07-23 2014-02-03 Panasonic Liquid Crystal Display Co Ltd 液晶表示装置、および液晶表示装置の製造方法
JP6124668B2 (ja) * 2013-04-26 2017-05-10 三菱電機株式会社 薄膜トランジスタ基板およびその製造方法
CN104020619B (zh) * 2014-06-10 2017-06-16 京东方科技集团股份有限公司 像素结构及显示装置
CN104460157B (zh) * 2014-12-19 2019-09-10 深圳市华星光电技术有限公司 阵列基板及显示装置
CN104503172A (zh) * 2014-12-19 2015-04-08 深圳市华星光电技术有限公司 阵列基板及显示装置
CN207082531U (zh) * 2017-08-21 2018-03-09 京东方科技集团股份有限公司 阵列基板及显示装置
JP6593416B2 (ja) * 2017-10-23 2019-10-23 セイコーエプソン株式会社 電気光学装置および電子機器

Family Cites Families (12)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH0444014A (ja) 1990-06-11 1992-02-13 Toshiba Corp アクティブマトリクス型液晶表示装置
JP2772405B2 (ja) 1990-11-22 1998-07-02 株式会社日立製作所 液晶表示装置
JP3240858B2 (ja) * 1994-10-19 2001-12-25 ソニー株式会社 カラー表示装置
JP2933879B2 (ja) 1995-08-11 1999-08-16 シャープ株式会社 透過型液晶表示装置およびその製造方法
KR970011972A (ko) * 1995-08-11 1997-03-29 쯔지 하루오 투과형 액정 표시 장치 및 그 제조 방법
JP3272212B2 (ja) * 1995-09-29 2002-04-08 シャープ株式会社 透過型液晶表示装置およびその製造方法
KR100247493B1 (ko) * 1996-10-18 2000-03-15 구본준, 론 위라하디락사 액티브매트릭스기판의 구조
CN1148600C (zh) * 1996-11-26 2004-05-05 三星电子株式会社 薄膜晶体管基片及其制造方法
JPH10268360A (ja) * 1997-03-26 1998-10-09 Semiconductor Energy Lab Co Ltd 表示装置
US5953088A (en) * 1997-12-25 1999-09-14 Kabushiki Kaisha Toshiba Liquid crystal display with shield electrodes arranged to alternately overlap adjacent pixel electrodes
JP2000002889A (ja) * 1998-06-16 2000-01-07 Mitsubishi Electric Corp 液晶表示装置
JP2000010119A (ja) * 1998-06-23 2000-01-14 Mitsubishi Electric Corp 液晶表示装置および該装置に用いるアレイ基板の製法

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100815900B1 (ko) * 2001-12-20 2008-03-21 엘지.필립스 엘시디 주식회사 액정표시소자 및 그 제조방법

Also Published As

Publication number Publication date
US6654073B1 (en) 2003-11-25
KR100400421B1 (ko) 2003-10-01
TWI270730B (en) 2007-01-11

Similar Documents

Publication Publication Date Title
US8035766B2 (en) Method of forming array substrate for LCD
US7295257B2 (en) Thin film transistor array panel for liquid crystal display and method of manufacturing the same
US5966190A (en) Array substrate for displaying device with capacitor lines having particular connections
JP5379824B2 (ja) 液晶表示装置用薄膜トランジスタ基板及びその製造方法
KR100400421B1 (ko) 액정 표시 장치 및 그 제조 방법
JP2003273365A (ja) 表示装置
US6326641B1 (en) Liquid crystal display device having a high aperture ratio
KR100838185B1 (ko) 어레이 기판 및 이를 이용한 액정 표시 장치와, 이의 제조방법
US6667777B2 (en) Liquid crystal display device and method for manufacturing the same
JPH10213812A (ja) アクティブマトリクス型液晶表示装置
US6476895B1 (en) Liquid crystal display
JP3555866B2 (ja) 液晶表示装置とその製造方法
KR20000017228A (ko) 액정 표시장치
JPH11295760A (ja) 表示装置用アレイ基板及びその製造方法
US7589030B2 (en) Liquid crystal display device and fabricating method thereof
JPH11119250A (ja) アクティブマトリクス型液晶表示装置およびその欠陥修正方法
KR100583313B1 (ko) 액정표시장치 및 그 제조 방법
KR100558716B1 (ko) 액정표시패널 및 그 제조 방법
KR100646172B1 (ko) 액정표시장치 및 그 제조 방법
JP2008032855A (ja) 液晶表示装置
US20060054889A1 (en) Thin film transistor array panel
JP3247084B2 (ja) アクティブ素子アレイ基板及びその製造方法
KR100694576B1 (ko) 액정 표시 장치용 어레이 기판 및 그의 제조 방법
KR100740934B1 (ko) 박막 트랜지스터 기판 및 그의 제조 방법
KR100558712B1 (ko) 박막 트랜지스터 어레이 기판 및 그 제조 방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
AMND Amendment
E601 Decision to refuse application
J201 Request for trial against refusal decision
N231 Notification of change of applicant
AMND Amendment
B701 Decision to grant
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20120907

Year of fee payment: 10

FPAY Annual fee payment

Payment date: 20130903

Year of fee payment: 11

FPAY Annual fee payment

Payment date: 20140901

Year of fee payment: 12

FPAY Annual fee payment

Payment date: 20150827

Year of fee payment: 13

FPAY Annual fee payment

Payment date: 20160826

Year of fee payment: 14

FPAY Annual fee payment

Payment date: 20170822

Year of fee payment: 15

FPAY Annual fee payment

Payment date: 20180822

Year of fee payment: 16

FPAY Annual fee payment

Payment date: 20190821

Year of fee payment: 17