KR20010029985A - 메모리 액세스 방법 및 시스템 - Google Patents

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Abstract

본 발명은 메모리 액세스 대기 기간 및 메모리 인터페이스의 복잡성에 기인한 데이터 전송 효율의 열화 문제점을 해결하는 메모리 액세스 방법 및 시스템을 제공한다. 상기 시스템은 클럭에 동기하여 어드레스를 판독하는 어드레스 버퍼; 버스트 길이의 어드레스를 생성하는 버스트 카운터; 로우 어드레스를 래치함으로써 타이밍 조정을 행하는 로우 어드레스 레지스터; 컬럼 어드레스를 래치함으로써 타이밍 조정을 행하는 컬럼 어드레스 레지스터; 로우 어드레스를 디코딩하는 로우 어드레스 디코더; 컬럼 어드레스를 디코딩하는 컬럼 어드레스 디코더; DRAM의 동작 모드를 설정하는 모드 레지스터; 제어 신호에 의해 커맨드를 해석하고 판별하는 커맨드 디코더; DRAM의 전체 동작을 제어하는 제어기; 데이터를 보유하기 위한 메모리 어레이; 및 데이터를 송수신하는 데이터 입출력 버퍼를 포함한다.

Description

메모리 액세스 방법 및 시스템{MEMORY ACCESS METHOD AND SYSTEM}
본 발명은 메모리 액세스 방법 및 시스템에 관한 것으로, 특히 SDRAM(Synchronous Dynamic Random Access Memory)에 대하여 기록 및 판독하기 위한 메모리 액세스 방법 및 시스템과 그 제어에 관한 것이다.
일반적으로, 단순한 정보 기억 구조를 갖는 DRAM은 SRAM보다는 큰 메모리 용량을 갖는다.
그러나, 랜덤 기록/판독 액세스시, 로우(ROW) 어드레스 및 컬럼(COLUMN) 어드레스가 시간 다중 방식으로 설정되기 때문에, 데이터 전송 속도는 느리다.
따라서, 빠른 데이터 전송 속도가 요구되는 경우, 파이프라인 프로세싱에 의해 고속의 액세스를 실현하는 동기형 DRAM(SDRAM)이 사용된다. 동일한 로우 어드레스의 페이지에 대한 액세스의 경우, SRAM과 동등한 액세스 속도가 달성될 수 있다.
그러나, SDRAM이 DRAM의 기본 동작에 기초하므로, 동일한 로우 어드레스에 대한 기록이 판독으로 변경되는 경우 또는 수개의 페이지에 대한 기록/판독이 이루어지고 나서 다른 페이지에 대하여 기록/판독이 이루어진 경우에는, 데이터 버스가 효율적으로 사용되지 않는 기간이 있고, 데이터 전송 효율이 저하된다.
또한, 이러한 동작에서는, 데이터 전송이 낮을 뿐만아니라, 랜덤 액세스에 의해 연속 데이터 기록/판독을 수행하는 통신 애플리케이션에서 문제가 생긴다. 즉, 메모리에 대한 액세스시, 대기 기간이 발생하거나, 이러한 대기 기간에서 일시적인 데이터 저장이 필요하므로 메모리 인터페이스가 복잡해진다.
이들 문제점에 대하여 보다 구체적으로 설명한다.
도 4는 일반적인 SDRAM을 나타낸 블럭도이다. 이러한 구성을 갖는 일반적인 SDRAM의 개략적인 동작을 설명한다.
커맨드 디코더(9)는 외부로부터 입력된 커맨드 신호 d에 의해 커맨드의 종류를 판정한다. 커맨드 디코더(9)가 커맨드의 종류를 "로우 어드레스 설정(ACT)"으로 해석한 경우, 외부로부터 입력된 어드레스 c는 어드레스 버퍼(2)에서 래치되고, 로우 어드레스 디코더(6)로 출력된다.
한편, 커맨드 디코더(9)가 커맨드의 종류를 "기록(WR)" 또는 "판독(RD)"으로 해석한 경우, 외부로부터 입력된 어드레스 c는 어드레스 버퍼(2)에서 래치되고, 컬럼 어드레스 디코더(7)로 출력된다.
또한, 커맨드 디코더(9)가 커맨드의 종류를 "모드 설정"으로 해석한 경우, 외부로부터 입력된 어드레스 c는 어드레스 버퍼(2)에서 래치되고, 모드 레지스터(8)로 출력된다.
제어 신호 생성기(10)는 모드 레지스터(8)에 의해 설정된 DRAM의 각 소자들을 동작시키도록 모드 레지스터(8)의 설정에 기초한 제어 신호를 생성하여, DRAM의 각 소자, 즉 어드레스 버퍼(2), 버스트 카운터(3), 로우 어드레스 디코더(6), 컬럼 어드레스 디코더(7) 및 데이터 제어기(16)를 제어한다.
모드 레지스터(8)에서 설정된 파라미터 중, 버스트 길이 및 버스트 어드레스 판독 순서는 버스트 카운터(3)에 대한 동작 조건을 결정하기 위해 설정된다.
버스트 길이 및 버스트 어드레스 판독 순서는 전원 투입후 어드레스 신호 입력 a로부터 어드레스 버퍼(2)를 통해 설정된다. 제어 신호 생성기(10)는 설정된 버스트 길이 및 버스트 어드레스 판독 순서에 따라 버스트 카운터(3)를 제어한다.
버스트 카운터(3)는 제어 신호 생성기(10)에 의해 제어된 버스트 길이 및 버스트 어드레스 판독 순서에 따라 입력 어드레스로부터 버스트 전송을 위한 일련의 어드레스를 생성하고, 일련의 어드레스를 어드레스 버퍼(2)를 통해 로우 어드레스 디코더(6)로 출력한다.
로우 어드레스 디코더(6) 및 컬럼 어드레스 디코더(7)는 어드레스 버퍼(2)로부터 각각 입력된 로우 어드레스 및 컬럼 어드레스를 디코딩하고, 메모리 어레이(11)로부터, 데이터가 기록 또는 판독되는 메모리 셀을 선택한다.
제어 신호 생성기(10)는 커맨드 디코더(9)로부터 입력된 커맨드에 대응하여 생성된 제어 신호에 의해 데이터 제어기(16)를 제어하고, 입출력 버퍼(15)를 통해 입력된 데이터 e를 메모리 어레이(11) 내의 선택된 메모리 셀에 저장한다. 또한, 커맨드 디코더(9)로부터의 입력 커맨드가 "판독"일 경우, 제어기(16)는 메모리 어레이(11) 내의 선택된 메모리 셀로부터 정보를 판독하고, 그 정보를 감지 증폭기(12)를 통해 데이터 입출력 버퍼(15)로부터 출력한다.
버스트 카운터(3)는 모드 레지스터(8)에 설정된 버스트 길이 및 버스트 어드레스 판독 순서로부터 버스트 전송 어드레스를 생성한다. 로우 어드레스 디코더(6) 및 컬럼 어드레스 디코더(7)에 의해 지정된 메모리 어레이(11) 내의 메모리 셀이 로우 어드레스 및 컬럼 어드레스로부터 선택된다. 데이터 제어기(16)는 커맨드 디코더(9)로부터의 커맨드에 대응하여 제어 신호 생성기(10)에 의해 생성된 제어 신호에 의해 제어된다. 커맨드 디코더(9)로부터의 커맨드가 "기록"일 경우, 데이터 입출력 버퍼(15)를 통해 입력된 데이터 e는 메모리 어레이(11) 내의 선택된 메모리 셀에 저장된다.
또한, 커맨드 디코더(9)로부터의 커맨드가 "판독"일 경우, 메모리 어레이(11) 내의 선택된 메모리 셀로부터 정보가 판독되고, 감지 증폭기(12)를 통해 데이터 입출력 버퍼(15)로부터 상기 정보가 출력된다.
도 5는 상기 동작에서의 액세스 타이밍을 나타낸다. 도 5는 버스트 길이가 8 클럭 길이이고 컬럼 어드레스 스트로브(CAS) 레이턴시가 2 클럭 길이인 상태의 액세스 동작의 예를 나타낸다. 프로세싱의 실행을 위한 제어 신호의 조합을 커맨드라 칭한다. 프로세싱이 기록에서 판독으로 전환되면, 데이터 버스(D) 상의 데이터는 기록(WR) 커맨드의 설정시 메모리에 저장되고, 한편 메모리로부터 정보의 판독(RD)시, 커맨드의 실행 후, CAS 레이턴시의 클럭 길이의 지연을 갖고서 데이터 버스로 정보가 출력된다. 따라서, 데이터 버스가 사용되지 않는 기간이 기록 프로세싱과 판독 프로세싱 사이에 존재한다.
수개의 로우 어드레스가 설정되고(ACT) 다음에 기록(WR) 또는 판독(RD) 프로세싱이 행해지고, 기록(WR) 또는 판독(RD)이 상이한 로우 어드레스로 행해지는 경우, 프리차징 프로세싱을 행하여 아이들 상태로 복귀하고, 로우 어드레스가 새롭게 설정되며(ACT) 기록(WR) 또는 판독(RD)이 행해진다. 따라서, 데이터 버스가 사용되지 않는 기간이 기록 또는 판독 중에 존재한다.
상술한 바와 같이, 본 발명의 목적은 버스트 데이터 기록/판독 사이클 중에 다음에 실행될 커맨드의 예약 등록 및 실행 준비에 의해, 상이한 로우 어드레스를 갖는 메모리 영역에 대한 액세스로 인해 야기되는 데이터 버스가 사용되지 않는 아이들 기간을 감소시킴으로써, 데이터 전송 효율을 향상시키고 고속의 데이터 전송을 실현할 수 있으며, 단순한 메모리 인터페이스를 제공하는 SDRAM 메모리 액세스 방법을 제공하는 것에 있다.
도 1은 본 발명의 일 실시예에 따른 메모리 액세스 시스템의 SDRAM의 블럭도.
도 2는 도 1의 메모리 액세스 시스템의 메모리 액세스 동작을 설명하는 타이밍 차트.
도 3은 커맨드 입력 동작을 설명하는 타이밍 차트.
도 4는 종래의 SDRAM의 구성을 나타낸 블럭도.
도 5는 종래의 SDRAM의 액세스 동작을 설명하는 타이밍 차트.
〈도면의 주요 부분에 대한 부호의 설명〉
1 : 클럭 버퍼
2 : 어드레스 버퍼
3 : 버스트 카운터
4 : 로우 어드레스 레지스터
5 : 컬럼 어드레스 레지스터
6 : 로우 어드레스 디코더
7 : 컬럼 어드레스 디코더
8 : 모드 레지스터
9 : 커맨드 디코더
10 : 제어기
11 : 메모리 어레이
12 : 감지 증폭기
13 : 데이터 출력 제어기
14 : 데이터 입력 제어기
15 : 데이터 입출력 버퍼
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예에 대하여 설명한다.
도 1은 본 발명의 일 실시예에 따른 메모리 액세스 시스템의 SDRAM의 블럭도이다.
메모리 액세스 시스템은, 외부로부터 입력된 클럭 신호 a의 공급을 제어하고 SDRAM의 각 소자에 신호를 전달하여 소자들을 구동하는 클럭 버퍼(1), 클럭 버퍼(1)로부터 출력된 클럭 신호의 상승에 동기하여 어드레스 신호 c 또는 동작 개시 사전 설정 신호를 판독하는 어드레스 버퍼(2), 외부로 버스트 데이터의 전송시 설정되는 버스트 길이 어드레스를 생성하는 버스트 카운터(3), 어드레스 버퍼(2)로부터 출력된 로우 어드레스를 래치하여 타이밍을 조정하는 로우 어드레스 레지스터(4), 어드레스 버퍼(2)로부터 출력된 컬럼 어드레스를 래치하여 타이밍을 조정하는 컬럼 어드레스 레지스터(5), 로우 어드레스 레지스터(4)로부터 출력된 로우 어드레스를 디코딩하는 로우 어드레스 디코더(6), 컬럼 어드레스 레지스터(5)로부터 출력된 컬럼 어드레스를 디코딩하는 컬럼 어드레스 디코더(7), SDRAM의 동작 모드를 설정하는 모드 레지스터(8), 제어 신호 d에 의해 커맨드를 해석 및 판정하는 커맨드 디코더(9), 커맨드 디코더(9)로부터 출력된 커맨드 해석 및 판정 신호에 따라 SDRAM 전체의 동작을 제어하는 제어기(10), 데이터 e를 기억하기 위한 다수의 메모리 셀을 갖는 메모리 어레이(11), 데이터 입력 제어기(14)로부터 메모리 어레이(11)로 데이터 e를 출력하고 메모리 어레이(11)로부터 데이터 출력 제어기(13)로 데이터를 출력하는 감지 증폭기(12), 제어기(10)로부터 출력된 제어 신호에 의해 제어되며, 감지 증폭기(12)로부터 출력된 데이터를 제어하는 데이터 출력 제어기(13), 클럭 버퍼(1)로부터의 클럭 신호에 동기하여 내부와 외부 사이에서 데이터 e를 송수신하는 데이터 입출력 버퍼(15), 및 제어기(10)로부터 출력된 제어 신호에 의해 제어되며, 데이터 입출력 버퍼(15)로부터 데이터 e의 입력을 제어하는 데이터 입력 제어기(14)를 갖는다.
일반적으로, SDRAM을 사용하기 전에, 그 동작 모드가 어드레스 입력에 의해 모드 레지스터(8)에 설정된다. 이러한 설정은 모드를 재설정하거나 또는 전원을 차단할 때까지 보유된다. 모드 레지스터(8)에 설정된 모드는 제어기(10)로 전송되고, 제어기(10)는 모드에 기초한 제어 신호를 생성하여 SDRAM의 각 소자들을 제어한다.
어드레스 a 및 제어 신호 d의 입력시, 커맨드 디코더(9)는 제어 신호 d의 커맨드 종류를 해석하고, 제어기(10)는 결정된 커맨드에 대응하여 제어 신호를 생성하여 출력한다.
도 2는 버스트 길이가 8 클럭 길이이고 컬럼 어드레스 스트로브(CAS) 레이턴시가 2 클럭 길이인 상태의 타이밍 차트이다.
커맨드 디코더(9)가 커맨드를 "로우 어드레스 설정(ACT)"으로 해석한 경우, 입력 어드레스 a가 어드레스 버퍼(2)에서 래치되어, 로우 어드레스 레지스터(4)로 출력된다. 커맨드 디코더(9)가 커맨드를 "기록(WR)" 또는 "판독(RD)"으로 해석한 경우, 입력 어드레스 a가 어드레스 버퍼(2)에서 래치되어, 컬럼 어드레스 레지스터(5)로 출력된다.
도 2에서, 기록(WR) 커맨드는 로우 어드레스 설정(ACT) 다음에 입력된다. 로우 어드레스는 기록시 입력된 컬럼 어드레스에 동기하여 로우 어드레스 레지스터(4)로부터 로우 어드레스 디코더(6)로 출력된다. 타이밍 조정 로우 어드레스 및 컬럼 어드레스는 메모리 어레이(11)로부터 로우 어드레스 디코더(6) 및 컬럼 어드레스 디코더(7)에 의해 지정된 메모리 셀을 선택한다.
기록 커맨드와 함께 데이터 e가 입력된 경우, 제어기(10)는 데이터 출력 제어기(13)로부터의 출력을 금지하고, 데이터 입력 제어기(14)를 제어하여 데이터 입출력 버퍼(15)를 통해 입력 데이터 e를 수신한다. 데이터 e는 데이터 입력 제어기(14)로부터 감지 증폭기(12)를 통해 메모리 어레이(11) 내의 선택된 메모리 셀에 저장된다. 버스트 제1 액세스 정보가 기록되어 보유된 때, 버스트 카운터(3)는 정보를 보유하기 위한 메모리 위치의 어드레스를 생성한다. 생성된 어드레스는 다음 클럭에서 컬럼 어드레스 레지스터(5)에서 래치되고, 컬럼 어드레스 디코더(7)로 출력된다. 그 후, 입출력 버퍼(15)를 통해 입력된 데이터 e가 제1 액세스의 경우에서와 같이, 메모리 어레이(11)로부터 어드레스에 의해 선택된 메모리에 저장된다. 제3 내지 제8 액세스에서도 제1 및 제2 액세스의 경우와 마찬가지로 메모리 내에 정보가 기록될 수 있다.
일반적으로, 새로운 커맨드가 도 3에 도시된 바와 같이 기록 사이클 중에 입력된 경우, 실행은 정지되지만, 본 발명에서는, 기록 커맨드의 입력으로부터 미리 정해진 기간 후, 기록(WR) 커맨드, 판독(RD) 커맨드 및 프리차지(PRE) 커맨드의 새로운 입력이 미리 실행된 커맨드의 실행 종료 후에 실행된다. 즉, 현재 커맨드가 실행될 때 커맨드가 새롭게 입력된 경우, 새로운 커맨드에 대한 다음 실행이 예약되고, 새로운 커맨드를 신속하게 실행하기 위한 준비가 이루어진다. 버스트 전송 동작은 버스트 정지(BST) 커맨드에 의해 종료될 수 있다.
도 2에서는, 기록(WR) 사이클 중, 새로운 판독(RD) 커맨드가 입력되고, 새로운 커맨드에 대한 다음 실행이 예약된다. 판독 커맨드와 동시에 입력된 어드레스는 컬럼 어드레스로서 어드레스 버퍼(2)에 저장된다. 새롭게 입력된 판독 커맨드가 실행될 때, 컬럼 어드레스는 로우 어드레스와 함께 컬럼 어드레스 레지스터(5)에 의해 타이밍 조정되고, 컬럼 어드레스 디코더(7)로 출력된다. 그 후, 로우 어드레스 및 컬럼 어드레스에 의해 지정된 메모리 셀이 메모리 어레이(11)로부터 선택되고, 저장된 정보가 감지 증폭기(12)를 통해 판독된다.
즉, 제어기(10)는 판독 커맨드에 기초하여 데이터 입력 제어기(14)로부터의 출력을 고 임피던스로 제어하고, 데이터 출력 제어기(13)로부터의 출력을 제어하여 감지 증폭기(12)로부터의 출력 데이터를 데이터 입출력 버퍼(15)로부터 출력한다. 판독(RD) 커맨드의 제2 액세스로부터의 버스트 전송이 마찬가지로 처리된다.
마찬가지로, 판독 사이클 중에 프리차징(PRE) 및 그 다음의 로우 어드레스 설정(ACT) 및 판독(RD) 커맨드에 대하여, 입력 커맨드의 실행이 예약되고, 현재 실행되는 판독 프로세싱의 완료에 의해 커맨드의 실행이 준비된 다음, 이전 커맨드의 실행 완료 후에 연속해서 실행된다.
즉, 우선 로우 어드레스 디코더(6) 및 컬럼 어드레스 디코더(7)에 의해 지정된 메모리 어레이 내의 메모리 셀이 로우 어드레스 레지스터(4) 및 컬럼 어드레스 레지스터(5)에 의해 타이밍 조정된 로우 어드레스 및 컬럼 어드레스로부터 선택된다. 다음에, 데이터 입력 제어기(14) 및 데이터 출력 제어기(13)가 커맨드 디코더(9)로부터의 커맨드에 따라 제어기(10)에 의해 생성된 제어 신호에 의해 제어된다. 커맨드가 "기록"인 경우, 데이터 입출력 버퍼(15)로부터 입력된 데이터 e가 메모리 어레이(11) 내의 선택된 메모리 셀에 저장된다. 또한, 커맨드가 "판독"인 경우, 메모리 어레이(11)내의 선택된 메모리 셀로부터 정보가 판독되고, 데이터 출력 제어기(13)의 출력을 제어함으로써 감지 증폭기(12)를 통해 데이터 입출력 버퍼(15)로부터 출력된다.
이 동작은 모드 레지스터(8)에 제어 정보를 제공하고, 종래의 SDRAM의 동작과 본 발명의 실시예의 SDRAM의 동작을 모드 레지스터(8)에 설정된 제어 정보에 의해 전환함으로써 실현될 수 있다.
또한, 모드 설정에서는, 기록의 레이턴시가 판독의 레이턴시와 다른 경우, 모드 설정 정보가 제어기(10)에 입력되고, 제어기(10)는 입력 제어기(14) 및 출력 제어기(13)를 시간 제어하여 느린 레이턴시와 빠른 레이턴시를 동일하게 한다.
DRAM에 대한 기록/판독 및 제어 방법에 관한 본 발명에 따르면, 버스트 기록/판독 사이클 중, 다음에 실행될 커맨드에 대한 예약 등록 및 실행 준비가 이루어지고, 현재 실행되는 사이클 후에, 예약 등록된 커맨드가 실행된다. 이는 상이한 로우 어드레스를 갖는 메모리 영역에 대한 액세스시 데이터 버스가 사용되지 않는 아이들 기간을 감소시켜, 고속의 데이터 전송을 실현한다.
이러한 버스트 액세스 방법에서는, 다음의 커맨드의 실행이 현재 실행되는 사이클 중에 예약되므로, 커맨드 입력 범위가 넓고, 입력 타이밍에 자유도가 생긴다.
또한, 서로 다른 기록의 레이턴시 및 판독의 레이턴시가 동일하게 되고, 기록으로부터 판독의 실행시, 데이터 버스가 효율적으로 사용되지 않는 아이들 기간이 해결되어, 메모리 데이터 인터페이스가 단순화될 수 있다.
상기 액세스 방법 및 시스템에 의해, 다수의 연속적인 랜덤 기록 및 판독 동작의 애플리케이션에서 효율적인 고속의 메모리 액세스가 제공될 수 있다.
상술한 바와 같이 본 발명에 따르면, 상이한 로우 어드레스를 갖는 메모리에 대한 액세스시, 데이터 버스가 사용되지 않는 아이들 기간이 감소되어, 고속의 데이터 전송 속도가 달성될 수 있다. 또한, 서로 다른 기록의 레이턴시 및 판독의 레이턴시가 동일하게 되고, 기록으로부터 판독의 실행시, 데이터 버스가 효율적으로 사용되지 않는 아이들 기간이 해결되어, 메모리 데이터 인터페이스가 단순화될 수 있다.
본 발명의 사상 및 범주를 이탈하지 않고서 다수의 다른 실시가 이루어질 수 있고, 본 발명은 첨부된 특허청구범위에 한정된 것을 제외하고는 특정 실시예에 한정되는 것은 아니다.

Claims (7)

  1. 메모리 액세스 방법에 있어서,
    입력 커맨드를 판별하는 단계;
    상기 커맨드로부터 설정된 로우 어드레스의 판별 후, 미리 정해진 기간동안 입력 어드레스를 로우 어드레스로서 보유하는 단계;
    상기 커맨드로부터 기록 또는 판독이 판별된 경우, 미리 정해진 기간동안 입력 어드레스를 컬럼 어드레스로서 보유하는 단계; 및
    상기 보유된 로우 및 컬럼 어드레스에 기초하여 메모리 셀을 선택하는 단계
    를 포함하는 메모리 액세스 방법.
  2. 제1항에 있어서,
    상기 커맨드에 따라 기록이 수행될 때, 기록 사이클 중에 새로운 판독 커맨드를 입력하고 상기 새롭게 입력된 커맨드의 실행을 예약하는 단계를 더 포함하는 메모리 액세스 방법.
  3. 제1항에 있어서,
    상기 기록 및 상기 판독의 레이턴시가 서로 다른 값을 갖는 경우, 빠른 레이턴시를 느린 레이턴시로 조정하는 단계를 더 포함하는 메모리 액세스 방법.
  4. 제1항에 있어서,
    상기 메모리는 동기형 DRAM(Synchronous Dynamic Random Access Memory)인 메모리 액세스 방법.
  5. 메모리 액세스 시스템에 있어서,
    커맨드로부터 설정된 로우 어드레스의 판별 후, 미리 정해진 기간동안 입력 어드레스를 로우 어드레스로서 보유하는 제1 보유 수단;
    상기 커맨드로부터 기록 또는 판독이 판별된 경우, 미리 정해진 기간동안 입력 어드레스를 컬럼 어드레스로서 보유하는 제2 보유 수단; 및
    상기 보유된 로우 및 컬럼 어드레스에 기초하여 메모리 셀을 선택하기 위한 선택 수단
    을 포함하는 메모리 액세스 시스템.
  6. 제5항에 있어서,
    상기 메모리는 동기형 DRAM인 메모리 액세스 시스템.
  7. 동기형 DRAM 액세스 시스템에 있어서,
    입력 클럭에 동기하여 외부로부터의 어드레스 신호 또는 동작 개시 사전 설정 신호를 판독하는 어드레스 버퍼;
    외부와의 버스트 데이터 전송시 설정된 버스트 길이의 어드레스를 생성하는 버스트 카운터;
    상기 어드레스 버퍼로부터 출력된 로우 어드레스를 래치함으로써 타이밍 조정을 행하는 로우 어드레스 레지스터;
    상기 어드레스 버퍼로부터 출력된 컬럼 어드레스를 래치함으로써 타이밍 조정을 행하는 컬럼 어드레스 레지스터;
    상기 로우 어드레스 레지스터로부터 출력된 로우 어드레스를 디코딩하는 로우 어드레스 디코더;
    상기 컬럼 어드레스 레지스터로부터 출력된 컬럼 어드레스를 디코딩하는 컬럼 어드레스 디코더;
    상기 동작 개시 사전 설정 신호에 의해 상기 DRAM의 동작 모드를 설정하는 모드 레지스터;
    외부로부터의 제어 신호에 의해 커맨드를 해석하고 판별하는 커맨드 디코더;
    상기 커맨드 디코더로부터 출력된 커맨드 해석 및 판별 결과에 따라 상기 DRAM의 전체 동작을 제어하는 제어기;
    외부와의 버스트 데이터 전송을 위해 데이터를 보유하기 위한 다수의 메모리 셀을 갖는 메모리 어레이;
    상기 제어기로부터의 제어 신호에 의해 제어되며, 상기 메모리 어레이로부터의 상기 데이터의 출력을 제어하는 데이터 출력 제어기;
    상기 입력 클럭과 동기하여, 외부와 내부 사이에서 상기 데이터를 송수신하는 데이터 입출력 버퍼; 및
    상기 제어기로부터 출력된 제어 신호에 의해 제어되며, 상기 입출력 버퍼로부터의 상기 데이터의 입력을 제어하는 데이터 입력 제어기
    를 포함하는 동기형 DRAM 액세스 시스템.
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