KR20010028435A - 칩 적층형 패키지 - Google Patents

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Abstract

본 발명 칩 적층형 패키지는 적층된 상,하부 칩(13)(13')의 하면이 외부로 노출되어 있어서, 외부와의 열교환에 의한 열방출이 잘 이루어져서 패키지의 오동작이 발생되는 것을 방지할 수 있는 효과가 있고, 적층된 상,하부 칩(13)(13')이 서브스트레이트(11)의 칩안착공(11a) 내부에 배치되므로 패키지의 전체 높이를 감소시키게 되어 패키지를 경박단소화 시키는 효과가 있다.

Description

칩 적층형 패키지{CHIP STACKED PACKAGE}
본 발명은 반도체 패키지에 관한 것으로, 특히 칩을 적층하여 고집적화한 패키지에서 열방출이 용이하도록 구조를 개선한 칩 적층형 패키지에 관한 것이다.
다수개의 칩을 적층하여 고집적화한 멀티 칩 패키지의 일종인 칩 적층형 패키지가 도 1에 도시되어 있는 바, 이를 간단히 설명하면 다음과 같다.
도시된 바와 같이, 종래의 칩 적층형 패키지는 패턴(1a)들이 내설되어 있는 서브스트레이트(1)의 상면에 2개의 칩(2)(2')이 에폭시(3)로 부착되도록 적층되어 있고, 그 2개의 칩(2)(2')들은 각각 상기 서브스트레이트(1)의 상면에 노출된 패턴(1a)의 일단부에 연결되도록 금속와이어(4)로 연결되어 있으며, 상기 칩(2)(2'), 금속와이어(4)를 감싸도록 서브스트레이트(1)의 상면에는 봉지재(5)가 몰딩되어 있고, 상기 서브스트레이트(1)의 하면에는 패턴(1a)의 타단부에 연결되도록 솔더볼(6)들이 고정부착되어 있다.
상기와 같이 구성되어 있는 종래 칩 적층형 패키지의 제조순서를 도 2의 공정도를 참고로 설명하면 다음과 같다.
웨이퍼를 절단하여 개개의 칩(2)(2')으로 분리하는 절단작업을 실시하고, 그와 같이 절단된 칩(2)(2')들을 에폭시(3)를 이용하여 서브스트레이트(1)의 상면에 차례로 부착한다.
그와 같이 칩(2)(2')들이 부착된 서브스트레이트(1)를 와이어본딩장비로 이동하여 칩(2)(2')들의 칩패드(미도시)와 서브스트레이트(1)의 상면에 형성됨과 아울러 패턴(1a)의 일단부에 연결되도록 형성된 랜드(미도시)들이 전기적으로 연결되도록 금속와이어(4)로 연결하는 와이어본딩을 실시한다.
상기와 같이 와이어 본딩된 서브스트레이트(1)는 몰딩장치로 이송하여 금속와이어(4)와 칩(2)(2')들을 감싸도록 서브스트레이트(1)의 상면에 에폭시와 같은 봉지재(5)로 몰딩하는 몰딩작업을 실시한다.
그런 다음, 상기 서브스트레이트(1)의 하면에 상기 패턴(1a)의 타단부에 연결되도록 다수개의 솔더볼(6)들을 부착하여 패키지를 완성한다.
그러나, 상기와 같이 구성되어 있는 종래 칩 적층형 패키지는 여러개의 칩(2)(2')이 적층되어 동작시 많은 열이 발생되고, 그와 같이 발생되는 열이 외부로 충분히 방출되지 못하여 패키지의 오동작을 일으키는 문제점이 있고, 또한, 서브스트레이트의 상면에 여러개의 칩을 적층함으로써 패키지를 경박단소화시키는데 한계가 있는 문제점이 있는 것이었다.
상기와 같은 문제점을 감안하여 안출한 본 발명의 주목적은 상기와 같은 여러 문제점을 갖지 않는 칩 적층형 패키지를 제공함에 있다.
본 발명의 다른 목적은 충분한 열방출이 이루어져서 패키지의 오동작이 발생되는 것을 방지할 수 있는 칩 적층형 패키지를 제공함에 있다.
본 발명의 또다른 목적은 패키지의 크기를 경박단소화시키는데 적합한 칩 적층형 패키지를 제공함에 있다.
도 1은 종래 칩 적층형 패키지의 구성을 보인 단면도.
도 2는 종래 칩 적층형 패키지의 제조순서를 보인 공정도.
도 3은 본 발명 칩 적층형 패키지의 구성을 보인 단면도.
도 4는 본 발명의 요부구성인 서브스트레이트의 구성을 보인 평면도.
도 5a 내지 5e는 본 발명 칩 적층형 패키지의 제조순서를 보인 단면도.
* 도면의 주요 부분에 대한 부호의 설명 *
11 : 서브스트레이트 11a : 칩안착공
11b : 패턴 13,13' : 상,하부 칩
14,14' : 상,하부 금속와이어 15 : 봉지재
17 : 외부단자
상기와 같은 본 발명의 목적을 달성하기 위하여 중앙에 칩안차공이 형성됨과 아울러 내부에 다수개의 패턴들이 내설되어 있고 외측면에 외부단자가 도금되어 있는 판상의 다층회로기판인 서브스트레이트와, 그 서브스트레이트의 하면과 일치되도록 하부 칩이 위치되어 칩 안착공의 내부에 배치되는 상,하부 칩과, 그 상,하부칩과 상기 패턴들의 일단부가 각각 전기적으로 연결되도록 설치되는 상,하부 금속와이어와, 상기 하부 칩의 하측면을 외부로 노출시킴과 아울러 상,하부 칩 및 상,하부 와이어를 감싸도록 칩안착공의 내부에 몰딩되는 봉지재를 구비하여서 구성되는 것을 특징으로 하는 칩 적층형 패키지가 제공된다.
이하, 상기와 같이 구성되어 있는 본 발명 칩 적층형 패키지를 첨부된 도면의 실시예를 참고하여 보다 상세히 설명하면 다음과 같다.
도 3은 본 발명 칩 적층형 패키지의 구성을 보인 단면도로서, 도시된 바와 같이, 본 발명 칩 적층형 패키지는 중앙에 칩안착공(11a)이 형성되어 있고 내부에 패턴(11b)들이 내설되어 있는 판상의 다층회로기판인 서브스트레이트(11)와, 그 서브스트레이트(11)의 칩안착공(11a)에 배치됨과 아울러 2개가 에폭시(12)로 부착되도록 적층되어 하측면이 서브스트레이트(11)의 하면에 일치되도록 설치되는 상,하부칩(13)(13')과, 그 상,하부 칩(13)(13')들과 상기 패턴(11b)의 일단부를 전기적으로 연결하는 복수개의 상,하부 와이어(14)(14')들과, 그 상,하부 와이어(14)(14'), 상,하부 칩(13)(13')들을 감싸도록 칩안착공(11a)의 내부에 몰딩되는 봉지재(15)로 구성되어 있다.
도 4에 도시된 바와 같이, 상기 서브스트레이트(11)의 칩안착공(11a) 외측면에는 단차부(11c)가 형성되어 있고, 그 단차부(11c)에는 패턴(11b)에 연결됨과 아울러 상기 와이어(14)(14')들이 접착되는 랜드(16)들이 형성되어 있다.
또한, 상기 서브스트레이트(11)의 외측면에는 상기 패턴(11b)의 타단부에 연결되도록 상,하방향으로 일정간격으로 두고 외부단자(17)들이 도금되어 있다.
상기와 같은 본 발명의 실시예에 따른 칩 적층형 패키지의 제조방법을 도 5a 내지 도 5e를 참조하여 설명하면 다음과 같다.
중앙에 칩안착공(11a)이 형성되어 있고 내부에 패턴(11b)들이 내설되어 있으며 측면에 외부단자(17)들이 형성되어 있는 서브스트레이트(11)의 하면에 도 4a와 같이 써멀 테이프(18)를 부착하고, 그 칩안착공(11a)의 써멀테이프(18) 상면에 도 4b와 같이 에폭시(12)로 부착된 상,하부 칩(13)(13')을 고정부착한다.
상기와 같은 상태에서 칩(13)(13')들이 부착된 서브스트레이트(11)를 와이어본딩장비로 이동하여 도 4c와 같이 칩(13)(13')들의 칩패드(미도시)들과 단차부(16)에 형성된 랜드(11c)들을 각각 상,하부 와이어(14)(14')로 연결하는 와이어본딩작업을 실시하고, 그와 같이 와이어본딩작업이 완료된 다음에는 몰딩장비로 이송하여 도 4d와 같이 상기 칩안착공(11a)의 내부에 봉지재(15)를 몰딩하는 몰딩작업을 실시하며, 그와 같이 몰딩작업을 완료한 다음에는 도 4e와 같이 서브스트레이트(11)의 하면에 부착되어 있는 써멀 테이프(18)를 떼어내어 하부 칩(13')의 하면을 외부로 노출시킴으로써 외부공기와의 열교환이 잘 이루어지도록 하였다.
이상에서 상세히 설명한 바와 같이, 본 발명 칩 적층형 패키지는 적층된 상,하부 칩의 하면이 외부로 노출되어 있어서, 외부와의 열교환에 의한 열방출이 잘 이루어져서 패키지의 오동작이 발생되는 것을 방지할 수 있는 효과가 있고, 적층된 상,하부 칩이 서브스트레이트의 칩안착공 내부에 배치되므로 패키지의 전체 높이를 감소시키게 되어 패키지를 경박단소화 시키는 효과가 있다.

Claims (2)

  1. 중앙에 칩안착공이 형성됨과 아울러 내부에 다수개의 패턴들이 내설되어 있는 판상의 다층회로기판인 서브스트레이트와, 그 서브스트레이트의 하면과 일치되도록 하부 칩이 위치되어 칩 안착공의 내부에 배치되는 상,하부 칩과, 그 상,하부칩과 상기 패턴들의 일단부가 각각 전기적으로 연결되도록 설치되는 상,하부 금속와이어와, 상기 하부 칩의 하측면을 외부로 노출시킴과 아울러 상,하부 칩 및 상,하부 와이어를 감싸도록 칩안착공의 내부에 몰딩되는 봉지재를 구비하여서 구성되는 것을 특징으로 하는 칩 적층형 패키지.
  2. 제 1항에 있어서, 상기 서브스트레이트의 외측면에는 일정간격을 두고 복수개의 외부단자가 형성되어 있는 것을 특징으로 하는 칩 적층형 패키지.
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* Cited by examiner, † Cited by third party
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KR100542672B1 (ko) * 2000-06-12 2006-01-12 앰코 테크놀로지 코리아 주식회사 반도체패키지
KR100664796B1 (ko) * 2002-12-30 2007-01-04 동부일렉트로닉스 주식회사 사이드 브레이즈 패키지

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