KR20010017957A - 웨이퍼의 제조방법 - Google Patents

Abstract

목적 : 본 발명은 고유 게터링 퓨어(Intrinsic Gettering Pure)를 실현한 실리콘 웨이퍼(Intrinsic Gettering Pure Silicon Wafer)의 제조방법에 관한 것이다.

구성 : 본 발명에 의한 웨이퍼의 제조방법은, 인터스티셜 집괴를 방지할 수 있도록 충분히 높으나, 베이컨시 집괴를 잉곳의 축방향을 따라서 베이컨시-풍부 영역내로 제한시킬 수 있도록 충분히 낮은 인상속도(Pull Rate) 프로파일에서 핫존 로내의 실리콘 용융물로부터 잉곳을 축방향으로 인상하여서 제조된 무결점 단결정 실리콘 잉곳을 성장하는 공정, 상기 잉곳으로부터 소정 두께의 웨이퍼로 슬라이싱하는 공정, 상기 슬라이싱 된 웨이퍼 면을 연마하여 평탄화하는 공정, 상기 연마된 웨이퍼 면의 이물질을 에칭의 방법으로 제거하는 공정, 상기 에칭된 웨이퍼를 1200℃이상의 고온으로 아르곤 분위기에서 급속 열처리(Rapid Temperature Annealing)하는 방법으로 도우너를 킬링하는 공정, 상기 도우너의 킬링을 마친 웨이퍼를 순수를 사용하여 세정하는 공정, 상기 세정된 웨이퍼 면을 폴리싱하는 공정, 상기 폴리싱된 웨이퍼를 순수를 사용하여 최종 세정하는 공정, 및 상기 최종 세정된 웨이퍼를 패킹하는 공정으로 이루어진다.

효과 : 반도체 소자의 수율 및 신뢰성을 향상시키는데 적당한 웨이퍼를 공급할 수 있는 효과가 있다.

Description

웨이퍼의 제조방법{Method For Manufacturing Wafer}

본 발명은 웨이퍼의 제조방법에 관한 것으로, 특히 고유 게터링 퓨어(Intrinsic Gettering Pure)를 실현한 실리콘 웨이퍼(Intrinsic Gettering pure silicon wafer)의 제조방법에 관한 것이다.

반도체 디바이스 메이커에서 사용하고 있는 단결정 실리콘은 주로 웨이퍼 메이커에서 쵸크랄스키 단결정 성장 방법에 의해 제조된다.

최근, 웨이퍼 메이커 및 디바이스 메이커는 단결정 실리콘 성장시에 필수적으로 수반되는 COP(Crystal Originated Particle)의 최소화를 통한 디펙트 프리(Defect Free)의 웨이퍼를 제조하여 디바이스 수율저하에 미치는 영향을 최소화하는 공정기술 방면에 깊은 관심을 기울이고 있다.

또한, 기존의 웨이퍼 제조 공정에서 디바이스 수율에 나쁜 영향을 끼치는 팩터를 제거하기 위한 많은 연구들이 진행되고 있다.

도 1 은 종래의 웨이퍼 제조공정의 순서도로서, 잘 알려진 쵸크랄스키 방법에 의해 잉곳으로 그로잉된 원주상의 단결정 실리콘을 0.25㎜ 전후 두께의 웨이퍼로 슬라이싱하고(S1∼S2), 슬라이싱된 웨이퍼 면을 연마하여 적당한 두께의 웨이퍼로 만드는 래핑(Lapping) 공정을 거친 다음(S3), 에칭의 방법을 사용한 크리닝 공정을 통해 웨이퍼 면에 존재하는 이물질을 제거한다(S4).

이와 같이 크리닝을 마친 웨이퍼는 RTA(Rapid Temperature Annealing) 방법에 의한 도너 킬링 공정을 행하여 벌크 저항성을 안정화시킨다(S5). 이어, 웨이퍼를 세정 공정(S6), 폴리싱 공정(S7) 및 최종의 세정 공정(S8)을 거쳐 패킹함으로써(S9) 웨이퍼 제조를 완료한다.

이러한 여러 단계의 공정으로 행하는 종래의 웨이퍼 제조 공정에서는, 쵸크랄스키 방법으로 제조한 실리콘 단결정을 사용함으로 인해 웨이퍼에 결정 결함, 즉 COP나 큰 전위 결함(Dislocation Defect)이 발생되는 것을 배제할 수 없는 것이 문제점으로 지적된다. 상기 COP와 전위 결함은 각각 점결함(Point Defect)과 인터스티셜 집괴(Agglomerates : 3차원 결함)에 의해 영향을 받아 발생하는 것으로 알려져 있다.

또한, 종래의 웨이퍼 제조공정은 전술한 바와 같이, 에칭에 의한 이물질 제거 후 700∼800℃의 온도로 30sec 정도의 시간동안 N₂분위기로 열처리하는 RTA 방법 또는 로(Furnace)에서 600℃의 온도로 20∼30분간의 어닐링에 의한 도우너 킬링 공정을 행하게 되는데, 이때 상술한 결정 결함들의 제거(Gettering)가 제대로 이루어지지 않고 도 2 의 도시와 같이 웨이퍼 표면(12a)에 큰 전위(14)와 COP(16)가 많이 나타나서 웨이퍼(12)의 상부에 집적회로소자의 형성에 적합한 활성 영역을 제공할 수 없게 되는 문제점을 갖고 있다.

이러한 종래의 문제점을 해결하기 위해 안출된 본 발명은 COP나 큰 전위 등의 결정 결함이 완전히 제거된 소자 활성 영역을 갖는 실리콘 웨이퍼를 제조하기 위한 웨이퍼의 제조방법을 제공하려는데 목적을 두고 있다.

도 1 은 종래의 웨이퍼 제조공정의 순서도,

도 2 는 종래의 방법에 의해 제조된 웨이퍼를 보인 단면도,

도 3 은 본 발명의 방법에 의한 웨이퍼 제조공정의 순서도,

도 4 는 본 발명의 방법에 의해 제조된 웨이퍼를 보인 단면도이다.

* * 도면의 주요부분에 대한 부호의 설명 * *

120 : 웨이퍼 120a : 웨이퍼 표면

120b : 디펙트 영역 120c : 게터링 영역

전술한 목적을 달성하기 위한 본 발명에 따르면, 인터스티셜 집괴를 방지할 수 있도록 충분히 높으나, 베이컨시 집괴를 잉곳의 축방향을 따라서 베이컨시-풍부 영역내로 제한시킬 수 있도록 충분히 낮은 인상속도(Pull Rate) 프로파일에서 핫존 로내의 실리콘 용융물로부터 잉곳을 축방향으로 인상하여서 제조된 무결점 단결정 실리콘 잉곳을 성장하는 공정, 상기 잉곳으로부터 소정 두께의 웨이퍼로 슬라이싱하는 공정, 상기 슬라이싱 된 웨이퍼 면을 연마하여 평탄화하는 공정, 상기 연마된 웨이퍼 면의 이물질을 에칭의 방법으로 제거하는 공정, 상기 에칭된 웨이퍼를 1200℃이상의 고온으로 아르곤 분위기에서 급속 열처리(Rapid Temperature Annealing)하는 방법으로 도우너를 킬링하는 공정, 상기 도우너의 킬링을 마친 웨이퍼를 순수를 사용하여 세정하는 공정, 상기 세정된 웨이퍼 면을 폴리싱하는 공정, 상기 폴리싱된 웨이퍼를 순수를 사용하여 최종 세정하는 공정, 및 상기 최종 세정된 웨이퍼를 패킹하는 공정으로 이루어짐을 특징으로 하는 웨이퍼의 제조방법이 제공된다.

이하, 본 발명의 바람직한 실시예를 도면을 참조하여 더욱 상세히 설명하기로 한다.

도 3 은 본 발명에 의한 웨이퍼 제조공정의 순서도이다.

도 3 에 도시된 바와 같이, 본 발명의 웨이퍼 제조공정의 첫 번째 공정(S101)으로서, 본 출원인의 선출원에 의해 개시된 대한민국 특허공개 1998-071243호의 방법에 의하여 무결함 단결정 실리콘 잉곳을 성장한다. 상기 무결함 단결정 실리콘 잉곳은 쵸크랄스키 방법에 있어서, 인터스티셜 집괴를 방지할 수 있도록 충분히 높으나, 베이컨시 집괴를 잉곳의 축방향을 따라서 베이컨시-풍부 영역내로 제한시킬 수 있도록 충분히 낮은 인상속도(pull rate) 프로파일에서 핫존 로내의 실리콘 용융물로부터 잉곳을 축방향으로 인상하여서 성장한다.

즉, 본 발명은 종래에 디바이스 수율을 저하시키는 결정 결함의 제거를 위해 6,8,12인치 웨이퍼 제조용 결정의 그로잉시 무결함 실리콘 결정을 제조하는 방법을 도입하여 활용한 것이다.

다음에, 이렇게 형성된 무결함 단결정 실리콘 잉곳을 소정 두께로 슬라이싱하는 공정(S102)을 거쳐 에지를 그라인딩한 후, 웨이퍼 면을 연마하는 래핑(Lapping) 공정(S103)을 거쳐, 상기 래핑 공정에서 웨이퍼 면에 잔류하는 이물질을 고주파 플라즈마 에칭의 방법으로 제거하는 에칭 공정(S104)을 행한다.

이어, 1200℃ 이상의 온도로 χsec 동안 Ar가스 분위기에서 열처리하는 RTA 방법에 의한 도우너 킬링 공정(S105)을 행한 후, 순수를 사용하여 웨이퍼를 세정하는 크리닝 공정(S106)을 행하고, 이어서 세정된 웨이퍼 면을 폴리싱하는 공정(S107)을 행한 다음, 최종으로 순수를 사용한 최종의 크리닝 공정(S108)을 행한다.

웨이퍼 제조 메이커에서는 이렇게 최종 크리닝된 웨이퍼를 패킹하는 공정(S109)을 마침으로써 웨이퍼의 출하 준비를 완료하게 되는 것이다.

이렇게 본 발명의 방법에 의해 제조된 웨이퍼는 도 4 의 도시와 같이, 웨이퍼 표면(120a)으로부터 소정 깊이에 실리콘의 결함이 없는 디펙트 프리 영역(Defect Free Zone,120b)이 형성되어지고, 웨이퍼(120)의 내부에 고유 게터링 영역(Intrinsic Gettering Area,120c)를 갖게 된다.

상기 고유 게터링 영역(120c)는 산소 석출물 지역으로, 이 산소석출물은 실리콘 이외의 원하지 않는 금속이온들을 포획해서 제거하는 역할을 한다. 즉, 산소 석출물이 금속이온을 포획해서 도우너 킬링 공정(S105)에서 외부로 배출하게 되는 바, 웨이퍼 표면(120a)에 결함이 발생하지 않는다.

이상에서 설명한 바와 같이 본 발명은 무결함 단결정 실리콘 웨이퍼를 도입함과 아울러, 도우너 킬링 공정을 통해 고유 게터링 영역로 부터 금속이온들을 포획해서 제거하여 디펙트 프리 영역을 형성함으로써 결함이 없는 소자 형성을 위한 활성 영역을 제공하는 것이므로, 반도체 소자의 수율 및 신뢰성을 향상시키는데 적당한 웨이퍼를 공급할 수 있는 효과가 있다.

Claims (1)

1. 인터스티셜 집괴를 방지할 수 있도록 충분히 높으나, 베이컨시 집괴를 잉곳의 축방향을 따라서 베이컨시-풍부 영역내로 제한시킬 수 있도록 충분히 낮은 인상속도(pull rate) 프로파일에서 핫존 로내의 실리콘 용융물로부터 잉곳을 축방향으로 인상하여서 제조된 무결점 단결정 실리콘 잉곳을 성장하는 공정;

   상기 잉곳으로부터 소정 두께의 웨이퍼로 슬라이싱하는 공정;

   상기 슬라이싱 된 웨이퍼 면을 연마하여 평탄화하는 공정;

   상기 연마된 웨이퍼 면의 이물질을 에칭의 방법으로 제거하는 공정;

   상기 에칭된 웨이퍼를 1200℃이상의 고온으로 아르곤 분위기에서 급속 열처리(Rapid Temperature Annealing) 방법으로 도우너를 킬링하는 공정;

   상기 도우너의 킬링을 마친 웨이퍼를 순수를 사용하여 세정하는 공정;

   상기 세정된 웨이퍼 면을 폴리싱하는 공정;

   상기 폴리싱된 웨이퍼를 순수를 사용하여 최종 세정하는 공정;

   및 상기 최종 세정된 웨이퍼를 패킹하는 공정으로 이루어짐을 특징으로 하는 웨이퍼의 제조방법.