KR20010009268A - 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법 - Google Patents
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- 239000000758 substrate Substances 0.000 title claims abstract description 48
- 239000010409 thin film Substances 0.000 title claims abstract description 46
- 238000004519 manufacturing process Methods 0.000 title claims abstract description 40
- 239000004973 liquid crystal related substance Substances 0.000 title claims abstract description 32
- 239000004065 semiconductor Substances 0.000 claims abstract description 68
- 238000000034 method Methods 0.000 claims abstract description 64
- 239000004020 conductor Substances 0.000 claims abstract description 24
- 230000001681 protective effect Effects 0.000 claims abstract description 20
- 238000009413 insulation Methods 0.000 claims abstract 3
- 239000010410 layer Substances 0.000 claims description 271
- 239000010408 film Substances 0.000 claims description 158
- 229920002120 photoresistant polymer Polymers 0.000 claims description 74
- 238000005530 etching Methods 0.000 claims description 49
- 238000002834 transmittance Methods 0.000 claims description 26
- 238000002161 passivation Methods 0.000 claims description 23
- 238000000206 photolithography Methods 0.000 claims description 20
- 238000000059 patterning Methods 0.000 claims description 9
- 239000011241 protective layer Substances 0.000 claims description 9
- 229910021332 silicide Inorganic materials 0.000 claims description 9
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 claims description 9
- 239000011810 insulating material Substances 0.000 claims description 5
- 229910052751 metal Inorganic materials 0.000 claims description 5
- 239000002184 metal Substances 0.000 claims description 5
- 229910021417 amorphous silicon Inorganic materials 0.000 claims description 4
- 239000003990 capacitor Substances 0.000 description 11
- 238000004380 ashing Methods 0.000 description 5
- 229910001182 Mo alloy Inorganic materials 0.000 description 4
- ZOKXTWBITQBERF-UHFFFAOYSA-N Molybdenum Chemical compound [Mo] ZOKXTWBITQBERF-UHFFFAOYSA-N 0.000 description 4
- 229910052750 molybdenum Inorganic materials 0.000 description 4
- 239000011733 molybdenum Substances 0.000 description 4
- 229910052581 Si3N4 Inorganic materials 0.000 description 3
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 3
- 239000002356 single layer Substances 0.000 description 3
- 229910000838 Al alloy Inorganic materials 0.000 description 2
- VYZAMTAEIAYCRO-UHFFFAOYSA-N Chromium Chemical compound [Cr] VYZAMTAEIAYCRO-UHFFFAOYSA-N 0.000 description 2
- 229910052782 aluminium Inorganic materials 0.000 description 2
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 description 2
- 230000004888 barrier function Effects 0.000 description 2
- 229910052804 chromium Inorganic materials 0.000 description 2
- 239000011651 chromium Substances 0.000 description 2
- 238000001312 dry etching Methods 0.000 description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- AMGQUBHHOARCQH-UHFFFAOYSA-N indium;oxotin Chemical compound [In].[Sn]=O AMGQUBHHOARCQH-UHFFFAOYSA-N 0.000 description 1
- 230000005764 inhibitory process Effects 0.000 description 1
- 238000010030 laminating Methods 0.000 description 1
- 239000011368 organic material Substances 0.000 description 1
- 229910052710 silicon Inorganic materials 0.000 description 1
- 239000010703 silicon Substances 0.000 description 1
- YVTHLONGBIQYBO-UHFFFAOYSA-N zinc indium(3+) oxygen(2-) Chemical compound [O--].[Zn++].[In+3] YVTHLONGBIQYBO-UHFFFAOYSA-N 0.000 description 1
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/136—Liquid crystal cells structurally associated with a semi-conducting layer or substrate, e.g. cells forming part of an integrated circuit
- G02F1/1362—Active matrix addressed cells
- G02F1/136286—Wiring, e.g. gate line, drain line
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- G—PHYSICS
- G02—OPTICS
- G02F—OPTICAL DEVICES OR ARRANGEMENTS FOR THE CONTROL OF LIGHT BY MODIFICATION OF THE OPTICAL PROPERTIES OF THE MEDIA OF THE ELEMENTS INVOLVED THEREIN; NON-LINEAR OPTICS; FREQUENCY-CHANGING OF LIGHT; OPTICAL LOGIC ELEMENTS; OPTICAL ANALOGUE/DIGITAL CONVERTERS
- G02F1/00—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics
- G02F1/01—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour
- G02F1/13—Devices or arrangements for the control of the intensity, colour, phase, polarisation or direction of light arriving from an independent light source, e.g. switching, gating or modulating; Non-linear optics for the control of the intensity, phase, polarisation or colour based on liquid crystals, e.g. single liquid crystal display cells
- G02F1/133—Constructional arrangements; Operation of liquid crystal cells; Circuit arrangements
- G02F1/1333—Constructional arrangements; Manufacturing methods
- G02F1/1345—Conductors connecting electrodes to cell terminals
- G02F1/13458—Terminal pads
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- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/124—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs with a particular composition, shape or layout of the wiring layers specially adapted to the circuit arrangement, e.g. scanning lines in LCD pixel circuits
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- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L27/00—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate
- H01L27/02—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers
- H01L27/12—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body
- H01L27/1214—Devices consisting of a plurality of semiconductor or other solid-state components formed in or on a common substrate including semiconductor components specially adapted for rectifying, oscillating, amplifying or switching and having potential barriers; including integrated passive circuit elements having potential barriers the substrate being other than a semiconductor body, e.g. an insulating body comprising a plurality of TFTs formed on a non-semiconducting substrate, e.g. driving circuits for AMLCDs
- H01L27/1259—Multistep manufacturing methods
- H01L27/1288—Multistep manufacturing methods employing particular masking sequences or specially adapted masks, e.g. half-tone mask
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- Physics & Mathematics (AREA)
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- Microelectronics & Electronic Packaging (AREA)
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- Crystallography & Structural Chemistry (AREA)
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Abstract
먼저, 절연 기판 상부에 투명한 도전 물질의 하부막, 버퍼층 및 저저항 도전 물질의 상부막을 차례로 적층하고 적어도 다른 세 두께를 가지는 감광막 패턴을 형성하고 이를 식각 마스크로 패터닝하여 게이트선, 게이트 전극 및 게이트 패드를 포함하는 삼층막의 게이트 배선과 하부막의 화소 전극을 형성한다. 이어, 질화 규소로 이루어진 게이트 절연막, 반도체층 및 식각 저지용 절연막을 적층하고 두 번째 마스크를 이용한 사진 공정으로 적어도 다른 세 두께를 가지는 감광막 패턴을 형성하고 이를 식각 마스크로 패터닝하여 게이트 배선을 덮고 있으며, 게이트 패드를 드러내는 반도체 패턴과 게이트 절연막 패턴을 형성하면서 게이트 전극의 상부에 식각 저지막을 형성한다. 이때 식각 저지막을 감광성 유지 절연막으로 형성하여 감광막을 이용하는 공정을 생략할 수 있다. 이어, 접촉층, 데이터 도체층 및 보호막을 연속하여 적층한 후 세 번째 마스크를 이용한 사진 공정으로 적어도 두께가 다른 세 부분을 가지는 감광막 패턴을 형성하고 이를 식각 마스크로 사용하여 접촉층 패턴과 데이터 배선과 보호막 패턴을 형성한다. 여기서도 보호막을 감광성 절연막으로 형성하여 감광막을 이용하는 공정을 생략할 수 있다. 이어, 게이트선 상부에 반도체층이 잔류하는 경우 누설 전류가 발생하는 것을 방지하기 위하여 보호막 패턴으로 가리지 않는 반도체층을 제거한다.
Description
본 발명은 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법에 관한 것이다.
액정 표시 장치는 현재 가장 널리 사용되고 있는 평판 표시 장치 중 하나로서, 전극이 형성되어 있는 두 장의 기판과 그 사이에 삽입되어 있는 액정층으로 이루어져, 전극에 전압을 인가하여 액정층의 액정 분자들을 재배열시킴으로써 투과되는 빛의 양을 조절하는 표시 장치이다.
이러한 액정 표시 장치 중에서도 현재 주로 사용되는 것은 두 기판에 전극이 각각 형성되어 있고 전극에 인가되는 전압을 스위칭하는 박막 트랜지스터를 가지고 있는 액정 표시 장치이며, 박막 트랜지스터는 두 기판 중 하나에 형성되는 것이 일반적이다.
이때, 박막 트랜지스터가 형성되어 있는 기판은 마스크를 이용한 사진 식각 공정을 통하여 제조하는데, 생산 비용을 줄이기 위해서는 마스크를 이용한 사진 공정의 수를 적게 하는 것이 요구된다.
본 발명이 이루고자 하는 기술적 과제는 액정 표시 장치용 박막 트랜지스터 기판을 제조하는 방법을 단순화하는 것이다.
도 1은 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 구조를 도시한 배치도이고,
도 2는 도 1에 도시한 박막 트랜지스터 기판을 Ⅱ-Ⅱ 선을 따라 잘라 도시한 단면도이고,
도 3은 도 1에 도시한 박막 트랜지스터 기판을 Ⅲ-Ⅲ 선을 따라 잘라 도시한 단면도이고,
도 4a는 본 발명의 실시예에 따라 제조하는 중간 과정에서의 박막 트랜지스터 기판의 구조를 도시한 배치도이고,
도 4b 및 도 4c는 도 4a에서 Ⅳb-Ⅳb'및 Ⅳc-Ⅳc' 선을 따라 절단한 단면도로서, 화면 표시부와 패드부의 구조를 도시한 도면이고,
도 5a 및 도 5b는 도 4a에서 Ⅳb-Ⅳb'및 Ⅳc-Ⅳc' 선을 따라 절단한 단면도로서 도 4b 및 도 4c의 다음 단계를 도시한 도면이고,
도 5c 및 도 5d는 본 발명의 다른 실시예에 따른 제조 공정에서 패드부와 화면 표시부를 각각 도시한 단면도이고,
도 6a는 본 발명의 실시예에 따라 제조하는 중간 과정에서의 박막 트랜지스터 기판의 구조를 도시한 배치도이고,
도 6b와 도 7a 및 도 6c와 도 7b는 도 6a에서 VIb-VIb' 및 VIc-VIc' 선을 따라 절단한 도면으로 도 5a 및 도 5b의 다음 단계를 도시한 단면도이고,
도 8a 및 도 8b는 도 6a에서 VIb-VIb' 및 VIc-VIc' 선을 따라 절단한 도면으로 도 5a 및 도 5b의 다음 단계를 도시한 다른 실시예의 단면도이고,
도 9 및 도 10은 본 발명의 다른 실시예에 따른 제조 방법에서 도 5d 및 도 5c의 다음 단계를 도시한 화면 표시부와 패드부의 단면도이다.
이러한 과제를 달성하기 위하여 본 발명에서는 마스크를 이용한 한 번의 사진 식각 공정으로 적어도 3개의 다른 두께를 가지는 감광막 패턴을 형성하고 이를 식각 마스크로 사용하여, 게이트 전극 상부에 식각 저지막을 형성하면서 게이트 패드를 드러내고 데이터 배선과 화소 전극을 함께 형성한다.
더욱 상세하게는, 절연 기판 상부에 도체층을 적층하고 패터닝하여 가로 방향의 게이트선, 상기 게이트선의 일부 또는 분지인 게이트 전극 및 상기 게이트선과 연결되어 외부로부터 주사 신호를 인가받는 게이트 패드를 포함하는 게이트 배선과 화소 전극을 함께 형성한다. 이어, 게이트 배선을 덮는 게이트 절연막, 반도체층, 식각 저지용 절연막을 차례로 적층하고 패터닝하여 식각 저지막과 적어도 식각 저지막과 다른 크기는 가지며, 게이트 패드를 드러내는 제1 접촉 구멍을 가지는 반도체층 패턴과 게이트 절연막 패턴을 형성한다. 다음, 데이터 배선용 도체층 및 보호막을 차례로 적층하고 패터닝하여 세로 방향으로 뻗어 게이트선과 교차하여 화소를 정의하는 데이터선, 데이터선의 일부 또는 분지인 소스 전극, 게이트 전극에 대하여 소스 전극의 맞은 편에 위치하며 화소 전극과 연결되어 있는 드레인 전극 및 데이터선에 연결되어 외부로부터 영상 신호를 전달받는 데이터 패드를 포함하는 데이터 배선과 보호막 패턴을 형성한다.
이때, 도체층은 적어도 투명한 도전 물질로 이루어진 제1 도전막과 제1 도전막의 상부에 위치한 제2 도전막으로 형성할 수 있으며, 이들 사이에 버퍼막을 포함할 수 있다.
게이트 배선과 화소 전극을 제1 및 제2 도전막으로 형성하는 경우에는 데이터 배선 및 보호막 패턴을 형성한 다음, 보호막 패턴 및 게이트 절연막 패턴으로 가리지 않는 화소 전극의 제2 도전막을 제거하는 것이 바람직하며, 버퍼막을 포함하는 경우에는 이때 제2 도전막도 함께 제거한다.
또한, 게이트 배선 및 화소 전극은 적어도 3 영역의 투과율이 다른 마스크를 이용한 사진 식각 공정으로 형성할 수 있으며, 이때, 마스크에는 투과율을 부분적으로 조절하기 위하여 투과율이 다른 박막 또는 두께가 다른 박막 또는 노광기의 분해능보다 작은 미세한 패턴을 형성하는 것이 바람직하다.
한편, 게이트 배선 및 화소 전극은 감광막을 사진 식각 공정으로 형성할 수 있다. 우선, 제2 도전막 상부에 감광막을 도포하고 노광 및 현상하여 적어도 제1 부분, 제1 부분보다 두꺼운 제1 두께를 가지는 제2 부분과 제1 두께 보다 두꺼운 제2 두께를 가지는 제3 부분을 포함하는 감광막 패턴을 형성한다. 다음, 감광막 패턴을 식각 마스크로 이용하여, 제1 부분 하부의 제1 및 제2 도전막을 식각하고, 제3 부분의 감광막 패턴을 식각 마스크로 이용하여 제2 부분의 제2 도전막을 식각하여 제1 도전막의 화소 전극과 제1 및 제2 도전막의 게이트 배선을 완성한다.
이때, 화소 전극과 동일한 층에 데이터 패드와 접촉하고 있는 보조 데이터 패드를 더 형성할 수 있으며, 게이트 패드와 보조 데이터 패드는 제1 도전막으로만 형성할 수도 있다. 여기서, 데이터 배선 및 보호막 패턴은 보조 데이터 패드를 드러내는 제2 접촉 구멍을 가지며, 서로 동일한 모양으로 형성하는 것이 바람직하다.
한편, 식각 저지막과 반도체층 패턴과 게이트 절연막 패턴은 적어도 3 영역의 투과율이 다른 마스크를 이용한 사진 공정으로 형성할 수 있으며, 마스크에는 투과율을 부분적으로 조절하기 위하여 투과율이 다른 박막 또는 두께가 다른 박막 또는 노광기의 분해능보다 작은 미세한 패턴을 형성할 수 있다.
또한, 데이터 배선 및 보호막 패턴 형성한 다음, 보호막 패턴으로 가리지 않는 반도체층 패턴을 식각하여 서로 이웃하는 데이터선 하부의 반도체층 패턴을 분리하는 것이 바람직하다. 또한, 데이터 배선의 하부에는 도핑된 비정질 규소 또는 실리사이드로 이루어진 저항성 접촉층을 형성할 수 있으며, 저항 접촉층은 데이터 배선과 함께 식각하는 것이 바람직하다.
여기서, 식각 저지막, 반도체층 패턴 및 게이트 절연막 패턴은 다음과 같은 방법을 통하여 형성할 수 있다. 먼저, 식각 저지용 절연막 상부에 감광막을 도포 노광 현상하여 적어도 제1 부분, 제1 부분보다 두꺼운 제1 두께를 가지는 제2 부분과 제1 두께 보다 두꺼운 제2 두께를 가지는 제3 부분을 포함하는 감광막 패턴을 형성한다. 이어, 감광막 패턴을 식각 마스크로 사용하여 제1 부분의 식각 저지용 절연막과 게이트 절연막과 반도체층을 제2 부분과 함께 식각하여 게이트 절연막 패턴과 반도체층 패턴을 완성한다. 이어, 제3 부분을 식각 마스크로 이용하여 식각 저지용 절연막을 식각하여 식각 저지막을 완성한다.
한편, 식각 저지용 절연막은 감광성 유기 절연 물질로 형성할 수 있으며, 식각 저지막, 반도체층 패턴 및 게이트 절연막 패턴은 다음과 같은 방법을 통하여 형성할 수 있다. 먼저, 식각 저지용 절연막을 노광 현상하여 적어도 제1 부분, 제1 부분보다 두꺼운 제1 두께를 가지는 제2 부분과 제1 두께 보다 두꺼운 제2 두께를 가지는 제3 부분을 포함하는 식각 저지용 절연막 패턴을 형성한다. 다음, 식각 저지용 절연막 패턴을 식각 마스크로 사용하여 제1 부분의 게이트 절연막과 반도체층을 제2 부분과 함께 식각하여 게이트 절연막 패턴과 반도체층 패턴을 완성하고 제3 부분을 남기어 식각 저지막을 완성한다.
또한, 데이터 배선 및 보호막 패턴은 다음과 같이 형성할 수 있다. 보호막 상부에 감광막을 도포 노광 및 현상하여 적어도 제1 부분, 제1 부분보다 두꺼운 제1 두께를 가지는 제2 부분과 제1 두께 보다 두꺼운 제2 두께를 가지는 제3 부분을 포함하는 감광막 패턴을 형성한다. 이어, 감광막 패턴을 식각 마스크로 사용하여 제1 부분의 보호막과 데이터 배선용 도체층을 제2 부분과 함께 식각하여 데이터 배선을 완성하고 제3 부분을 식각 마스크로 이용하여 보호막을 식각하여 데이터 패드를 드러내어 보호막 패턴을 완성한다.
또한, 보호막은 감광성 유기 물질로 형성하는 것이 바람직하며, 도체층은 ITO 또는 IZO를 포함하는 것이 바람직하다.
그러면, 첨부한 도면을 참고로 하여 본 발명의 실시예에 따른 액정 표시 장치 및 그 제조 방법에 대하여 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 용이하게 실시할 수 있도록 상세히 설명한다.
본 발명의 실시예에서는, 제조 공정을 단순화하기 위해 부분적으로 투과하는 빛의 세기를 조절할 수 있는 마스크를 이용한 사진 공정으로 적어도 두께가 다른 3 부분을 가지는 감광막 패턴을 형성하고 이를 식각 마스크로 사용하여, 게이트 배선과 화소 전극을 함께 형성하고 식각 저지막과 반도체층 패턴을 함께 형성한다.
이러한 제조 공정을 통하여 완성된 액정 표시 장치용 박막 트랜지스터 기판은, 절연 기판의 상부에 게이트선과 게이트선의 일부인 게이트 전극을 포함하며, 투명한 도전막을 포함하는 게이트 배선과 투명 도전막으로 이루어진 화소 전극이 형성되어 있다. 게이트 배선 위에는 게이트 배선을 덮는 게이트 절연막 패턴이 형성되어 있으며, 게이트 절연막 패턴 위에는 반도체층 패턴이 형성되어 있으며, 게이트 전극의 반도체층 패턴 위에는 식각 저지막이 형성되어 있다. 반도체층 패턴 및 기판 상부에는 게이트 전극을 중심으로 두 부분으로 분리되어 있으며, 한 부분은 화소 전극과 연결되어 있는 접촉층 패턴이 형성되어 있으며, 접촉층 패턴 위에는 게이트선과 교차하는 데이터선과 데이터선의 분지 또는 일부인 소스 전극 및 데이터선과 연결되어 있는 데이터 패드가 형성되어 있으며, 다른 접촉층 패턴 위에는 드레인 전극이 형성되어 있는 것을 특징으로 한다.
우선, 이러한 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 구조에 대하여 도면을 참고하여 상세히 설명하기로 한다.
도 1 내지 도 3은 본 발명의 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 구조를 도시한 배치도이고, 도 2는 도 1에 도시한 박막 트랜지스터 기판을 Ⅱ-Ⅱ 선을 따라 잘라 도시한 단면도이고, 도 3은 도 1에 도시한 박막 트랜지스터 기판을 Ⅲ-Ⅲ 선을 따라 잘라 도시한 단면도이다. 이러한 실시예에 따른 액정 표시 장치용 박막 트랜지스터 기판의 구조는 이후에 설명되는 3매 마스크를 이용한 제조 방법에 따라 제조된 것이다.
도 1 내지 도 3에 도시된 바와 같이, 절연 기판(10) 위에 가로 방향으로 뻗어 있는 게이트선(22), 게이트선(22)의 끝에 연결되어 있어 외부로부터의 주사 신호를 인가 받아 게이트선으로 전달하는 게이트 패드(26) 및 게이트선(22)의 일부인 박막 트랜지스터의 게이트 전극(24)을 포함하는 게이트 배선과 화소 전극(28)이 형성되어 있다. 이때, 게이트 배선은 (22, 24, 26)은 투명한 도전 물질인 ITO(indium tin oxide) 또는 IZO(indium zinc oxide) 등으로 이루어진 하부막(221, 241, 261)과 크롬 또는 몰리브덴 또는 몰리브덴 합금 등으로 이루어진 버퍼막(222, 242, 262)과 저저항 금속인 알루미늄 또는 알루미늄 합금 또는 몰리브덴 또는 몰리브덴 합금 등으로 이루어진 상부막(223, 243, 263)으로 이루어져 있으며, 화소 전극(28)은 게이트 배선(22, 24, 26)의 하부막(221, 241, 261)과 동일한 층인 투명 도전막의 단일막으로 이루어져 있다. 여기서, 버퍼막(222, 242, 262)은 상부막(223, 243, 263)이 하부막(221, 241, 261)과 직접 접촉하는 방지하며, 하부막(221, 241, 261)이 ITO 또는 IZO와 접촉하더라도 부식되지 않는 경우에는 버퍼막(222, 242, 262)을 생략할 수 있다.
기판(10) 위에는 질화규소(SiNx) 따위로 이루어진 게이트 절연막 패턴(32)이 게이트 배선(22, 24, 26)의 모양을 따라 형성되어 게이트 배선(22, 24, 26)을 덮고 있다. 여기서 게이트 절연막 패턴(30)은 게이트 패드(26)의 일부를 드러내는 접촉 구멍(46)을 가지고 있다.
게이트 절연막 패턴(32) 위에는 반도체층 패턴(42, 44, 48)이 형성되어 있다. 이때, 반도체층 패턴은 게이트 전극(24)의 상부에 위치하며 박막 트랜지스터의 채널이 형성되는 부분(42)과 화소 전극(28)과 이후에 형성되는 유지 용량용 전극(77) 사이에 위치한 부분(48)과 이후에 형성되는 데이터선(72)과 게이트선(22)이 중첩하는 부분에 위치한 나머지 부분(44)으로 서로 분리된 세 부분으로 이루어져 있다. 여기서, 화소 전극(28)은 유지 용량용 전극(77)을 통하여 상부에 위치한 전단의 게이트선(22)과 중첩되도록 형성되도록 형성되어 있으며, 유지 용량을 형성하는 유지 축전기의 기능을 가진다. 이때, 유지 용량이 충분하지 않은 경우에는 게이트 배선(22, 24, 26)과 동일한 층에 유지 용량용 전극선을 추가할 수도 있다.
게이트 전극(24)의 반도체층 패턴(42) 위에는 질화 규소 또는 유기 절연막으로 이루어진 식각 저지막(52)이 반도체층 패턴(42)의 안쪽으로 섬 모양으로 형성되어 있다.
식각 저지막(52) 및 식각 저지막(52)으로 가리지 않는 반도체층 패턴(42, 44, 46, 48) 및 기판(10) 위에는 게이트 전극(24)을 중심으로 두 부분으로 분리되어 있으며 도핑된 비정질 규소층 또는 실리사이드로 이루어진 저항 접촉층 패턴(62, 64, 66, 68)이 형성되어 있다. 또한, 화소 전극(28)에서부터 반도체층 패턴(48)의 상부까지 연장되어 있는 저항 접촉층 패턴(67)이 형성되어 있다.
저항 접촉층 패턴(62, 64, 68)의 상부에는 세로 방향으로 형성되어 게이트선(22)과 교차하여 화소를 정의하는 데이터선(72)과 게이트 전극(24)의 상부까지 연장되어 있으며 데이터선(72)의 분지인 소스 전극(74)과 데이터선(72)의 한쪽 끝 부분에 연결되어 있는 데이터 패드(78)가 형성되어 있다. 또한, 저항 접촉층 패턴의 다른 부분(66) 일부 위에는 드레인 전극(76)이 형성되어 있으며, 저항 접촉층 패턴의 나머지 부분(67) 상부에는 유지 용량용 전극(77)이 형성되어 있다. 여기서는, 저항 접촉층 패턴(62, 64, 66, 67, 68)이 데이터 배선(72, 74, 76, 78) 및 유지 용량용 전극(77)과 동일한 모양으로 형성되어 있지만, 저항 접촉층 패턴(62, 64, 66, 67, 68)을 실리사이드로 형성하는 경우에 저항 접촉층 패턴(62, 64, 66, 67, 68)은 반도체층 패턴(42, 44, 48)의 상부에만 남게 된다.
데이터 배선(72, 74, 76, 78) 및 유지 용량용 전극(77)의 상부에는 데이터 배선과 유사한 모양을 가지며, 질화 규소 또는 유기 절연막으로 이루어진 보호막(90)이 형성되어 있으며, 보호막(90)은 데이터 패드(78)의 일부를 드러내는 접촉 구멍(98)을 가지고 있다. 접촉 구멍(98)을 제외하면 보호막(90)은 데이터 배선(72, 74, 76, 78) 및 유지 용량용 전극(77)과 동일한 모양을 가진다.
이러한 본 발명의 실시예에 따른 구조에서 반도체층 패턴(42, 44, 48)은 데이터 배선(72, 74, 76) 및 유지 용량용 전극(77)과 게이트 절연막 패턴(30)이 중첩하는 부분에만 형성되어 있다.
그러면, 이러한 본 발명의 실시예에 따른 구조의 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법에 대하여 도 1 내지 도 3과 도 4a 내지 도 10을 참고로 하여 상세히 설명한다.
도 4a는 본 발명의 실시예에 따라 제조하는 중간 과정에서의 박막 트랜지스터 기판의 구조를 도시한 배치도이고, 도 4b 및 도 4c는 도 4a에서 Ⅳb-Ⅳb'및 Ⅳc-Ⅳc' 선을 따라 절단한 단면도로서, 화면 표시부와 패드부의 구조를 도시한 도면이고, 도 5a 및 도 5b는 도 4a에서 Ⅳb-Ⅳb'및 Ⅳc-Ⅳc' 선을 따라 절단한 단면도로서 도 4b 및 도 4c의 다음 단계를 도시한 도면이고, 도 5c 및 도 5d는 본 발명의 다른 실시예에 따른 제조 공정에서 패드부와 화면 표시부를 각각 도시한 단면도이고, 도 6a는 본 발명의 실시예에 따라 제조하는 중간 과정에서의 박막 트랜지스터 기판의 구조를 도시한 배치도이고, 도 6b와 도 7a 및 도 6c와 도 7b는 도 6a에서 VIb-VIb' 및 VIc-VIc' 선을 따라 절단한 도면으로 도 5a 및 도 5b의 다음 단계를 도시한 단면도이고, 도 8a 및 도 8b는 도 6a에서 VIb-VIb' 및 VIc-VIc' 선을 따라 절단한 도면으로 도 5a 및 도 5b의 다음 단계를 도시한 다른 실시예의 단면도이고, 도 9 및 도 10은 본 발명의 다른 실시예에 따른 제조 방법에서 도 5d 및 도 5c의 다음 단계를 도시한 화면 표시부와 패드부의 단면도이다.
먼저, 도 4a, 도 5a 내지 5b에 도시한 바와 같이, 절연 기판(10) 상부에 ITO 또는 IZO로 이루어진 하부막(201)과 크롬 또는 몰리브덴 또는 몰리브덴 합금막의 버퍼막(202)과 알루미늄 또는 알루미늄 합금 또는 몰리브덴 또는 몰리브덴 합금 등의 저저항을 가지는 도전 물질로 이루어진 상부막(203)을 차례로 적층하고 마스크를 이용한 사진 식각 공정으로 패터닝하여 하부막(221, 241, 261)과 버퍼막(222, 242, 262)과 상부막(223, 243, 263)으로 이루어져 있으며, 가로 방향의 게이트선(22), 게이트 전극(24) 및 게이트 패드(26)를 포함하는 게이트 배선과 하부막(28)으로만 이루어진 화소 전극을 형성한다.
이때, 화소 영역에서는 화소 전극(28)을 하부막으로만 형성하기 위해서는 상부막(203)과 버퍼막(202)을 제거해야 하고, 게이트 배선부에서는 게이트 배선(22, 24, 26)을 형성하기 위해서는 상부막(203), 버퍼막(202), 하부막(201)을 모두 남겨야 하며, 나머지 부분에서는 상부막(203), 버퍼막(202), 하부막(201)을 모두 제거해야 한다. 이렇게 형성하기 위해서는 적어도 두께가 다른 3 부분을 가지는 감광막 패턴을 식각 마스크로 이용해야 하며, 이러한 감광막 패턴을 형성하기 위해서는 적어도 투과율이 다른 3 영역을 가지는 마스크를 이용해야 한다. 이에 대해서 도 4b 및 도 4c를 참조하여 상세하게 설명하기로 한다.
먼저, 도 4b 및 도 4c에 도시한 바와 같이, 상부막(203)의 상부에 양성의 감광막(100)을 도포한 후 첫 번째 마스크(200)를 이용하여 감광막(100)을 노광한다. 이때, 첫 번째 마스크(200)는 현상 후에 남는 감광막이 적어도 두께가 다른 세 부분을 가지도록 형성하기 위하여 빛의 투과율이 부분(A, B, C)적으로 다른 것을 사용한다. 이러한 첫 번째 마스크(200)는 게이트 배선(22, 24, 26)이 형성되는 부분에 대응하는 제1 부분(A)에서는 0~3% 정도이고, 화소 전극(28)이 형성되는 부분에 대응하는 부분(B)에는 20~60%, 바람직하게는 25~40% 정도이고, 제1 및 제2 부분(A, B)을 제외한 나머지 부분은 90% 이상의 투과율을 각각 가진다. 도 4b 및 도 4c에서는 현상한 후에 남게 되는 감광막 패턴(100)의 두께를 나타낸 것이다. 이때, C에 대응하는 부분의 감광막(100)은 도면과 같이 완전히 제거될 수도 있으며 미세한 두께로 남길 수도 있으며, B에 대응하는 부분의 감광막(100)의 두께(t1)는 2,000~5,000Å, 바람직하게는 3,000~4,000Å 정도인 것이 바람직하며, A에 대응하는 부분의 두께(t2)는 1μm 이상인 것이 바람직하다. 그러나 이러한 조건은 하부막(201, 202, 203)들을 패터닝하기 위한 식각 방법 및 그 조건 등에 따라 달라질 수 있으며, 하부막(201, 202, 203)의 두께에 따라 달라질 수 있으며, 감광막 패턴이 음성인 경우에는 도 4b 및 도 4c와 같은 감광막 패턴(100)을 형성하기 위하여 마스크의 투과율을 다르게 조절해야 한다.
이어, 부분적으로 다른 두께(t1, t2)를 가지는 감광막 패턴(100)을 식각 마스크로 사용하여 건식 식각을 진행하면, 감광막 패턴(100)의 두께 차이에 따라 순서대로 선택적으로 식각할 수 있다. 먼저 A 및 B 부분의 감광막 패턴(100)을 식각 마스크로 사용하여 화면 표시부와 패드부에서 C에 대응하는 부분의 삼층막(201, 202, 203)을 식각하여 도 5a 및 도 5b와 같은 화소 전극(28)을 포함하는 하부막 패턴(221, 241, 261, 28)을 형성한다. 이때, A 및 B 부분의 감광막 패턴(100)도 식각되지만, C 부분의 기판(10)이 드러나도록 식각하더라도 B 부분의 감광막은 완전히 제거되지 않도록 노광 및 현상 공정에서 감광막을 충분히 남기는 것이 바람직하다. 다음, B 부분에 잔류하는 감광막을 애싱 공정을 적용하여 제거하고, A 부분에 남아 있는 감광막 패턴(100)을 식각 마스크로 사용하여 B 부분의 상부막(203)과 버퍼막(202)을 식각하여 하부막만으로 이루어진 화소 전극(28)과 하부막 패턴(221, 241, 261), 버퍼막 패턴(222, 242, 262) 및 상부막 패턴(223, 243, 263)으로 이루어진 게이트 배선(22, 24, 26)을 완성하고 그의 상부에 잔류하는 감광막을 제거한다. 여기서, 식각 조건과 감광막 패턴(100)의 두께에 따라서 중간의 애싱 공정을 생략할 수 있다.
이때, 도 5c와 같이, 다른 실시예에서는 게이트 패드(26)를 도 5b에서 화소 전극(28)과 같이 하부막(261)의 단일막으로 형성할 수 있으며, 보조 데이터 패드(268)를 추가할 수도 있다.
또한, 다른 실시예에서는 통상적인 마스크를 이용하여 화소 전극(28)을 하부막(281)과 버퍼막(282)과 상부막(283)으로 이루어진 삼층막으로 형성할 수도 있다. 이때, 화소 전극(28)은 완성된 상태가 아니며, 이후에 데이터 배선을 형성하는 공정 또는 그 이후의 공정에서 상부막(283)과 버퍼막(282)을 제거하여 하부막(283)만의 단일막으로 화소 전극(28)을 완성하는 것이 요구된다.
이렇게 적어도 두께가 다른 3 부분을 가지는 감광막 패턴을 형성하고 이를 식각 마스크로 사용하면, 한 번의 사진 식각 공정으로 패터닝하더라도 삼층막의 게이트 배선(22, 24, 26) 및 단일막의 화소 전극(28)을 형성할 수 있다.
다음, 도 6a 및 도 7a 내지 도 7b에서 보는 바와 같이, 게이트 절연막(30), 반도체층(40) 및 식각 저지용 절연막(50)을 차례로 적층하고 하나의 마스크를 이용한 사진 식각 공정으로 패터닝하여 게이트 전극(24) 상부에 섬 모양으로 식각 저지막(52)을 형성하면서, 게이트 배선(22, 24, 26)을 덮는 반도체층 패턴(41)과 게이트 절연막 패턴(32)을 형성하고, 게이트 패드(26)를 드러내는 접촉 구멍(46)을 형성한다.
이때에도, 화소 영역과 접촉 구멍(46)에서는 게이트 절연막(30), 반도체층(40) 및 식각 저지용 절연막(50)이 모두 제거해야 하며, 게이트 전극(24)의 상부에서는 식각 저지막(52)을 남겨야 하고, 나머지 부분에서는 식각 저지용 절연막(50)만을 제거해야 한다. 이렇게 하기 위해서는 앞에서와 마찬가지로 적어도 두께가 다른 3 부분을 가지는 감광막 패턴을 식각 마스크로 이용해야 하고, 이러한 감광막 패턴을 형성하기 위해서는 적어도 투과율이 다른 3 영역을 가지는 마스크를 이용해야 한다. 이에 대해서 도 6b 및 도 6c를 참조하여 상세하게 설명하기로 한다.
먼저, 도 6b 및 도 6c에 도시한 바와 같이, 식각 저지용 절연막(50)의 상부에 양성의 감광막(300)을 도포한 후 두 번째 마스크(400)를 이용하여 감광막(300)을 노광한다. 이때, 두 번째 마스크(400)는 현상 후에 남는 감광막이 적어도 두께가 다른 세 부분을 가지도록 형성하기 위하여 빛의 투과율이 부분(A, B, C)적으로 다른 것을 사용한다. 도 6b 및 도 6c에서는 현상한 후에 남게 되는 감광막 패턴(300)을 나타낸 것으로서, A에 대응하는 부분의 감광막(300)은 도면과 같이 완전히 제거될 수도 있으며 미세한 두께로 남길 수도 있다. 여기서, B에 대응하는 부분의 감광막(300)의 두께(t2)는 2,000~5,000Å, 바람직하게는 3,000~4,000Å 정도인 것이 바람직하며, C에 대응하는 부분의 두께(t1)는 1μm 이상인 것이 바람직하다. 그러나 이러한 조건은 하부막(30, 40, 50)들을 패터닝하기 위한 식각 방법 및 그 조건 등에 따라 달라질 수 있으며, 하부막(30, 40, 50)의 두께에 따라 달라질 수 있다.
이어, 부분적으로 다른 두께(t1, t2)를 가지는 감광막 패턴(300)을 식각 마스크로 사용하여 건식 식각을 진행하면, 감광막 패턴(300)의 두께 차이에 따라 순서대로 선택적으로 식각할 수 있다. 먼저 B 및 C 부분의 감광막 패턴(300)을 식각 마스크로 사용하여 화면 표시부와 패드부에서 A에 대응하는 부분의 삼층막(30, 40, 50)을 식각하여 도 7a 및 도 7b와 같이 접촉 구멍(46)을 가지는 게이트 절연막 패턴(32)과 반도체층 패턴(41)을 완성한다. 이때, B 및 C 부분의 감광막 패턴(300)도 식각되지만, B 부분의 감광막은 완전히 제거되지 않도록 한다. 다음, B 부분에 잔류하는 감광막을 애싱 공정을 적용하여 제거하고, C 부분에 남아 있는 감광막 패턴(300)을 식각 마스크로 사용하여 식각 저지용 절연막(50)을 식각하여 게이트 전극(24) 상부의 반도체층 패턴(41) 위에 식각 저지막(52)을 형성하고 C 부분에 잔류하는 감광막을 제거한다. 여기서, 식각 조건과 감광막 패턴(300)의 두께에 따라서 중간의 애싱 공정을 생략할 수 있다.
앞에서는 감광막 패턴을 식각 마스크로 사용하여 식각 저지막(52), 반도체층 패턴(41), 게이트 절연막 패턴(32) 및 접촉 구멍(46)을 형성하였지만, 감광막을 사용하지 않고 식각 저지용 절연막(50)을 사진 공정이 가능한 감광성 유기 절연 물질로 형성할 수 있다. 이에 대하여 도 8a 및 도 8b를 통하여 상세하게 설명하기로 한다.
반도체층(40)의 상부에 사진 공정이 가능한 감광성 유기 절연 물질로 이루어진 식각 저지용 절연막(50)을 적층하고, 두 번째 마스크를 이용하여 노광 현상하면 도 8a 및 도 8b에서 보는 바와 같이 부분적으로 다른 두께를 가지는 식각 저지용 절연막 패턴(50)이 형성할 수 있다.
다음, 이를 식각 마스크로 사용하여 식각 저지용 절연막(50)과 반도체층(40)과 게이트 절연막(30)을 식각하면, 도 7a 및 도 7b와 동일하게 반도체층 패턴(41), 게이트 절연막 패턴(32) 및 접촉 구멍(46)을 완성하면서 식각 저지막(52)을 형성할 수 있다. 이렇게 하면, 감광막을 형성하는 제거하고 공정을 생략하여 보다 제조 공정을 단순히 할 수 있다. 이때, 식각 저지막(52)을 제외한 부분에 식각 저지용 절연막(50)의 잔류물이 있는 경우에 애싱 공정을 추가하여 잔류물을 제거하는 것이 바람직하다.
이어, 도 1 내지 도 3에서 보는 바와 같이, 도핑된 비정질 규소층, 데이터 도체층 및 보호막(90)을 차례로 적층하고 앞에서 설명한 방법과 유사한 방법과 유사하게 적어도 세 부분의 투과율을 다르게 조절할 수 있는 마스크를 이용한 사진 식각 공정으로 감광막 패턴을 형성한다. 다음, 이를 식각 마스크로 사용하여 패터닝 공정을 실시하면, 접촉 구멍(98)을 가지는 보호막 패턴(90)과 데이터 배선(72, 74, 76, 78) 및 유지 용량용 전극(77)과 그 하부의 저항 접촉층 패턴(62, 64, 66, 68, 67)을 형성한다.
여기서, 접촉층 패턴(62, 64, 66, 68, 67)은 실리사이드로 형성할 수 있다. 이 경우에는, 규소와 결합하여 실리사이드 형성이 가능한 금속막을 적층하여 식각 저지막(52)으로 가리지 않는 반도체층 패턴(41)의 상부에 실리사이드를 형성한 후, 금속막을 제거하면 된다. 이때에는 저항 접촉층 패턴(62, 64, 66, 68, 68)은 반도체층 패터(41)의 상부에만 형성된다.
이때, 서로 이웃하는 데이터선(72) 사이의 게이트선(22) 상부에 반도체층이 잔류하는 경우에는 누설 전류로 인하여 데이터선(72)에 인가되는 영상 신호의 왜곡이 발생할 수 있어 반도체층을 분리하는 것이 바람직하다. 이를 위해서는 보호막 패턴(90)으로 가리지 않는 반도체층 패턴(41)을 식각하여 도 1 내지 도 3에서 보는 바와 같이 반도체층 패턴(42, 44, 48)을 서로 분리하는 것이 바람직하다.
한편, 도 5d에서 보는 바와 같이, 화소 전극(28)을 게이트 배선(22, 24, 26)과 같이 3층막으로 형성하는 경우에는 도 9에서 보는 바와 같이, 보호막 패턴(90)으로 가리지 않는 화소 전극(28)의 상부막(283)과 버퍼막(282)을 제거하여, 화소 전극(28)의 투명 도전막인 하부막(281)을 드러낸다.
또한, 도 5c에서 보는 바와 같이, 게이트 패드(26)와 보조 데이터 패드(268)를 단일의 하부막으로 형성하는 경우에는 데이터 패드(78)를 접촉층 패턴(68)을 통하여 보조 데이터 패드(268)와 연결되도록 형성하며, 보호막 패턴(90), 데이터 패드(78) 및 그 하부의 접촉층 패턴(68)은 접촉 구멍(98)을 통하여 보조 데이터 패드(268)를 드러내도록 형성한다. 이러한 경우에는 두께가 다른 세 부분을 가지는 감광막 패턴을 마스크로 사용하지 않아도 되므로 데이터 배선(72, 74, 76, 78)을 형성하는 공정에서 통상적인 마스크를 사용할 수 있다.
여기서도, 보호막(90)을 사진 노광 공정으로 패터닝이 가능한 감광성 유기 절연막으로 형성하는 경우에는 식각 저지막(50)을 감광성 유기 절연막으로 형성할 때와 같이 감광막을 사용하는 공정을 생략하여 공정을 보다 단순화할 수 있다.
이러한 본 발명의 실시예에 따른 제조 방법에서, 부분적으로 다른 두께를 가지는 감광막 패턴(100, 300)은 부분적으로 투과율이 다른 마스크를 이용하여 형성하는데, 마스크의 빛 투과율을 부분적으로 다르게 조절하기 위해서는 노광시 사용하는 노광기의 분해능보다 작은 미세한 패턴을 형성하거나 투과율이 다른 박막을 이용하거나 동일한 투과율을 가지며 두께가 다른 박막을 이용할 수 있다.
이와 같이 본 발명에서는 부분적으로 투과율을 조절할 수 있는 마스크를 이용한 한 번의 사진 공정으로 게이트 패드를 드러내면서 반도체층 패턴 및 식각 저지막을 형성하고, 게이트 배선을 형성하면서 화소 전극을 형성하거나 데이터 배선을 형성하면서 보호막 패턴을 형성함으로써 제조 공정을 단순화하여 액정 표시 장치용 박막 트랜지스터 기판을 제조함으로 제조 비용을 줄일 수 있다. 또한, 감광성 유기 절연막으로 보호막 또는 식각 저지막을 형성하는 경우에는 감광막을 이용하는 공정을 생략할 수 있다.
Claims (36)
- 절연 기판 상부에 도체층을 적층하고 패터닝하여 가로 방향의 게이트선, 상기 게이트선의 일부 또는 분지인 게이트 전극 및 상기 게이트선과 연결되어 외부로부터 주사 신호를 인가받는 게이트 패드를 포함하는 게이트 배선과 화소 전극을 함께 형성하는 단계,상기 게이트 배선을 덮는 게이트 절연막, 반도체층, 식각 저지용 절연막을 차례로 적층하는 단계,상기 식각 저지용 절연막, 상기 반도체층 및 상기 게이트 절연막을 패터닝하여 식각 저지막과 적어도 상기 식각 저지막과 다른 크기는 가지며, 상기 게이트 패드를 드러내는 제1 접촉 구멍을 가지는 반도체층 패턴과 게이트 절연막 패턴을 형성하는 단계,데이터 배선용 도체층 및 보호막을 차례로 적층하는 단계,상기 데이터 배선용 도체층 및 상기 보호막을 패터닝하여 세로 방향으로 뻗어 상기 게이트선과 교차하여 화소를 정의하는 데이터선, 상기 데이터선의 일부 또는 분지인 소스 전극, 상기 게이트 전극에 대하여 상기 소스 전극의 맞은 편에 위치하며 상기 화소 전극과 연결되어 있는 드레인 전극 및 데이터선에 연결되어 외부로부터 영상 신호를 전달받는 데이터 패드를 포함하는 데이터 배선과 보호막 패턴을 형성하는 단계를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 제1항에서,상기 도체층은 적어도 투명한 도전 물질로 이루어진 제1 도전막과 상기 제1 도전막의 상부에 위치한 제2 도전막으로 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 제2항에서,상기 게이트 배선과 상기 화소 전극은 상기 제1 및 제2 도전막으로 형성하며,상기 데이터 배선 및 상기 보호막 패턴 형성 이후, 상기 보호막 패턴 및 상기 게이트 절연막 패턴으로 가리지 않는 상기 화소 전극의 상기 제2 도전막을 제거하는 단계를 더 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 제3항에서,상기 제1 및 제2 도전막 사이에 버퍼막을 형성하는 단계를 더 포함하며,상기 제2 도전막을 제거하는 단계에서 상기 버퍼막도 함께 제거하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 제2항에서,상기 게이트 배선 및 상기 화소 전극 형성 단계는 적어도 3 영역의 투과율이 다른 마스크를 이용한 사진 식각 공정으로 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 제5항에서,상기 마스크에는 투과율을 부분적으로 조절하기 위하여 투과율이 다른 박막 또는 두께가 다른 박막 또는 노광기의 분해능보다 작은 미세한 패턴을 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 제2항에서,상기 게이트 배선 및 상기 화소 전극 형성 단계는 감광막을 이용하는 사진 식각 공정으로 이루어지며,상기 게이트 배선 및 상기 화소 전극 형성 단계는,상기 제2 도전막 상부에 상기 감광막을 도포하는 단계,상기 감광막을 노광 및 현상하여 적어도 제1 부분, 상기 제1 부분보다 두꺼운 제1 두께를 가지는 제2 부분과 상기 제1 두께 보다 두꺼운 제2 두께를 가지는 제3 부분을 포함하는 감광막 패턴을 형성하는 단계,상기 감광막 패턴을 식각 마스크로 이용하여, 상기 제1 부분 하부의 상기 제1 및 제2 도전막을 식각하는 단계,상기 제3 부분의 감광막 패턴을 식각 마스크로 이용하여 상기 제2 부분의 상기 제2 도전막을 식각하여 상기 제1 도전막의 상기 화소 전극과 상기 제1 및 제2 도전막의 상기 게이트 배선을 완성하는 단계를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 제2항에서,상기 게이트 배선 및 상기 화소 전극 형성 단계에서 상기 화소 전극과 동일한 층에 상기 데이터 패드와 접촉하고 있는 보조 데이터 패드를 형성하는 단계를 더 포함하며,상기 게이트 배선, 상기 화소 전극 및 상기 보조 데이터 패드 형성 단계는 감광막을 식각 마스크로 이용하는 사진 식각 공정으로 이루어지며,상기 게이트 배선 및 상기 화소 전극 형성 단계는,상기 제2 도전막 상부에 상기 감광막을 도포하는 단계,상기 감광막을 노광 및 현상하여 적어도 제1 부분, 상기 제1 부분보다 두꺼운 제1 두께를 가지는 제2 부분과 상기 제1 두께 보다 두꺼운 제2 두께를 가지는 제3 부분을 포함하는 감광막 패턴을 형성하는 단계,상기 감광막 패턴을 식각 마스크로 이용하여, 상기 제1 부분 하부의 상기 제1 및 제2 도전막을 식각하는 단계,상기 제3 부분의 감광막 패턴을 식각 마스크로 이용하여 상기 제2 부분 하부의 상기 제2 도전막을 식각하여 상기 제1 도전막의 상기 게이트 패드, 상기 화소 전극 및 상기 보조 데이터 패드와 상기 제1 및 제2 도전막의 상기 게이트선 및 상기 게이트 전극을 완성하는 단계를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 제8항에서,상기 데이터 배선 및 상기 보호막 패턴은 상기 보조 데이터 패드를 드러내는 제2 접촉 구멍을 가지는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 제9항에서,상기 데이터 배선과 상기 보호막 패턴은 서로 동일한 모양으로 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 제1항에서,상기 데이터 배선 및 상기 보호막 패턴 형성 단계 이후, 상기 보호막 패턴으로 가리지 않는 상기 반도체층 패턴을 식각하여 서로 이웃하는 상기 데이터선 하부의 상기 반도체층 패턴을 분리하는 단계를 더 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 제1항에서,상기 데이터 배선의 하부에 저항성 접촉층을 형성하는 단계를 더 포함하며,상기 저항성 접촉층 형성 단계는,상기 반도체층 상부에 실리사이드 형성이 가능한 금속막을 적층하는 단계,상기 반도체층 상부에 실리사이드를 형성하는 단계,상기 금속막을 제거하는 단계를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 제1항에서,상기 데이터 배선의 하부에 저항성 접촉층을 형성하는 단계를 더 포함하며,상기 데이터 배선 형성 단계에서 상기 저항성 접촉층을 함께 식각하는 액정 표시 장치용 트랜지스터 기판의 제조 방법.
- 제1항에서,상기 반도체 패턴과 상기 게이트 절연막 패턴은 서로 동일한 모양으로 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 제1항에서,상기 식각 저지막, 상기 반도체층 패턴 및 상기 게이트 절연막 패턴 형성 단계는 적어도 3 영역의 투과율이 다른 마스크를 이용한 사진 식각 공정으로 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 제15항에서,상기 마스크에는 투과율을 부분적으로 조절하기 위하여 투과율이 다른 박막 또는 두께가 다른 박막 또는 노광기의 분해능보다 작은 미세한 패턴을 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 제1항에서,상기 식각 저지막, 상기 반도체층 패턴 및 상기 게이트 절연막 패턴 형성 단계는,상기 식각 저지용 절연막 상부에 감광막을 도포하는 단계,상기 감광막을 노광 현상하여 적어도 제1 부분, 상기 제1 부분보다 두꺼운 제1 두께를 가지는 제2 부분과 상기 제1 두께 보다 두꺼운 제2 두께를 가지는 제3 부분을 포함하는 감광막 패턴을 형성하는 단계,상기 감광막 패턴을 식각 마스크로 사용하여 상기 제1 부분의 상기 식각 저지용 절연막과 상기 게이트 절연막과 상기 반도체층을 상기 제2 부분과 함께 식각하여 상기 게이트 절연막 패턴과 상기 반도체층 패턴을 완성하는 단계,상기 제3 부분을 식각 마스크로 이용하여 상기 식각 저지용 절연막을 식각하여 상기 식각 저지막을 완성하는 단계를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 제1항에서,상기 식각 저지용 절연막은 감광성 유기 절연 물질로 형성하며,상기 식각 저지막, 상기 반도체층 패턴 및 상기 게이트 절연막 패턴 형성 단계는,상기 식각 저지용 절연막을 노광 현상하여 적어도 제1 부분, 상기 제1 부분보다 두꺼운 제1 두께를 가지는 제2 부분과 상기 제1 두께 보다 두꺼운 제2 두께를 가지는 제3 부분을 포함하는 식각 저지용 절연막 패턴을 형성하는 단계,상기 식각 저지용 절연막 패턴을 식각 마스크로 사용하여 상기 제1 부분의 상기 게이트 절연막과 상기 반도체층을 상기 제2 부분과 함께 식각하여 상기 게이트 절연막 패턴과 상기 반도체층 패턴을 완성하고 상기 제3 부분을 남기어 상기 식각 저지막을 완성하는 단계를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 제1항에서,상기 데이터 배선 및 상기 보호막 패턴 형성 단계는,상기 보호막 상부에 감광막을 도포하는 단계,상기 감광막을 노광 현상하여 적어도 제1 부분, 상기 제1 부분보다 두꺼운 제1 두께를 가지는 제2 부분과 상기 제1 두께 보다 두꺼운 제2 두께를 가지는 제3 부분을 포함하는 감광막 패턴을 형성하는 단계,상기 감광막 패턴을 식각 마스크로 사용하여 상기 제1 부분의 상기 보호막과 상기 데이터 배선용 도체층을 상기 제2 부분과 함께 식각하여 상기 데이터 배선을 완성하는 단계,상기 제3 부분을 식각 마스크로 이용하여 상기 보호막을 식각하여 상기 데이터 패드를 드러내어 상기 보호막 패턴을 완성하는 단계를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 제1항에서,상기 보호막을 감광성 유기 절연막으로 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 제1항에서,상기 도체층은 ITO 또는 IZO를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 절연 기판 상부에 적어도 투명한 도전 물질로 이루어진 제1 도전막과 상기 제1 도전막의 상부에 위치한 제2 도전막을 포함하는 도체층을 적층하는 단계,적어도 세 영역의 투과율이 다른 마스크를 이용한 사진 식각 공정으로 상기 도체층을 패터닝하여, 상기 제1 및 제2 도전막으로 이루어져 있으며 가로 방향의 게이트선, 상기 게이트선의 일부 또는 분지인 게이트 전극 및 상기 게이트선과 연결되어 외부로부터 주사 신호를 인가받는 게이트 패드를 포함하는 게이트 배선과 상기 제1 도전막만으로 이루어진 화소 전극을 형성하는 단계,상기 게이트 배선을 덮는 게이트 절연막 패턴을 형성하는 단계,상기 게이트 절연막 패턴 상부에 반도체층 패턴을 형성하는 단계,상기 반도체층 패턴 상부에 식각 저지막을 형성하는 단계,데이터 배선용 도체층을 적층하고 패터닝하여 세로 방향으로 뻗어 상기 게이트선과 교차하여 화소를 정의하는 데이터선, 상기 데이터선의 일부 또는 분지인 소스 전극, 상기 게이트 전극에 대하여 상기 소스 전극의 맞은 편에 위치하며 상기 화소 전극과 연결되어 있는 드레인 전극 및 데이터선에 연결되어 외부로부터 영상 신호를 전달받는 데이터 패드를 포함하는 데이터 배선을 형성하는 단계,상기 데이터 배선을 덮는 보호막 패턴을 형성하는 단계를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 제22항에서,상기 제1 및 제2 도전막 사이에 버퍼막을 형성하는 단계를 더 포함하며,상기 도체층을 패터닝하는 단계에서 상기 버퍼막도 상기 제2 도전막과 함께 식각하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 제22항에서,상기 게이트 배선 및 상기 화소 전극 형성 단계는 감광막을 이용하는 사진 식각 공정으로 이루어지며,상기 게이트 배선 및 상기 화소 전극 형성 단계는,상기 제2 도전막 상부에 상기 감광막을 도포하는 단계,상기 감광막을 노광 및 현상하여 적어도 제1 부분, 상기 제1 부분보다 두꺼운 제1 두께를 가지는 제2 부분과 상기 제1 두께 보다 두꺼운 제2 두께를 가지는 제3 부분을 포함하는 감광막 패턴을 형성하는 단계,상기 감광막 패턴을 식각 마스크로 이용하여, 상기 제1 부분 하부의 상기 제1 및 제2 도전막을 식각하는 단계,상기 제3 부분의 감광막 패턴을 식각 마스크로 이용하여 상기 제2 부분의 상기 제2 도전막을 식각하여 상기 제1 도전막의 상기 화소 전극과 상기 제1 및 제2 도전막의 상기 게이트 배선을 완성하는 단계를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 제22항에서,상기 게이트 배선 및 상기 화소 전극 형성 단계에서 상기 화소 전극과 동일한 층에 상기 데이터 패드와 접촉하고 있는 보조 데이터 패드를 형성하는 단계를 더 포함하며,상기 게이트 배선, 상기 화소 전극 및 상기 보조 데이터 패드 형성 단계는 감광막을 식각 마스크로 이용하는 사진 식각 공정으로 이루어지며,상기 게이트 배선 및 상기 화소 전극 형성 단계는,상기 제2 도전막 상부에 상기 감광막을 도포하는 단계,상기 감광막을 노광 및 현상하여 적어도 제1 부분, 상기 제1 부분보다 두꺼운 제1 두께를 가지는 제2 부분과 상기 제1 두께 보다 두꺼운 제2 두께를 가지는 제3 부분을 포함하는 감광막 패턴을 형성하는 단계,상기 감광막 패턴을 식각 마스크로 이용하여, 상기 제1 부분 하부의 상기 제1 및 제2 도전막을 식각하는 단계,상기 제3 부분의 감광막 패턴을 식각 마스크로 이용하여 상기 제2 부분 하부의 상기 제2 도전막을 식각하여 상기 제1 도전막의 상기 게이트 패드, 상기 화소 전극 및 상기 보조 데이터 패드와 상기 제1 및 제2 도전막의 상기 게이트선 및 상기 게이트 전극을 완성하는 단계를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 제25항에서,상기 데이터 배선 및 상기 보호막 패턴은 상기 보조 데이터 패드를 드러내는 접촉 구멍을 가지는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 제26항에서,상기 데이터 배선과 상기 보호막 패턴은 서로 동일한 모양으로 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 제22항에서,상기 데이터 배선 및 상기 보호막 패턴 형성 단계 이후, 상기 보호막 패턴으로 가리지 않는 상기 반도체층 패턴을 식각하여 서로 이웃하는 상기 데이터선 하부의 상기 반도체층 패턴을 분리하는 단계를 더 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 제22항에서,상기 데이터 배선의 하부에 실리사이드 또는 도핑된 비정질 규소로 이루어진 저항성 접촉층을 형성하는 단계를 더 포함하며,상기 데이터 배선 형성 단계에서 상기 저항성 접촉층을 함께 패터닝하는 액정 표시 장치용 트랜지스터 기판의 제조 방법.
- 제22항에서,상기 반도체 패턴과 상기 게이트 절연막 패턴은 서로 동일한 모양으로 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 제22항에서,상기 식각 저지막, 상기 반도체층 패턴 및 상기 게이트 절연막 패턴 형성 단계는 적어도 3 영역의 투과율이 다른 마스크를 이용한 사진 식각 공정으로 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 제22항에서,상기 식각 저지막, 상기 반도체층 패턴 및 상기 게이트 절연막 패턴 형성 단계는,상기 식각 저지용 절연막 상부에 감광막을 도포하는 단계,상기 감광막을 노광 현상하여 적어도 제1 부분, 상기 제1 부분보다 두꺼운 제1 두께를 가지는 제2 부분과 상기 제1 두께 보다 두꺼운 제2 두께를 가지는 제3 부분을 포함하는 감광막 패턴을 형성하는 단계,상기 감광막 패턴을 식각 마스크로 사용하여 상기 제1 부분의 상기 식각 저지용 절연막과 상기 게이트 절연막과 상기 반도체층을 상기 제2 부분과 함께 식각하여 상기 게이트 패드를 드러내는 접촉 구멍을 가지는 상기 게이트 절연막 패턴과 상기 반도체층 패턴을 완성하는 단계,상기 제3 부분을 식각 마스크로 이용하여 상기 식각 저지용 절연막을 식각하여 상기 식각 저지막을 완성하는 단계를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 제22항에서,상기 식각 저지용 절연막은 감광성 유기 절연 물질로 형성하며,상기 식각 저지막, 상기 반도체층 패턴 및 상기 게이트 절연막 패턴 형성 단계는,상기 식각 저지용 절연막을 노광 현상하여 적어도 제1 부분, 상기 제1 부분보다 두꺼운 제1 두께를 가지는 제2 부분과 상기 제1 두께 보다 두꺼운 제2 두께를 가지는 제3 부분을 포함하는 식각 저지용 절연막 패턴을 형성하는 단계,상기 식각 저지용 절연막 패턴을 식각 마스크로 사용하여 상기 제1 부분의 상기 게이트 절연막과 상기 반도체층을 상기 제2 부분과 함께 식각하여 상기 게이트 패드를 드러내는 상기 게이트 절연막 패턴과 상기 반도체층 패턴을 완성하고 상기 제3 부분을 남기어 상기 식각 저지막을 완성하는 단계를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 제22항에서,상기 데이터 배선 및 상기 보호막 패턴 형성 단계는,상기 보호막 상부에 감광막을 도포하는 단계,상기 감광막을 노광 현상하여 적어도 제1 부분, 상기 제1 부분보다 두꺼운 제1 두께를 가지는 제2 부분과 상기 제1 두께 보다 두꺼운 제2 두께를 가지는 제3 부분을 포함하는 감광막 패턴을 형성하는 단계,상기 감광막 패턴을 식각 마스크로 사용하여 상기 제1 부분의 상기 보호막과 상기 데이터 배선용 도체층을 상기 제2 부분과 함께 식각하여 상기 데이터 배선을 완성하는 단계,상기 제3 부분을 식각 마스크로 이용하여 상기 보호막을 식각하여 상기 데이터 패드를 드러내어 상기 보호막 패턴을 완성하는 단계를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 제22항에서,상기 보호막을 감광성 유기 절연막으로 형성하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
- 제22항에서,상기 도체층은 ITO 또는 IZO를 포함하는 액정 표시 장치용 박막 트랜지스터 기판의 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990027549A KR100601171B1 (ko) | 1999-07-08 | 1999-07-08 | 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990027549A KR100601171B1 (ko) | 1999-07-08 | 1999-07-08 | 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010009268A true KR20010009268A (ko) | 2001-02-05 |
| KR100601171B1 KR100601171B1 (ko) | 2006-07-13 |
Family
ID=19600362
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990027549A KR100601171B1 (ko) | 1999-07-08 | 1999-07-08 | 액정 표시 장치용 박막 트랜지스터 기판 및 그 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100601171B1 (ko) |
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Family Cites Families (4)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2639356B2 (ja) * | 1994-09-01 | 1997-08-13 | 日本電気株式会社 | 薄膜トランジスタの製造方法 |
| JP3223805B2 (ja) * | 1996-08-26 | 2001-10-29 | 日本電気株式会社 | 順スタガード型薄膜トランジスタ |
| KR100248256B1 (ko) * | 1997-04-22 | 2000-03-15 | 구본준 | 액정 표시 장치의 구조 및 그 액정 표시 장치의 제조 방법 |
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| Publication number | Publication date |
|---|---|
| KR100601171B1 (ko) | 2006-07-13 |
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