KR20010003790A - 플래쉬 메모리 셀의 플로팅 게이트 형성 방법 - Google Patents
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- 238000000034 method Methods 0.000 title claims abstract description 29
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims abstract description 63
- 229920005591 polysilicon Polymers 0.000 claims abstract description 63
- 238000011065 in-situ storage Methods 0.000 claims abstract description 32
- 230000008021 deposition Effects 0.000 claims abstract description 23
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims abstract description 13
- 229910052710 silicon Inorganic materials 0.000 claims abstract description 13
- 239000010703 silicon Substances 0.000 claims abstract description 13
- 239000000758 substrate Substances 0.000 claims abstract description 11
- 230000001590 oxidative effect Effects 0.000 claims abstract description 3
- 238000000151 deposition Methods 0.000 claims description 30
- 230000015572 biosynthetic process Effects 0.000 claims description 4
- 239000013078 crystal Substances 0.000 claims description 3
- 230000000694 effects Effects 0.000 abstract description 4
- 238000005137 deposition process Methods 0.000 abstract description 2
- BLRPTPMANUNPDV-UHFFFAOYSA-N Silane Chemical compound [SiH4] BLRPTPMANUNPDV-UHFFFAOYSA-N 0.000 abstract 2
- 230000003647 oxidation Effects 0.000 abstract 1
- 238000007254 oxidation reaction Methods 0.000 abstract 1
- 230000008569 process Effects 0.000 description 16
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 10
- 229910052698 phosphorus Inorganic materials 0.000 description 10
- 239000011574 phosphorus Substances 0.000 description 10
- 230000006866 deterioration Effects 0.000 description 6
- 239000012535 impurity Substances 0.000 description 6
- 230000008859 change Effects 0.000 description 5
- RLOWWWKZYUNIDI-UHFFFAOYSA-N phosphinic chloride Chemical compound ClP=O RLOWWWKZYUNIDI-UHFFFAOYSA-N 0.000 description 5
- 230000015556 catabolic process Effects 0.000 description 2
- 238000006731 degradation reaction Methods 0.000 description 2
- 238000010586 diagram Methods 0.000 description 2
- 238000010438 heat treatment Methods 0.000 description 2
- 230000014759 maintenance of location Effects 0.000 description 2
- 238000004519 manufacturing process Methods 0.000 description 2
- UZPZYFDULMKDMB-UHFFFAOYSA-N 1,2-dichloro-3,4-dimethylbenzene Chemical group CC1=CC=C(Cl)C(Cl)=C1C UZPZYFDULMKDMB-UHFFFAOYSA-N 0.000 description 1
- 230000005689 Fowler Nordheim tunneling Effects 0.000 description 1
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 1
- 229910021417 amorphous silicon Inorganic materials 0.000 description 1
- 230000008901 benefit Effects 0.000 description 1
- 238000002425 crystallisation Methods 0.000 description 1
- 230000008025 crystallization Effects 0.000 description 1
- 230000007423 decrease Effects 0.000 description 1
- 238000010790 dilution Methods 0.000 description 1
- 239000012895 dilution Substances 0.000 description 1
- 239000002019 doping agent Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 239000002245 particle Substances 0.000 description 1
- 230000009467 reduction Effects 0.000 description 1
- 229910052814 silicon oxide Inorganic materials 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/66007—Multistep manufacturing processes
- H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
- H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
- H01L29/66409—Unipolar field-effect transistors
- H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
- H01L29/66825—Unipolar field-effect transistors with an insulated gate, i.e. MISFET with a floating gate
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
- H01L29/76—Unipolar devices, e.g. field effect transistors
- H01L29/772—Field effect transistors
- H01L29/78—Field effect transistors with field effect produced by an insulated gate
- H01L29/788—Field effect transistors with field effect produced by an insulated gate with floating gate
- H01L29/7881—Programmable transistors with only two possible levels of programmation
- H01L29/7883—Programmable transistors with only two possible levels of programmation charging by tunnelling of carriers, e.g. Fowler-Nordheim tunnelling
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- Engineering & Computer Science (AREA)
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- Ceramic Engineering (AREA)
- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Computer Hardware Design (AREA)
- Manufacturing & Machinery (AREA)
- Semiconductor Memories (AREA)
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Abstract
본 발명은 플래쉬 메모리 셀의 플로팅 게이트 형성 방법에 관한 것으로, 플로팅 게이트용 폴리실리콘을 증착하고 후속 유전체막 형성을 위한 열처리 공정을 실시함에 따라 비정질 상태로 증착된 폴리실리콘이 결정화되어 발생되는 기계적 스트레스에 의해 터널 산화막이 열화되는 문제점을 해결하기 위하여, 필드 산화막이 형성된 실리콘 기판을 산화시켜 터널 산화막을 형성하는 단계, 상기 터널 산화막 상에 플로팅 게이트용 폴리실리콘층을 형성하되, 인-시투 도프트 폴리실리콘 증착 방법을 사용하고, 증착 온도를 595℃, 증착 압력을 0.5Torr, SiH4의 플로우율을 1200sccm 이상, PH3의 플로우율을 120sccm 이하로 하여 완전 결정립으로 이루어진 플로팅 게이트용 폴리실리콘층을 형성하는 단계로 플로팅 게이트를 형성하므로써, 터널 산화막의 열화를 방지하고 불순물 농도 및 열 버젯(thermal budget)을 감소시키며, 그레인 크기를 증가시켜 그레인 바운더리 효과를 감소시킬 수 있는 플래쉬 메모리 셀의 플로팅 게이트 형성 방법이 개시된다.
Description
본 발명은 플래쉬 메모리 셀의 플로팅 게이트 형성 방법에 관한 것으로, 특히 인-시투(in-situ) 도프트 폴리실리콘을 사용하여 플로팅 게이트용 폴리실리콘을 증착하되, 증착시 폴리실리콘 입자가 모두 결정화되도록 하므로써 플로팅 게이트용 폴리실리콘의 상변화시 인가되는 기계적 스트레스로 인한 터널 산화막의 열화를 방지할 수 있는 플래쉬 메모리 셀의 플로팅 게이트 형성 방법에 관한 것이다.
플래쉬 메모리 셀에서 플로팅 게이트는 전자를 저장(program)하였다가 터널 산화막을 통해 전자를 방출(erase)하는 기능을 한다. 이와 같은 플래쉬 메모리 셀의 플로팅 게이트는 일반적인(normal) 폴리실리콘을 증착한 후 POCl3를 도핑하는 방법으로 형성한다.
플로팅 게이트용 폴리실리콘층 형성시 인-시투 도프트 폴리실리콘 증착기술을 사용하면 폴리실리콘 증착공정과 도핑공정이 동시에 진행되므로 공정이 단순화되고, 불순물을 활성화시키기 위한 열공정을 추가적으로 실시할 필요 없이 POCl3도핑 공정을 생략할 수 있어 불순물(인)에 의한 영향을 줄일 수 있게 된다. 이에 따라 소자의 신뢰성을 향상시킬 수 있고 그레인 크기 증가에 따른 그레인 바운더리 효과를 감소시킬 수 있어 소자의 소거 특성을 개선할 수 있다. 또한, POCl3을 도핑하는 방법에서는 인의 농도가 낮아질수록 그레인의 균일성을 제어하는 것이 어렵지만, 인-시투 도프트 폴리실리콘 증착방법을 사용하는 경우에는 인의 농도가 저농도인 경우에도 그레인의 균일성을 제어하는 것이 용이하다.
인-시투 도프트 폴리실리콘 증착 방법이 이와 같은 장점을 갖고 있음에도 불구하고 플래쉬 메모리 셀의 플로팅 게이트 형성 공정에 적용되지 않는 이유는 DRAM 소자와 달리 플래쉬 메모리 소자 동작시에는 터널 산화막에 고전압이 인가되고 파울러-노드하임(Fowler-Nordheim) 터널링에 의해 소거 동작이 진행되므로써 터널 산화막이 쉽게 열화되기 때문이다. 즉, 플래쉬 메모리 소자의 동작시에는 플로팅 게이트가 터널 산화막에 영향을 미치지 않도록 해야 한다. 그러나 현재는 인-시투 도프트 폴리실리콘 증착 방법으로 형성한 플로팅 게이트가 어떤 점에서 터널 산화막의 특성을 열화시키는지에 대한 연구가 부족하고, 이를 개선하기 위해서 어떤 요소를 제어해야 하는지에 대한 정확한 가이드 라인이 없는 실정이다. 이러한 이유로 대부분의 플래쉬 메모리 소자 제조시 일반적인 폴리실리콘을 증착하고 POCl3를 도핑하는 방법으로 플로팅 게이트를 형성하고 있다.
인-시투 도프트 폴리실리콘층이 터널 산화막의 특성을 열화시키는 요인은 비정질로 증착된 폴리실리콘이 후속 열처리 공정에 의해 결정화되면서 터널 산화막에 가해지는 기계적 스트레스, 인-시투 도프트 폴리실리콘 내 불순물의 폴리실리콘층과 터널 산화막 계면으로의 집중 등이다. DRAM에서는 폴리실리콘이 비정질로 증착되고 패터닝된 후 결정화되기 때문에 상변화에 의해 게이트 산화막에 인가되는 기계적 스트레스가 작아 게이트 산화막이 열화되는 정도가 상당히 미약하다. 그러나 플래쉬 메모리 소자에서는 폴리실리콘이 비정질로 증착되고 후속 유전체막 형성공정 동안에 웨이퍼 전체에 걸쳐 결정화된 후 패터닝되기 때문에 상변화에 의한 터널 산화막의 열화가 심해지게 된다.
도 1은 플래쉬 메모리 셀 제조 공정 중 플로팅 게이트 형성 과정을 설명하기 위해 도시한 소자의 단면도이다.
필드 산화막(12)이 형성된 실리콘 기판(11)을 산화시켜 터널 산화막(13)을 형성한다. 이후, 인-시투 도프트 폴리실리콘 형성 공정으로 터널 산화막(13) 상부에 플로팅 게이트용 폴리실리콘층(14)을 형성한다. 다음에, 플로팅 게이트와 후속 공정으로 형성될 콘트롤 게이트와의 절연을 위해 폴리실리콘층(14) 상부에 유전체막(15)을 형성한다. 유전체막(15)은 예를 들어, 하부산화막(15A)-질화막(15B)-상부산화막(15C)의 ONO 구조로 형성한다.
일반적으로 터널 산화막(13) 형성 후 실리콘 기판(11)에는 압축 응력(copressive stress)이 발생하고 비정질 상태로 증착된 인-시투 도프트 폴리실리콘층(14)은 유전체막(15) 형성시의 열공정에 의해 결정화된다.
유전체막(15)의 하부 산화막(15A)은 디클로로사일렌(DCS) 열산화막(HTO)으로서 830℃에서 형성되며, 이 온도는 인-시투 도프트 폴리실리콘이 결정화되기에 충분한 온도이다. 터널 산화막(13) 형성 후 실리콘 기판(11)에는 압축 응력이 발생되지만 비정질로 증착된 인-시투 도프트 폴리실리콘이 유전체막(15) 형성시 결정화되면서 장력(tensile stress)으로 변화된다. 이때 실리콘 기판(11) 전체에 걸쳐 비정질 인-시투 도프트 폴리실리콘이 결정화되기 때문에 실리콘 기판(11)과 터널 산화막(13) 계면에서 상당한 손상이 발생하게 된다. 실리콘 기판(11)과 터널 산화막 (13)의 계면 취약은 터널 산화막(13)을 통해서 전자가 유입/방출(In/Out)해야 하는 상황(erase)에서 차지 트랩(charge trap)을 야기시킬 뿐만 아니라 터널 산화막(13) 열화로 인한 소거 균일성(erase uniformity)을 저하시키고 차지 리텐션(charge retention) 특성을 저하시키게 되는 등의 문제점이 있다.
따라서, 본 발명은 플로팅 게이트용 폴리실리콘 증착시 인-시투 도프트 폴리실리콘 증착 방법으로 완전히 결정화된 상태로 증착하여 폴리실리콘의 상태 변화시 터널 산화막에 가해지는 스트레스를 제거하므로써, 터널 산화막의 열화를 방지하고 불순물 농도 및 열 버젯(thermal budget)을 감소시키며, 그레인 크기를 증가시켜 그레인 바운더리 효과를 감소시킬 수 있는 플래쉬 메모리 셀의 플로팅 게이트 형성 방법을 제공하는데 그 목적이 있다.
상술한 목적을 달성하기 위한 본 발명에 따른 플래쉬 메모리 셀의 플로팅 게이트 형성 방법은 필드 산화막이 형성된 실리콘 기판을 산화시켜 터널 산화막을 형성하는 단계와, 상기 터널 산화막 상에 플로팅 게이트용 폴리실리콘층을 형성하되, 인-시투 도프트 폴리실리콘 증착 방법을 사용하여 플로팅 게이트용 폴리실리콘층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 한다.
도 1은 플래쉬 메모리 셀 제조 공정 중 플로팅 게이트 형성 과정을 설명하기 위해 도시한 소자의 단면도.
도 2(a) 내지 2(c)는 인-시투 도프트 폴리실리콘의 비정질 정도에 따른 터널 산화막의 열화를 설명하기 위해 도시한 도면.
이하, 첨부된 도면을 참조하여 본 발명을 상세히 설명하기로 한다.
도 2(a) 내지 2(c)는 인-시투 도프트 폴리실리콘의 비정질 정도에 따른 터널 산화막의 열화를 설명하기 위해 도시한 도면이다.
도 2(a) 및 2(b)는 인-시투 도프트 폴리실리콘을 증착한 후 관찰한 미세조직으로, 도 2(a)는 비정질의 포션이 대부분이고 도 2(b)는 결정질의 포션이 대부분이다.
도 2(c)는 두 조건에서 각각 인-시투 도프트 폴리실리콘 증착 방법으로 플로팅 게이트용 폴리실리콘을 증착한 후 패터닝하고 결정화를 위한 어닐링을 실시한 조건에서, 200㎛ × 200㎛ 면적 패턴에서 측정한 CCST후 플랫 밴드 전압(flat band voltage)를 조사한 결과를 나타내는 그래프이다. 그래프에서, 'A'는 도 2(a)의 경우를 나타내고 'B'는 도 2(b)의 경우를 나타낸다.
NMOS 영역 패턴에서, 기판쪽에서 게이트 산화막쪽으로 전기적 스트레스를 인가하면, 패터닝되고 결정화 어닐링된 경우일지라도 증착시 비정질의 포션이 많으면 스트레스에 따른 플랫 밴드 전압 변화가 크기 때문에 터널 산화막이 열화됨을 알 수 있다.
본 발명에서는 인-시투 도프트 폴리실리콘의 상변화에 의한 기계적 스트레스가 터널 산화막에 가해지면서 터널 산화막이 열화되는 현상을 방지하기 위하여 인-시투 도프트 폴리실리콘 증착시 완전 결정립이 되도록 한다. 이를 위해서는 인-시투 도프트 폴리실리콘의 증착 압력, 온도 및 가스 플로우 율을 조절하여야 한다. 현재 셋-업(set-up)되어 있는 인-시투 도프트 폴리실리콘의 안정적인 증착 임계조건은 증착온도 595℃, 압력 0.5Torr, SiH4/PH3(1% He Dilution) 플로우 율 = 1200sccm/120sccm이다. 인-시투 도프트 폴리실리콘은 증착 온도가 높을수록, 압력이 낮을수록, SiH4/PH3의 비율이 낮을수록 증착시 미세조직의 결정립이 많아지는 특성을 가지므로, 안정적인 증착 임계조건에서 온도, 압력 및 가스 플로우율의 3가지 변수를 조절하여 증착시 완전 결정립 구조를 얻을 수 있다.
인-시투 도프트 폴리실리콘 내의 인(P)은 후속 열공정 동안에 플로팅 게이트용 폴리실리콘과 터널 산화막의 계면, 특히 그레인 바운더리에 집중되고 이것들이 플로팅 게이트용 폴리실리콘과 인접한 터널 산화막의 특성을 열화시킨다. 따라서, 인-시투 도프트 폴리실리콘 내의 인 농도와 결정립 크기를 감소시켜 그레인 바운더리에 집중된 인의 농도를 줄여야 한다.
본 발명에서는 POCl3도핑 공정을 생략하기 때문에 총 열 버젯(total thermal budget)에 대해서 열처리 공정이 자동적으로 줄어들게 되어 인의 집중을 부가적으로 줄일 수 있다.
결정립의 크기는 인이 그레인 바운더리로 집중되는 측면에서는 클수록 좋으나 소거 균일성 측면에서는 결정립의 크기가 균등해야 하고, 플래쉬 메모리 셀의 소오스와 중첩되는 인-시투 도트프 폴리실리콘의 미세조직인 그레인 바운더리의 수가 일정해야 한다. 즉, 인-시투 도프트 폴리실리콘 증착시 결정립만으로 이루어지도록 하면서 이 결정립의 크기가 균일해야 한다. 이를 위해서는 SiH4에 대한 PH3의 플로우 율을 낮추어 주어야 하고, 이것은 인의 농도 감소와도 부합되는 조건이다.
이러한 조건에 의해, 본 발명에 따른 인-시투 도프트 폴리실리콘의 증착 조건은 상술한 안정적인 임계 조건에서 SiH4의 플로우 율을 1500sccm 이상으로 높히고 PH3의 플로우율을 86sccm 이하로 하는 것이다.
이상에서 설명한 바와 같이, 본 발명에 의한 플래쉬 메모리 셀의 플로팅 게이트는 인-시투 도프트 폴리실리콘 증착 방법으로 플로팅 게이트용 폴리실리콘을 형성하되, 595℃의 증착온도, 0.5Torr의 압력조건에서 SiH4를 1500sccm이상으로 플로우시키고 PH3를 86sccm 이하로 플로우시키거나, SiH4를 1200sccm이상으로 플로우시키고 PH3를 120sccm 이하로 플로우시켜 인-시투 도프트 폴리실리콘이 완전 결정립이 되고 결정립의 크기가 균일하도록 형성된다.
상술한 바와 같이, 본 발명에 의하면 인-시투 도프트 폴리실리콘 증착 방법에 의해 플로팅 게이트용 폴리실리콘을 형성하기 때문에. POCl3 도핑 공정을 생략할 수 있어 공정이 단순화되고 열 버젯이 감소하여 터널 산화막의 열화를 줄일 수 있다. 또한, 그레인의 크기가 커서 그레인 바운더리로의 불순물(인) 집중도가 감소하여 터널 산화막의 열화를 억제할 수 있어 차지 리텐션 특성이 향상되고, 플로팅 게이트용 폴리실리콘 내의 불순물 농도를 낮게 제어하더라도 그레인 크기를 충분히 균일하게 조절할 수 있다.
Claims (4)
- 필드 산화막이 형성된 실리콘 기판을 산화시켜 터널 산화막을 형성하는 단계와,상기 터널 산화막 상에 플로팅 게이트용 폴리실리콘층을 형성하되, 인-시투 도프트 폴리실리콘 증착 방법을 사용하여 플로팅 게이트용 폴리실리콘층을 형성하는 단계를 포함하여 이루어지는 것을 특징으로 하는 플래쉬 메모리 셀의 플로팅 게이트 형성 방법.
- 제 1 항에 있어서,상기 플로팅 게이트용 폴리실리콘층은 완전 결정립으로 형성되는 것을 특징으로 하는 플래쉬 메모리 셀의 플로팅 게이트 형성 방법.
- 제 1 항에 있어서,상기 플로팅 게이트용 폴리실리콘층은 증착 온도를 595℃, 증착 압력을 0.5Torr, SiH4의 플로우율을 1200sccm 이상, PH3의 플로우율을 120sccm 이하로 하여 형성하는 것을 특징으로 하는 플래쉬 메모리 셀의 플로팅 게이트 형성 방법.
- 제 1 항에 있어서,상기 플로팅 게이트용 폴리실리콘층은 증착 온도를 595℃, 증착 압력을 0.5Torr, SiH4의 플로우율을 1500sccm 이상, PH3의 플로우율을 86sccm 이하로 하여 형성하는 것을 특징으로 하는 플래쉬 메모리 셀의 플로팅 게이트 형성 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990024225A KR100323380B1 (ko) | 1999-06-25 | 1999-06-25 | 플래쉬 메모리 셀의 플로팅 게이트 형성 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1019990024225A KR100323380B1 (ko) | 1999-06-25 | 1999-06-25 | 플래쉬 메모리 셀의 플로팅 게이트 형성 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20010003790A true KR20010003790A (ko) | 2001-01-15 |
| KR100323380B1 KR100323380B1 (ko) | 2002-02-19 |
Family
ID=19595301
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1019990024225A KR100323380B1 (ko) | 1999-06-25 | 1999-06-25 | 플래쉬 메모리 셀의 플로팅 게이트 형성 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR100323380B1 (ko) |
Family Cites Families (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPH05102488A (ja) * | 1991-10-07 | 1993-04-23 | Mitsubishi Electric Corp | 半導体装置の製造方法 |
-
1999
- 1999-06-25 KR KR1019990024225A patent/KR100323380B1/ko not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| KR100323380B1 (ko) | 2002-02-19 |
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