KR20010003055A - 전계방출 표시소자의 제조방법 - Google Patents

Abstract

본 발명은 게이트 전극층과 캐소드 라인 사이의 경로를 증가시켜 이들 사이의 전기적 숏트를 방지하여 소자를 안정화시킬 뿐만 아니라 소자의 수명을 증가시킬 수 있는 전계방출 표시소자의 제조방법을 제공한다.

본 발명에 따라, 상부에 캐소드 라인이 형성된 기판 상에 절연막을 형성하고, 캐소드 라인 상의 절연막 상부에 소정 간격으로 이격된 다수개의 포토레지스트막 패턴을 형성한다. 그런 다음, 기판 전면에 게이트 전극층을 형성하고, 게이트 전극층을 포토레지스트막 패턴의 일부가 노출되도록 식각하여 다수개의 소정의 홀을 형성한다. 그리고 나서, 홀을 통하여 노출된 포토레지스트 패턴 및 절연막을 캐소드 라인이 노출되도록 순차적으로 식각하여 다수개의 게이트홀을 형성한 후, 게이트홀 내의 캐소드라인 상에 다수개의 에미터팁을 형성하고, 다수개의 포토레지스트막 패턴을 제거한다.

Description

전계방출 표시소자의 제조방법{Method of manufacturing field emission display device}

본 발명은 전계방출 표시소자의 제조방법에 관한 것으로, 특히 캐소드 라인과 게이트 전극층 사이의 전기적 숏트를 방지할 수 있는 전계방출 표시소자의 제조방법에 관한 것이다.

일반적으로 전계방출 표시소자(Field Emission Display ; FED)는 FEA(field emission array)를 매트릭스-어드세스할 수 있고, CRT와 같이 전자빔으로 형광체를 자극하여 음극선 발광을 일으키는 원리를 이용한 표시기이다.

이러한 FED는 캐소드판과 애노드판과, 그들 사이에 스페이서가 개재된다. 또한, 캐소드판에는 게이트 전극과 전자를 방출하는 수개의 에미터팁이 구비되어 FEA가 형성되고, 애노드판에는 ITO(indium tin oxide) 전극과 형광체가 구비되어 전계방출 표시장치의 컬러화를 실현한다.

한편, 전계방출 표시소자의 밝기를 결정하는 에미터 팁은 게이트 전극 층에 소정의 홀을 형성한 다음, 그 홀 내부에 금속을 원뿔형태로 증착하여 형성한다.

도 1a 내지 도 1e는 종래의 FED 소자의 제조방법을 설명하기 위한 단면도이다.

도 1a에 도시된 바와 같이, 글래스 또는 웨이퍼와 같은 기판(10) 상에 캐소드 라인 (11)을 형성하고, 기판 전면에 절연막(12) 및 게이트 전극층(12)을 순차적으로 형성한다. 그런 다음, 도 1b에 도시된 바와 같이, 게이트 전극층(13)을 절연막(12)의 일부가 노출되도록 식각하여 0.3 내지 1.5㎛의 직경을 갖는 홀을 형성한다.

도 1c를 참조하면, 게이트 전극층(13)을 마스크로하여 노출된 절연막(12)을 BOE(Buffer Oxide Etcher) 또는 반응성이온에칭(Reactive Ion Etching; RIE)으로 식각하여 캐소드라인(11)을 노출시켜 게이트홀(H1, H2, H3)을 형성한다. 그런 다음, 진공증착장비에 기판(11)을 장착하고, 기판(11)의 표면과 직각을 이루는 회전축에 대하여 회전시키면서 게이트 전극층(13) 표면에 희생층으로서 알루미늄막 (14)을 증착한다. 이때, 알루미늄 입자가 기판 표면에 대하여 15 내지 30도 각도를 이루면서 입사되어, 알루미늄막(14)이 게이트 전극층(13) 및 게이트홀(H1, H2, H3)의 에지에도 증착된다.

도 1d를 참조하면, 도 1c의 구조 상에 Mo막, MoW막, Cr막과 같은 팁형성용 물질막(15)을 전자빔증착(E-beam evaporation) 장비를 이용하여 증착하여, 캐소드라인(11) 상에 원추형태의 에미터팁(15A, 15B, 15C)을 형성한 후, 도 1e에 도시된 바와 같이, 알루미늄막(14) 상부에 증착된 팁형성용 물질막(15) 및 알루미늄막(14)을 리프트오프(lift off) 방식으로 제거한다.

한편, 본 도면에서는 단지 3개의 팁만을 도시하였지만, 실제의 공정에서는 한 캐소드 라인에 10 내지 10,000 개의 팁이 형성된다.

그러나, 상기한 바와 같은 FED 소자의 제조에서는, 절연막(12)의 식각시, 식각 표면에 발생되는 이물질에 의한 표면 댕글링 본드에 의해 식각후의 절연막(12) 표면의 전도도가 증가된다. 이에 따라, 상기한 바와 같이, 캐소드 라인(11)과 게이트 전극층(13) 사이의 경로가 짧은 경우, 게이트 전극층(13)과 캐소드라인(11)이 전기적으로 숏트(short)되고 누설전류가 발생된다. 결과로서, 소자가 불안정해질 뿐만 아니라 소자의 수명이 단축된다.

따라서, 본 발명은 상기한 종래의 문제점을 해결하기 위한 것으로서, 게이트 전극층과 캐소드 라인 사이의 경로를 증가시켜 이들 사이의 전기적 숏트를 방지하여 소자를 안정화시킬 뿐만 아니라 소자의 수명을 증가시킬 수 있는 전계방출 표시소자의 제조방법을 제공함에 그 목적이 있다.

도 1a 내지 도 1e는 종래의 전계방출 표시소자의 제조방법을 설명하기 위한 단면도.

도 2a 내지 도 2f는 본 발명의 제 1 실시예에 따른 전계방출 표시소자의 제조방법을 설명하기 위한 단면도.

도 3a 및 도 3b는 본 발명의 제 2 실시예에 따른 전계방출 표시소자의 제조방법을 설명하기 위한 단면도.

도 4a 및 도 4b는 본 발명의 제 3 실시예에 따른 전계방출 표시소자의 제조방법을 설명하기 위한 단면도.

도 5a 및 도 5b는 본 발명의 제 4 실시예에 따른 전계방출 표시소자의 제조방법을 설명하기 위한 단면도.

도 6a 및 도 6b는 본 발명의 제 5 실시예에 따른 전계방출 표시소자의 제조방법을 설명하기 위한 단면도.

(도면의 주요부분에 대한 부호의 설명)

20 : 기판 21 : 캐소드 라인

22, 22A, 22B : 절연막

23, 23A, 23B, 23C : 포토레지스트막 패턴

24 : 게이트 전극층

26A, 26B, 26C : 에미터팁

H1, H2, H3 : 게이트홀

상기한 목적을 달성하기 위하여 본 발명의 제 1 실시예에 따라, 상부에 캐소드 라인이 형성된 기판 상에 절연막을 형성하고, 캐소드 라인 상의 절연막 상부에 소정 간격으로 이격된 다수개의 포토레지스트막 패턴을 형성한다. 그런 다음, 기판 전면에 게이트 전극층을 형성하고, 게이트 전극층을 포토레지스트막 패턴의 일부가 노출되도록 식각하여 다수개의 소정의 홀을 형성한다. 그리고 나서, 홀을 통하여 노출된 포토레지스트 패턴 및 절연막을 캐소드 라인이 노출되도록 순차적으로 식각하여 다수개의 게이트홀을 형성한 후, 게이트홀 내의 캐소드라인 상에 다수개의 에미터팁을 형성하고, 다수개의 포토레지스트막 패턴을 제거한다.

또한, 본 발명의 제 2 실시예에 따라, 상부에 캐소드 라인이 형성된 기판 상에 절연막을 형성하고, 캐소드 라인 상의 절연막 상부에 캐소드 라인의 형태로 포토레지스트막 패턴을 형성한다. 그런 다음, 기판 전면에 게이트 전극층을 형성하고, 게이트 전극층, 포토레지스트막 패턴 및 절연막을 캐소드 라인이 노출되도록 순차적으로 식각하여 다수개의 게이트홀을 형성한다. 그리고 나서, 게이트홀 내의 캐소드라인 상에 다수개의 에미터팁을 형성하고, 포토레지스트막 패턴을 제거한다.

또한, 본 발명의 제 3 실시예에 따라, 상부에 캐소드 라인이 형성된 기판 상에 절연막을 형성하고, 캐소드 라인 상에 소정 간격으로 이격된 다수개의 포토레지스트막 패턴을 형성한다. 그런 다음, 기판 전면에 절연막 및 게이트 전극층을 순차적으로 형성하고, 게이트 전극층, 절연막 및 포토레지스트막 패턴을 캐소드 라인이 노출되도록 순차적으로 식각하여 다수개의 게이트홀을 형성한다. 그리고 나서, 게이트홀 내의 캐소드라인 상에 다수개의 에미터팁을 형성하고, 다수개의 포토레지스트막 패턴을 제거한다.

또한, 본 발명의 제 4 실시예에 따라, 상부에 캐소드 라인이 형성된 기판 상에 제 1 절연막을 형성하고, 캐소드 라인 상의 제 1 절연막 상부에 소정 간격으로 이격된 다수개의 포토레지스트막 패턴을 형성한다. 그런 다음, 기판 전면에 제 2 절연막 및 게이트 전극층을 순차적으로 형성하고, 게이트 전극층, 제 2 절연막, 포토레지스트막 패턴 및 제 2 절연막을 캐소드 라인이 노출되도록 순차적으로 식각하여 다수개의 게이트홀을 형성한다. 그리고 나서, 게이트홀 내의 캐소드라인 상에 다수개의 에미터팁을 형성하고, 다수개의 포토레지스트막 패턴을 제거한다.

또한, 본 발명의 제 5 실시예에 따라, 상부에 캐소드 라인이 형성된 기판 상에 캐소드 라인을 완전히 덮도록 포토레지스트막 패턴을 형성하고, 기판 전면에 게이트 전극층을 형성한다. 그런 다음, 게이트 전극층 및 포토레지스트막 패턴을 캐소드 라인이 노출되도록 순차적으로 식각하여 다수개의 게이트홀을 형성하고, 게이트홀 내의 캐소드라인 상에 다수개의 에미터팁을 형성한 후, 포토레지스트막 패턴을 제거한다.

이하, 첨부된 도면을 참조하여 본 발명의 실시예를 설명한다.

도 2a 내지 도 2f는 본 발명의 제 1 실시예에 따른 전계방출 표시소자의 제조방법을 설명하기 위한 단면도이다.

도 2a를 참조하면, 글래스 또는 웨이퍼와 같은 기판(20) 상에 캐소드 라인 (21)을 형성하고, 기판 전면에 0.2 내지 1㎛의 두께로 절연막(22)을 형성한다. 여기서, 절연막(22)은 SiO₂막, SiON막, 또는 SiNx막으로 형성한다. 그런 다음, 절연막(22) 상부에 0.13 내지 1㎛의 두께로 포토레지스트막을 증착하고 패터닝하여 캐소드 라인(21) 상의 절연막(22) 상부에 소정간격으로 이격된 다수개의 포토레지스트막 패턴(23A, 23B, 23C)을 형성한다. 그런 다음, 기판 전면에 Cr막, Mo막, MoW막, W막으로 이루어진 그룹으로부터 선택되는 하나의 물질로 게이트 전극층(24)을 형성한다.

도 2b를 참조하면, 게이트 전극층(24)을 포토레지스트막 패턴(23A, 23B, 23C)의 일부가 노출되도록 식각하여 소정의 홀을 형성한다. 그런 다음, 도 2c에 도시된 바와 같이, 게이트 전극층(24)을 마스크로하여 노출된 포토레지스트막 패턴 (23A, 23B, 23C)을 식각하여, 절연막(22)을 노출시킨다. 그리고 나서, 게이트 전극층(24) 및 포토레지스트막 패턴(23A, 23B, 23C)을 식각 마스크로하여 노출된 절연막(22)을 BOE 또는 RIE로 식각하여 캐소드 라인(21)을 노출시켜, 도 2d에 도시된 바와 같이, 게이트홀(H1, H2, H3)을 형성한다.

도 2e를 참조하면, 진공증착장비에 기판(21)을 장착하고, 기판(21)의 표면과 직각을 이루는 회전축에 대하여 회전시키면서 게이트 전극층(24) 표면에 희생층으로서 알루미늄막(미도시)을 증착한다. 이때, 알루미늄 입자가 기판 표면에 대하여 30도 각도를 이루면서 입사되어, 알루미늄막이 게이트 전극층(24) 및 게이트홀(H1, H2, H3)의 에지에도 증착된다. 그리고 나서, 상기한 기판 전면에 Mo막, MoW막, Cr막과 같은 팁형성용 물질막을 전자빔증착(E-beam evaporation) 장비를 이용하여 증착하여, 캐소드 라인(21) 상에 원추형태의 에미터팁(26A, 26B, 26C)을 형성한다. 그런 다음, 상기 알루미늄막 상부에 증착된 팁형성용 물질막 및 알루미늄막을 리프트 오프 방식으로 제거한다.

그런 다음, 도 2f에 도시된 바와 같이, 포토레지스트막 패턴(23A, 23B, 23C)를 에이싱(ashing) 공정이나, 습식 또는 건식식각으로 제거한다.

상기한 제 1 실시예에 의하면, 포토레지스트막 패턴(23A, 23B, 23C)에 의해, 캐소드 라인(21)과 게이트 전극층(24) 사이의 경로가 증가되어, 이들 사이의 전기적 숏트가 방지된다.

도 3a 및 도 3b는 본 발명의 제 2 실시예에 따른 전계방출 표시소자의 제조방법을 설명하기 위한 단면도로서, 본 실시예에서는 상기한 실시예와는 달리, 도 3a에 도시된 바와 같이, 게이트 전극층(24)의 형성전에 0.13 내지 1㎛의 두께의 포토레지스트막 패턴(23)을 캐소드 라인(21)의 형태로 절연막(22) 상에 형성한 후, 상기 제 1 실시예와 같은 후속 공정을 진행한다.

이에 따라, 도 3b에 도시된 바와 같이, 포토레지스트막 패턴(23)의 제거후, 캐소드 라인(21)과 게이트 전극층(24) 사이의 경로가 증가되어, 이들 사이의 전기적 숏트가 방지된다.

또한, 도 4a 및 도 4b는 본 발명의 제 3 실시예에 따른 전계방출 표시소자의 제조방법을 설명하기 위한 단면도로서, 본 실시예에서는 상기한 실시예와는 달리 도 4a에 도시된 바와 같이, 절연막(22)의 형성전에 제 1 실시예와 같은 형태로 캐소드 라인(21) 상부에 0.13 내지 1㎛의 두께를 갖고 소정간격으로 이격된 다수개의 포토레지스트막 패턴(23A, 23B, 23C)을 형성하고, 상기 제 1 실시예와 같은 후속 공정을 진행한다.

이에 따라, 도 4b에 도시된 바와 같이, 포토레지스트막 패턴(23A, 23B, 23C)의 제거후, 캐소드 라인(21)과 게이트 전극층(24) 사이의 경로가 증가되어, 이들 사이의 전기적 숏트가 방지된다.

또한, 도 5a 및 도 5b는 본 발명의 제 4 실시예에 따른 전계방출 표시소자의 제조방법을 설명하기 위한 단면도로서, 본 실시예에서는 상기한 실시예와는 달리 도 5a에 도시된 바와 같이, 절연막(22)을 제 1 및 제 2 절연막(22A, 22B)의 이중막으로 형성하고, 이들 사이에 0.13 내지 1㎛의 두께를 갖고 상기 제 1 실시예와 같은 형태로 소정간격으로 이격된 다수개의 포토레지스트막 패턴(23A, 23B, 23C)을 개재하여 형성한 후, 상기 제 1 실시예와 같은 후속 공정을 진행한다.

이에 따라, 도 5b에 도시된 바와 같이, 포토레지스트막 패턴(23A, 23B, 23C)의 제거후, 캐소드 라인(21)과 게이트 전극층(24) 사이의 경로가 증가되어, 이들 사이의 전기적 숏트가 방지된다.

또한, 도 6a 및 도 6b는 본 발명의 전계방출 표시소자의 제조방법을 설명하기 위한 단면도로서, 본 실시예에서는 상기한 실시예와는 달리 도 6a에 도시된 바와 같이, 절연막 대신에 캐소드 라인(21)을 완전히 덮도록 포토레지스트막 패턴 (23)을 형성하고, 상기 제 1 실시예와 같은 후속 공정을 진행한다.

이에 따라, 도 6b에 도시된 바와 같이, 절연막이 존재하지 않기 때문에, 절연막의 표면 전도도 증가에 기인하는 캐소드 라인(21)과 게이트 전극층(24) 사이의 숏트가 방지된다.

상기한 본 발명에 의하면, 캐소드 라인과 게이트 전극층 사이에 포토레지스트막 패턴을 형성한 후 이후에 제거하거나 절연막의 사용을 배제하여, 이들 사이의 경로를 증가시킴으로써 절연막의 표면 전도도에 기인하는 이들 사이의 전기적 쇼트 문제가 방지된다. 이에 따라, 소자가 안정화될 뿐만 아니라 소자의 수명을 증가된다.

또한, 본 발명은 상기 실시예에 한정되지 않고, 본 발명의 기술적 요지를 벗어나지 않는 범위내에서 다양하게 변형시켜 실시할 수 있다.

Claims (9)

1. 상부에 캐소드 라인이 형성된 기판 상에 절연막을 형성하는 단계;

   상기 캐소드 라인 상의 상기 절연막 상부에 소정 간격으로 이격된 다수개의 포토레지스트막 패턴을 형성하는 단계;

   상기 기판 전면에 게이트 전극층을 형성하는 단계;

   상기 게이트 전극층을 상기 포토레지스트막 패턴의 일부가 노출되도록 식각하여 다수개의 소정의 홀을 형성하는 단계;

   상기 홀을 통하여 노출된 포토레지스트 패턴 및 절연막을 캐소드 라인이 노출되도록 순차적으로 식각하여 다수개의 게이트홀을 형성하는 단계;

   상기 게이트홀 내의 상기 캐소드라인 상에 다수개의 에미터팁을 형성하는 단계; 및

   상기 다수개의 포토레지스트막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 전계방출 표시소자의 제조방법.
2. 제 1 항에 있어서, 상기 포토레지스트막 패턴의 두께는 0.13 내지 1㎛인 것을 특징으로 하는 전계방출 표시소자의 제조방법.
3. 상부에 캐소드 라인이 형성된 기판 상에 절연막을 형성하는 단계;

   상기 캐소드 라인 상의 상기 절연막 상부에 상기 캐소드 라인의 형태로 포토레지스트막 패턴을 형성하는 단계;

   상기 기판 전면에 게이트 전극층을 형성하는 단계;

   상기 게이트 전극층, 포토레지스트막 패턴 및 상기 절연막을 상기 캐소드 라인이 노출되도록 순차적으로 식각하여 다수개의 게이트홀을 형성하는 단계;

   상기 게이트홀 내의 상기 캐소드라인 상에 다수개의 에미터팁을 형성하는 단계; 및

   상기 포토레지스트막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 전계방출 표시소자의 제조방법.
4. 제 3 항에 있어서, 상기 포토레지스트막 패턴의 두께는 0.13 내지 1㎛인 것을 특징으로 하는 전계방출 표시소자의 제조방법.
5. 상부에 캐소드 라인이 형성된 기판 상에 절연막을 형성하는 단계;

   상기 캐소드 라인 상에 소정 간격으로 이격된 다수개의 포토레지스트막 패턴을 형성하는 단계;

   상기 기판 전면에 절연막 및 게이트 전극층을 순차적으로 형성하는 단계;

   상기 게이트 전극층, 절연막 및 포토레지스트막 패턴을 상기 캐소드 라인이 노출되도록 순차적으로 식각하여 다수개의 게이트홀을 형성하는 단계;

   상기 게이트홀 내의 상기 캐소드라인 상에 다수개의 에미터팁을 형성하는 단계; 및

   상기 다수개의 포토레지스트막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 전계방출 표시소자의 제조방법.
6. 제 5 항에 있어서, 상기 포토레지스트막 패턴의 두께는 0.13 내지 1㎛인 것을 특징으로 하는 전계방출 표시소자의 제조방법.
7. 상부에 캐소드 라인이 형성된 기판 상에 제 1 절연막을 형성하는 단계;

   상기 캐소드 라인 상의 상기 제 1 절연막 상부에 소정 간격으로 이격된 다수개의 포토레지스트막 패턴을 형성하는 단계;

   상기 기판 전면에 제 2 절연막 및 게이트 전극층을 순차적으로 형성하는 단계;

   상기 게이트 전극층, 제 2 절연막, 포토레지스트막 패턴 및 제 2 절연막을 상기 캐소드 라인이 노출되도록 순차적으로 식각하여 다수개의 게이트홀을 형성하는 단계;

   상기 게이트홀 내의 상기 캐소드라인 상에 다수개의 에미터팁을 형성하는 단계; 및

   상기 다수개의 포토레지스트막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 전계방출 표시소자의 제조방법.
8. 제 7 항에 있어서, 상기 포토레지스트막 패턴의 두께는 0.13 내지 1㎛인 것을 특징으로 하는 전계방출 표시소자의 제조방법.
9. 상부에 캐소드 라인이 형성된 기판 상에 상기 캐소드 라인을 완전히 덮도록 포토레지스트막 패턴을 형성하는 단계;

   상기 기판 전면에 게이트 전극층을 형성하는 단계;

   상기 게이트 전극층 및 포토레지스트막 패턴을 상기 캐소드 라인이 노출되도록 순차적으로 식각하여 다수개의 게이트홀을 형성하는 단계;

   상기 게이트홀 내의 상기 캐소드라인 상에 다수개의 에미터팁을 형성하는 단계; 및

   상기 포토레지스트막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 을 특징으로 하는 전계방출 표시소자의 제조방법.